KR101172956B1 - Ｐｃｉ 디바이스의 ｉ/ｏ 공간 요구 억지 방법 - Google Patents

Ｐｃｉ 디바이스의 ｉ/ｏ 공간 요구 억지 방법 Download PDF

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Abstract

본 발명은 I/O 공간의 할당 가능한 사이즈에 제약이 있더라도, 사용 가능한 PCI 디바이스의 개수의 제약을 최소로 하기 위해서, 연산 장치(100)에, PCI 디바이스(106-1, 106-2, …)의 구성 정보를 취득하는 구성 정보 취득 수단(101)과, 각 PCI 디바이스가 사용 가능한 공간을 판별하는 사용 가능 공간 판별 수단(102)과, 구성 정보를 오퍼레이팅 시스템에 통지하는 구성 정보 통지 수단(103)을 포함하는 것을 목적으로 한다.

Description

ＰＣＩ 디바이스의 Ｉ/Ｏ 공간 요구 억지 방법{METHOD FOR RESTRAINING REQUIREMENTS FOR I/O SPACE OF PCI DEVICE}
본 발명은 PCI 디바이스에 의한 I/O 공간의 요구를 억지하는 방법에 관한 것이다.
현재, 다수의 정보 처리 장치에서, PCI SIG(Peripheral Component Interconnect Special Interest Group)에 의해 책정되는 CPU-주변기기 사이의 인터페이스 규격이 채용되고 있다.
예컨대, 「PCI Local Bus Specification」이나, 「PCI-X Specification」, 「PCI-Express Specification」 등이다. 특허 문헌 1에는 PCI 브리지에 관한 기술이 개시되어 있다. 또한, 특허 문헌 2에는 PCI 버스 시스템에 관한 기술이 개시되어 있다.
이들 사양에 따르면, 예컨대 CPU로부터 PCI 디바이스를 제어하기 위해서 사용하는 레지스터를 할당하는 공간으로서, I/O 공간이나 메모리 공간을 사용하는 것이 가능하다.
여기서, I/O 공간은 PC/AT(Personal Computer/Advanced Technology) 호환기와의 호환성을 확보하는 등의 이유로, PC/AT 호환기의 아키텍처의 사양을 계승한 오래된 사양에 따라 이용되고 있다. 그 때문에, I/O 공간의 할당 가능한 사이즈의 상한이 64 KB로 제약된다.
예컨대, PCI 브리지가 존재하는 경우, PCI 브리지에 대한 I/O 공간의 최소 할당 단위는 4 KB로 되어 있기 때문에, I/O 공간을 할당하는 것이 가능한 PCI 브리지의 수의 상한은 16대(= 64 KB/4 KB)까지 제한되어 버린다.
이것은 「PCI Local Bus Specification, Revision 2.3」의 사양에 기인하는 제한이다.
종래, 1개의 버스 하위에는 최대 32대까지의 PCI 디바이스가 접속 가능한 사양으로 되어 있다. 그러나, 최근, PCI 디바이스의 전송 속도가 고속화에 대응하기 때문에, PCI 브리지의 하위에 접속할 수 있는 PCI 디바이스의 수가 감소하게 되었다.
예컨대, PCI-X 100MHz의 버스에서는 접속 가능한 디바이스의 수는 2대, PCI-X 133MHz의 버스에서는 1대가 한계로 되어 있다. 또한, PCI-Express의 사양에서는 브리지와 디바이스의 대응은 사양으로 1대 1로 규정되어 있다. 이 경우, I/O 공간에 할당 가능한 브리지의 개수의 상한(16대)이, 그대로 접속 가능한 디바이스의 상한이 되어 버린다.
대규모의 서버 시스템에서는 최대 128대 정도의 PCI 슬롯을 구비하는 시스템도 많지만, 전술한 제한을 그대로 적용하면, PCI 슬롯을 16대까지밖에 탑재할 수 없게 되어 버린다.
그 때문에, 종래의 시스템에서는, I/O 공간을 요구하지 않는 PCI 디바이스만을 탑재하거나, 또는 I/O 공간을 요구하는 PCI 디바이스라도 실제로는 I/O 공간을 사용하지 않고 메모리 공간에서만 동작 가능한 PCI 디바이스만으로 제한하여 동작시키는 등의 방법으로 대응해야만 했다. 또한, 실제로는, I/O 공간을 요구하지 않는 PCI 디바이스는 종류가 적어 I/O 공간을 요구하지 않는 PCI 디바이스만으로 시스템을 구축하기는 어려웠다.
그래서, I/O 공간을 요구하고는 있지만, 실제로 I/O 공간을 사용하지 않더라도 동작 가능한 PCI 디바이스, 즉 I/O 공간과 메모리 공간 중 어느 공간에 의해서도 동작 가능한 PCI 디바이스(이하, 이 PCI 디바이스를 단순히 「PCI 디바이스」라고 함)가 다양한 PCI 디바이스 벤더(vendor)로부터 제안되어 있다.
그러나, 이 PCI 디바이스라도 이하와 같은 문제가 남아 있다.
예컨대, 오퍼레이팅 시스템은, PCI 디바이스에 구비되는 PCI 구성 레지스터에 저장되어 있는 I/O 공간을 요구하는 베이스 어드레스 레지스터가 존재하는지 여부에 의해 PCI 디바이스가 I/O 공간의 할당을 요구하고 있는지 여부를 판단하고 있다.
따라서, I/O 공간을 요구하는 베이스 어드레스 레지스터가 존재하는 PCI 디바이스는 전부 I/O 공간을 요구하게 된다.
그 결과, 할당 가능한 I/O 공간이 부족하여 새로운 PCI 디바이스에 대하여 I/O 공간을 할당할 수 없게 된 경우, 에러 처리를 수행하여 이 PCI 디바이스를 사용할 수 없게 해 버리는 것 이외에 방법이 없어 오퍼레이팅 시스템에 I/O 공간을 사용하지 않도록 하는 특별한 구조가 필요하게 된다.
Windows(등록상표)의 경우는 시스템 정의 파일인 inf 파일이 이용된다. 이 inf 파일을 통해, PCI 디바이스가 I/O 공간을 사용하지 않는 것을 오퍼레이팅 시스템에 알릴 수 있다. 이 PCI 디바이스가 I/O 공간을 사용하지 않는다고 판명되면, 오퍼레이팅 시스템은 I/O 공간을 요구하는 베이스 어드레스 레지스터가 존재하여도 무시하고, 이 PCI 디바이스로의 I/O 공간의 할당을 수행하지 않고 메모리 공간만을 할당하여 동작시킨다.
또한, Linux의 경우는, 이 PCI 디바이스에 대하여 I/O 공간을 요구하지 않는 드라이버를 준비함으로써 대처할 수 있다.
그러나, 예컨대 Windows(등록상표)의 설치 시에는, 전술한 inf 파일이 설치용 CD-ROM 등에 포함되어 있지 않기 때문에, inf 파일을 통해 PCI 디바이스가 I/O 공간을 사용하지 않는 것을 오퍼레이팅 시스템에 알릴 수 없다.
마찬가지로, Linux의 설치 시에는, 설치용 CD-ROM 등에 I/O 공간을 사용하지 않도록 한 드라이버가 포함되어 있지 않기 때문에, 설치 시에는 PCI 디바이스에 I/O 공간 할당이 필요하게 된다.
결국, inf 파일이나, I/O 공간을 요구하지 않는 특별한 드라이버도 그 사용에 제약이 있기 때문에, 여전히, I/O 공간과 메모리 공간 중 어느 공간을 이용해서도 액세스 가능한 PCI 디바이스를 유효하게 사용할 수 없다고 하는 문제가 잔존하게 된다.
특허문헌1:일본특허공개평성제11-288400호공보 특허문헌2:일본특허공개제2002-032324호공보
본 발명은 전술한 문제를 감안하여 이루어진 것으로, 그 해결하고자 하는 과제는, I/O 공간의 할당 가능한 사이즈에 제약이 있더라도, 사용 가능한 PCI 디바이스의 개수의 제약을 최소로 하는 방법을 제공하는 것이다.
상기 과제를 해결하기 위해서, 본 발명에 따른 연산 장치는, 복수의 PCI 디바이스와 접속 가능한 연산 장치로서, 이 연산 장치 상에서 동작하는 오퍼레이팅 시스템에 의해, 상기 PCI 디바이스에 대하여 I/O 공간 또는 메모리 공간을 통해 조작 가능한 연산 장치에 있어서, 상기 오퍼레이팅 시스템으로부터의 요구에 따라, 상기 PCI 디바이스가 갖는 구성 정보를 기억하는 구성 정보 기억 수단을 참조하여 이 구성 정보를 취득하는 구성 정보 취득 수단과, 이 구성 정보에 따라, 상기 PCI 디바이스가 I/O 공간과 메모리 공간의 양 공간을 사용할 수 있는 PCI 디바이스인지의 여부를 판별하는 사용 가능 공간 판별 수단과, 상기 구성 정보를 상기 오퍼레이팅 시스템에 통지하는 수단으로서, 상기 사용 가능 공간 판별 수단에 의한 판별 결과, 상기 PCI 디바이스가 I/O 공간과 메모리 공간의 양 공간을 사용할 수 있는 경우에는, 메모리 공간만 사용 가능한 PCI 디바이스라는 취지를 통지하는 구성 정보 통지 수단을 포함한다.
본 발명에 따르면, PCI 디바이스가 I/O 공간과 메모리 공간의 양 공간을 사용할 수 있는 경우, 구성 정보 통지 수단은 오퍼레이팅 시스템에 대하여, 이 PCI 디바이스가 메모리 공간만 사용 가능한 PCI 디바이스라는 취지를 통지한다.
그 결과, 오퍼레이팅 시스템은 I/O 공간만을 사용하는 PCI 디바이스 이외의 PCI 디바이스에 대하여 I/O 공간의 할당을 필요로 하지 않기 때문에, I/O 공간의 사용을 극력 억지할 수 있게 된다.
따라서, 본 발명에 따르면, I/O 공간의 할당 가능한 사이즈에 제약이 있더라도, 사용 가능한 PCI 디바이스의 개수의 제약을 최소로 하는 방법을 제공하는 것이 가능하다.
도 1은 본 발명의 실시예에 따른 연산 장치의 동작 원리를 설명하는 도면이다.
도 2는 본 발명의 실시예에 따른 연산 장치의 구성예를 나타내는 도면이다.
도 3은 본 발명의 실시예에 따른 PCI 디바이스에 구비되는 PCI 구성 레지스터의 구성예를 나타내는 도면이다.
도 4는 본 발명의 실시예에 따른 PCI 디바이스에 구비되는 PCI 구성 레지스터의 베이스 어드레스 레지스터를 설명하는 도면이다.
도 5는 본 발명의 실시예에 따른 PCI 디바이스의 구성예를 나타내는 도면이다.
도 6은 본 발명의 실시예에 따른 연산 장치의 처리를 나타낸 흐름도이다.
도 7은 본 발명의 실시예에 따른 연산 장치가 사용하는 I/O 공간을 설명하는 도면이다.
이하, 본 발명의 실시형태에 대해서 도 1 내지 도 7에 기초하여 설명한다.
도 1은 본 발명의 실시예에 따른 연산 장치(100)의 동작 원리를 설명하는 도면이다.
도 1에 도시된 바와 같이 연산 장치(100)는, PCI 디바이스(106-1, 106-2, …)의 구성 정보를 취득하는 구성 정보 취득 수단(101)과, 각 PCI 디바이스가 사용 가능한 공간을 판별하는 사용 가능 공간 판별 수단(102)과, 구성 정보를 오퍼레이팅 시스템에 통지하는 구성 정보 통지 수단(103)을 구비한다.
연산 장치(100)는 오퍼레이팅 시스템(105)에 따라 동작하는 연산 장치이다. 예컨대, CPU(Central Processing Unit), CPU를 포함하는 칩 세트, CPU를 포함하는 마더보드(시스템 보드) 등으로 실현된다.
단, 전술한 CPU나 칩 세트, 마더보드에는, 하드웨어뿐만 아니라, 이 하드웨어 상에서 동작하는 프로그램(예컨대, 펌웨어, 마이크로프로그램 등)도 포함된다.
또한, 연산 장치(100)는, 복수의 PCI 디바이스(106-1, 106-2, …)와 조작 가능하게 접속할 수 있는 연산 장치이다. PCI 디바이스가 I/O 공간을 요구하는 경우에는, 이 PCI 디바이스에 대하여 I/O 공간을 할당한다. 또한, PCI 디바이스가 메모리 공간을 요구하는 경우에는, 이 PCI 디바이스에 대하여 메모리 공간을 할당한다. PCI 디바이스가 I/O 공간과 메모리 공간의 양 공간을 요구하는 경우에는, 이 PCI 디바이스에 대하여 양 공간을 할당한다. 그리고, 연산 장치(100)는 할당한 I/O 공간 또는 메모리 공간을 통해 이 PCI 디바이스에 대하여 액세스한다.
구성 정보 취득 수단(101)은, 예컨대 오퍼레이팅 시스템(105)으로부터의 요구에 따라, 각 PCI 디바이스(106-1, 106-2, …)가 갖는 구성 정보 기억 수단(106-1a, 106-2a, …)으로부터 각 구성 정보를 취득한다. 그리고, 구성 정보 통지 수단(103)은 이 구성 정보를 사용 가능 공간 판별 수단(102)에 통지한다.
여기서, 구성 정보란, 예컨대 PCI 구성 레지스터의 일부 또는 전부이다.
사용 가능 공간 판별 수단(102)은, 구성 정보 취득 수단(101)으로부터 구성 정보를 통지받으면, 이 구성 정보를 참조하여 이 PCI 디바이스가 I/O 공간과 메모리 공간의 양 공간을 사용할 수 있는 PCI 디바이스인지의 여부를 판별한다. 그리고, 사용 가능 공간 판별 수단(102)은 이 판단 결과를 구성 정보 통지 수단(103)에 통지한다.
구성 정보 통지 수단(103)은 이 PCI 디바이스가 I/O 공간과 메모리 공간의 양 공간을 사용할 수 있는 경우에는, 메모리 공간만 사용 가능한 PCI 디바이스라는 취지를 통지한다. 본 실시예에서는, 구성 정보를, 메모리 공간만 사용 가능한 PCI 디바이스라는 것을 나타내는 데이터로 변경하여 오퍼레이팅 시스템(105)에 통지한다.
이상의 처리에 의해, 각 PCI 디바이스로부터 구성 정보를 취득하면, 오퍼레이팅 시스템(105)은 각 구성 정보에 따라 I/O 공간의 리소스를 할당하거나 메모리 공간의 리소스를 할당하고, 필요한 드라이버를 로드하게 된다.
여기서, I/O 공간과 메모리 공간의 양 공간을 요구하는 PCI 디바이스는 메모리 공간만을 요구하는 PCI 디바이스로서 오퍼레이팅 시스템(105)에 통지되기 때문에, 오퍼레이팅 시스템(105)은 I/O 공간의 리소스 할당 처리를 실행하지 않는다(메모리 공간의 리소스 할당 처리만을 실행함).
그 결과, I/O 공간밖에 사용할 수 없는 PCI 디바이스 이외에는 I/O 공간을 사용하지 않게 되기 때문에, I/O 공간의 할당 가능한 사이즈의 제약에 의해, 사용 가능한 PCI 디바이스의 개수가 제약되는 것을 최소 한도로 억지하는 것이 가능해진다.
도 2는 본 발명의 실시예에 따른 연산 장치(100)의 구성예를 나타내는 도면이다.
도 2에 도시된 바와 같이, 연산 장치(100)는, CPU(201a, 201b)와, 휘발성 메모리(예컨대, RAM: Random Access Memory)로 구성되는 메모리(202)와, 펌웨어 등을 저장하는 비휘발성 메모리로 구성되는 ROM(Read Only Memory)(203)과, PCI 브리지(1a～34a)와, 그 하위에 있는 PCI 브리지(1b～64b)와, 그 하위에 있는 PCI 디바이스를 실장하는 PCI 슬롯(1～128)과, 각 구성 요소간의 데이터의 전달을 제어하는 칩 세트(204)를 구비한다.
또한, CPU, PCI 브리지 및 PCI 슬롯의 개수는 예시로서 도 2에 도시된 구성에 한정되는 것은 아니다.
CPU(201a, 201b)[이하, 양 CPU를 일반적으로 「CPU(201)」라고 함]는 ROM(203)으로부터 펌웨어를 판독하여, CPU(201) 또는 칩 세트(204) 내에 구비되는 도시하지 않은 기억부에 전개한다. 그리고, 이 펌웨어(이하, 「CPU 펌웨어」라고 함)를 실행한다.
또한, CPU(201)는, 도시하지 않은 외부 기억 장치(예컨대, 자기 디스크 장치)로부터 오퍼레이팅 시스템(105)을 판독하여 일부 또는 전부를 메모리(202)에 전개하고, 이 오퍼레이팅 시스템(105)의 명령에 따라 처리를 실행한다.
예컨대, 오퍼레이팅 시스템(105)의 기동이 완료되면, 오퍼레이팅 시스템(105)은 CPU 펌웨어에 대하여, 각 PCI 슬롯(1～128)에 실장되어 있는 PCI 디바이스로부터 PCI 구성 레지스터의 베이스 어드레스 레지스터의 판독을 지시한다.
CPU 펌웨어는 오퍼레이팅 시스템(105)의 지시에 따라 각 PCI 슬롯(1～128)에 실장되어 있는 PCI 디바이스로부터 베이스 어드레스 레지스터를 판독하여 오퍼레이팅 시스템(105)에 통지한다.
이 때, 이 PCI 디바이스가 I/O 공간과 메모리 공간의 양 공간을 요구하는 경우, 베이스 어드레스 레지스터를, 이 PCI 디바이스가 메모리 공간만을 요구한다는 취지를 나타내는 값으로 변경하여 오퍼레이팅 시스템(105)에 통지한다.
오퍼레이팅 시스템(105)은 통지된 베이스 어드레스 레지스터를 참조하여, 이 PCI 디바이스가 I/O 공간을 요구하는 경우에는 이 PCI 디바이스에 대하여 I/O 공간의 리소스를 할당하고, 이 PCI 디바이스가 메모리 공간을 요구하는 경우에는 이 PCI 디바이스에 대하여 메모리 공간의 리소스를 할당한다.
도 3은 본 발명의 실시예에 따른 PCI 디바이스에 구비되는 PCI 구성 레지스터의 구성예를 나타내는 도면이다.
도 3에 도시된 바와 같이, PCI 구성 레지스터(300)는 적어도 벤더 ID(0x00～0x15), 디바이스 ID(0x16～0x31), 베이스 어드레스 레지스터(0x10～0x27)를 구비한다.
벤더 ID는 PCI SIG가 벤더마다 할당하는 ID이다. 또한, 디바이스 ID는 제조 메이커가 디바이스를 고유하게 특정하기 위해서 자유롭게 할당하는 ID이다.
베이스 어드레스 레지스터에는, 메모리 공간을 나타내는 베이스 어드레스 레지스터(32 비트 또는 64 비트)나, I/O 공간을 나타내는 베이스 어드레스 레지스터(32 비트 또는 64 비트)가 저장된다.
또한, 그 밖의 데이터에 대해서는, 예컨대 「PCI Local Bus Specification, Revision 2.3」에 따른 데이터 구성이므로 설명을 생략한다.
도 4는 본 발명의 실시예에 따른 PCI 디바이스에 구비되는 PCI 구성 레지스터의 베이스 어드레스 레지스터를 설명하는 도면이다.
도 4에 도시된 베이스 어드레스 레지스터(401)는 메모리 공간을 나타내는 베이스 어드레스 레지스터이다(32 비트의 경우).
베이스 어드레스 레지스터(401)는 메모리 공간 인디케이터(비트 0)와, 타입(비트 1～2)과, 프리페치 가능(비트 3)과, 베이스 어드레스(비트 4～31)로 구성된다.
메모리 공간 인디케이터는 이 레지스터가 메모리 공간용인 것을 나타내며, 항상 0이 저장된다. 타입은 메모리 블록을 배치할 수 있는 어드레스 범위를 나타낸다. 프리페치 가능은 프리페치의 허가/금지를 제어한다.
도 4에 도시된 베이스 어드레스 레지스터(402)는 I/O 공간을 나타내는 베이스 어드레스 레지스터이다(32 비트의 경우).
베이스 어드레스 레지스터(402)는 I/O 공간 인디케이터(비트 0)와, 베이스 어드레스(비트 2～31)로 구성된다.
I/O 공간 인디케이터는 이 레지스터가 I/O 공간용인 것을 나타내며, 1이 저장된다.
도 5는 본 발명의 실시예에 따른 PCI 디바이스의 구성예를 도시하는 도면이다.
도 5에 도시된 PCI 디바이스(500)는 도 3에 도시된 PCI 구성 레지스터(300)로 구성되는 PCI 구성 레지스터부(501)와, 메모리 공간에 할당되는 각종 레지스터로 구성되는 MMIO(Memory Mapping I/O) 레지스터부(502)와, I/O 공간에 할당되는 각종 레지스터로 구성되는 IO 레지스터부(503)와, NIC(Network Interface Card)나 SCSI(Small Computer System Interface) 등 미리 정해진 기능을 실현하는 제어부(504)를 구비한다.
PCI 구성 레지스터부(501), MMIO 레지스터부(502) 및 IO 레지스터부(503)에 대한 CPU 펌웨어로부터의 액세스는 PCI 버스를 통해 이루어진다.
MMIO 레지스터부(502)를 구성하는 각종 레지스터(예컨대, R/W 명령용 레지스터 등)는 오퍼레이팅 시스템(105)에 의해 메모리 공간의 미리 정해진 어드레스에 할당된다. 또한, IO 레지스터부(503)를 구성하는 각종 레지스터(예컨대, I/O R/W 명령용 레지스터 등)는 오퍼레이팅 시스템(105)에 의해 I/O 공간의 미리 정해진 어드레스에 할당된다.
이상의 구성에 의해, 도 5에 도시된 PCI 디바이스(500)는 PCI 구성 레지스터부(501)의 베이스 어드레스 레지스터에 베이스 어드레스 레지스터(401, 402)를 저장함으로써, I/O 공간과 메모리 공간의 양 공간을 사용할 수 있게 된다.
도 6은 본 발명의 실시예에 따른 연산 장치(100)의 처리를 나타낸 흐름도이다.
단계 S601a에 있어서, 예컨대 본 실시예에 따른 연산 장치(100)를 실장하는 정보 처리 장치에 전원이 투입되면, 연산 장치(100)에 의해, 도시하지 않은 외부 기억 장치로부터 오퍼레이팅 시스템(105)이 판독되어 실행 가능한 상태로 메모리(202)에 전개되는 OS 부팅 처리가 실행된다.
OS 부팅 처리가 완료되면, 오퍼레이팅 시스템(105)이 연산 장치(100) 상에서 동작하게 된다. 그리고, 정보 처리 장치에 실장되어 있는 전체 디바이스에 대하여, 이하에 설명하는 PCI 디바이스의 탐색 처리가 실행된다.
단계 S602a에 있어서, 오퍼레이팅 시스템(105)은 CPU 펌웨어에 대하여, 정보 처리 장치에 실장되어 있는 임의의 디바이스의 벤더 ID와 디바이스 ID의 판독 요구를 발행한다.
한편, 단계 S601b에 있어서, CPU 펌웨어는 오퍼레이팅 시스템(105)으로부터 판독 요구를 받으면, 지정된 PCI 구성 어드레스로부터 벤더 ID와 디바이스 ID를 취득한다. 그리고, CPU 펌웨어는 취득한 벤더 ID와 디바이스 ID를 오퍼레이팅 시스템(105)에 통지한다.
단계 S603a에 있어서, 오퍼레이팅 시스템(105)은, 통지된 벤더 ID와 디바이스 ID로부터 지정된 PCI 구성 어드레스에 PCI 디바이스가 탑재되어 있는지의 여부를 판별한다. 본 실시예에서는, CPU 펌웨어에 의해 판독된 벤더 ID와 디바이스 ID의 값이 모두 0 또는 모두 F가 아닌 경우에, PCI 디바이스가 탑재되어 있다고 판단한다.
또한, 단계 S603a에 있어서, 오퍼레이팅 시스템(105)은, 지정된 PCI 구성 어드레스에 PCI 디바이스가 탑재되어 있다고 판단하면, CPU 펌웨어에 대하여, 이 PCI 디바이스의 베이스 어드레스 레지스터의 판독 요구를 개개의 베이스 레지스터마다 차례로 발행한다.
한편, 단계 S602b에 있어서, CPU 펌웨어는 오퍼레이팅 시스템(105)으로부터 판독 요구를 받으면, 이 PCI 디바이스의 PCI 구성 레지스터로부터 베이스 어드레스 레지스터를 판독한다.
단계 S603b에 있어서, CPU 펌웨어는 판독한 각 베이스 레지스터의 비트 0의 값을 참조한다. 그리고, 판독한 베이스 어드레스 레지스터의 비트 0의 값이 「1」인 경우, CPU 펌웨어는 처리를 단계 S604b로 이행한다.
또한, 판독한 베이스 어드레스 레지스터의 비트 0의 값이 「0」인 경우, CPU 펌웨어는 처리를 단계 S605b로 이행한다.
단계 S604b에 있어서, CPU 펌웨어는 해당하는 베이스 어드레스 레지스터의 값을 「0(모두 0)」으로 변경한다. 그리고, CPU 펌웨어는 처리를 단계 S605b로 이행한다.
단계 S605b에 있어서, CPU 펌웨어는 베이스 어드레스 레지스터를 오퍼레이팅 시스템(105)에 통지한다.
단계 S604a에 있어서, 오퍼레이팅 시스템(105)은 CPU 펌웨어로부터 베이스 어드레스 레지스터의 통지를 받으면, 이 베이스 어드레스 레지스터의 비트 0을 참조한다.
그리고, 비트 0의 값이 「0」인 경우, 오퍼레이팅 시스템(105)은 이 PCI 디바이스가 메모리 공간을 요구한다고 판단한다. 또한, 비트 0의 값이 「1」인 경우, 오퍼레이팅 시스템(105)은 이 PCI 디바이스가 I/O 공간을 요구한다고 판단한다.
또한, 베이스 어드레스 레지스터의 값이 「0(모두 0)」인 경우[예컨대, 단계 S604b에서 「0(모두 0)」으로 변경된 경우], 오퍼레이팅 시스템(105)은 이 레지스터가 I/O 공간도 메모리 공간도 요구하지 않는다고 판단하여 무시한다.
이상으로 설명한 탐색 처리를 정보 처리 장치에 실장되어 있는 전체 디바이스에 대하여 수행하면, 오퍼레이팅 시스템(105)은 처리를 단계 S605b로 이행한다.
단계 S605b에 있어서, 오퍼레이팅 시스템(105)은 단계 S602a 내지 단계 S604a의 탐색 처리의 결과에 따라 각 PCI 디바이스에 대하여 I/O 공간의 리소스를 할당하거나 메모리 공간의 리소스를 할당한다(단계 S604a에서, I/O 공간을 요구한다고 판단한 PCI 디바이스에 대해서는 I/O 공간의 리소스를 할당하고, 메모리 공간을 요구하다고 판단한 PCI 디바이스에 대해서는 메모리 공간의 리소스를 할당함).
단계 S606a에 있어서, 오퍼레이팅 시스템(105)은 외부 기억 장치 등으로부터 PCI 디바이스마다 대응하는 드라이버를 판독하여 메모리(202)에 실행 가능하게 전개한다(드라이버를 로드함).
단계 S602a 내지 단계 S604a의 탐색 처리에 의해 검출된 실장 PCI 디바이스에 대해서, 단계 S605a 및 단계 606a의 처리가 완료되면, 오퍼레이팅 시스템(105)은 단계 S607a로 이행하여 I/O 공간 또는 메모리 공간의 리소스 할당 처리를 종료한다.
이상의 처리에 있어서, 단계 S603b의 처리는 이하에 나타내는 (1) 또는 (2) 또는 (3)의 처리일 수 있다.
(1) 특정 벤더 ID나 디바이스 ID를 미리 기억 장치 등에 등록시켜 두고, 단계 S601b에서 판독한 벤더 ID 또는 디바이스 ID의 일부 또는 전부와 일치한 경우에 단계 S603b의 처리를 실행한다.
(2) 이 PCI 디바이스의 상위의 PCI 브리지(에 따른 I/O 공간)를 참조하여 이 PCI 브리지가 이 PCI 디바이스에 대하여 I/O 공간을 할당하는지 여부를 체크하고, I/O 공간을 할당하지 않는 경우(또는, I/O 공간을 할당하는 영역이 부족한 경우)에 단계 S603b의 처리를 실행한다.
(3) 이 PCI 디바이스가 갖는 모든 베이스 어드레스 레지스터를 참조하여 I/O 공간 및 메모리 공간을 요구하는 베이스 어드레스 레지스터를 갖는 경우에 단계 S603b의 처리를 실행한다.
도 7은 도 2에 도시된 구성예의 연산 장치(100)의 경우에 있어서의 I/O 공간을 설명하는 도면이다.
도 7은 설명을 간단히 하기 위해서, 도 2에 도시된 모든 PCI 슬롯에, 도 5에서 도시한 PCI 디바이스(500)(즉, I/O 공간과 메모리 공간의 양 공간을 사용할 수 있는 PCI 디바이스)를 실장한 경우의 I/O 공간을 나타낸다.
I/O 공간(701)은 본 실시예를 적용하지 않는 종래예를 나타내고, I/O 공간(702)은 본 실시예를 적용한 경우의 I/O 공간을 나타낸다.
여기서, 도 2에는 64개의 PCI 브리지가 구비되어 있는 경우의 구성예를 나타낸다. 각 PCI 브리지(1～64) 하위의 PCI 슬롯에, 도 5로 도시된 PCI 디바이스(500)가 실장되면, 본 실시예를 적용하지 않는 경우, 각 PCI 브리지는 I/O 공간을 요구하게 된다.
예컨대, PCI 브리지(1)로부터 차례로 4 KB마다 I/O 공간을 할당하지만, 할당 가능한 I/O 공간의 사이즈가 64 KB이기 때문에, PCI 브리지(1～16)만 I/O 공간이 할당된 상태가 된다. 이 때의 I/O 공간이 I/O 공간(701)이다.
한편, 본 실시예를 적용한 경우, 도 5에 도시한 PCI 디바이스(500)는 단계 S603b의 처리에 의해, CPU 펌웨어로부터 오퍼레이팅 시스템(105)에는 메모리 공간만을 요구하는 것으로 통지된다.
따라서, PCI 브리지(1～64) 하위의 PCI 슬롯 전체에 PCI 디바이스(500)가 실장된 경우, 오퍼레이팅 시스템(105)은 각 PCI 브리지(PCI 디바이스)에 대하여 메모리 공간만의 리소스를 할당하고, I/O 공간의 리소스는 할당하지 않는다. 이때의 I/O 공간이 I/O 공간(702)이다.
또한, 도 7은 이해를 쉽게 하기 위해서 극단적인 경우를 예를 들어 설명한 것으로서, 도 7에 도시된 경우만으로 본 발명을 한정한다는 취지가 아닌 것은 당연하다. PCI 브리지(1～64) 하위의 어느 하나에 I/O 공간만을 요구하는 PCI 브리지가 실장된 경우에는, 이 PCI 브리지(PCI 디바이스)에 대하여 I/O 공간이 할당되게 된다.
이상으로 설명한 바와 같이, 본 실시예에 따른 연산 장치(100) 상에서 동작하는 오퍼레이팅 시스템(105)은 도 6에 도시된 CPU 펌웨어에 의한 단계 S603b의 처리에 의해, 메모리 공간만을 요구한다고 인식한다. 따라서, 이 PCI 브리지에 대하여 I/O 공간은 할당하지 않고, 메모리 공간만 할당하게 된다.
따라서, PCI 디바이스에는 메모리 공간만 할당된다. 그 결과, I/O 공간의 사용을 극력 억지하는 것이 가능하기 때문에, I/O 공간의 할당 가능한 사이즈에 제약이 있더라도, 사용 가능한 PCI 디바이스의 개수의 제약을 최소한으로 억지하는 것이 가능하다.
또한, 오퍼레이팅 시스템(105)의 설치 시에도, 특별한 처리나 드라이버 등을 사용하지 않고, 도 5에 도시된 PCI 디바이스(500)(I/O 공간과 메모리 공간의 양 공간을 사용할 수 있는 PCI 디바이스)를 이용하는 것이 가능하다. 그 결과, 이용자의 편리성도 향상되는 효과를 발휘한다.

Claims (15)

  1. 복수의 PCI 디바이스와 접속 가능한 연산 장치로서, 상기 PCI 디바이스에 대하여 I/O 공간 또는 메모리 공간을 통해 조작 가능한 연산 장치에 있어서,
    요구에 따라, 상기 PCI 디바이스가 갖는 구성 정보를 기억하는 구성 정보 기억 수단을 참조하여, 상기 구성 정보를 취득하는 구성 정보 취득 수단과,
    상기 구성 정보에 따라, 상기 PCI 디바이스가 I/O 공간이나 메모리 공간, 또는 그 양 공간을 사용할 수 있는 PCI 디바이스인지의 여부를 판별하는 사용 가능 공간 판별 수단과,
    상기 사용 가능 공간 판별 수단이, 상기 PCI 디바이스가 I/O 공간이나 메모리 공간, 또는 그 양 공간을 사용 가능한 PCI 디바이스라고 판별한 경우, 상기 PCI 디바이스가 메모리 공간만 사용 가능한 PCI 디바이스라는 취지를 통지하는 구성 정보 통지 수단
    을 포함하는 것을 특징으로 하는 연산 장치.
  2. 제1항에 있어서, 상기 구성 정보 통지 수단에 의해 메모리 공간만 사용 가능한 PCI 디바이스라는 취지의 통지를 행하고, I/O 공간은 할당하지 않고 메모리 공간의 할당만을 행하게 하는 것을 특징으로 하는 연산 장치.
  3. 제1항에 있어서, 상기 구성 정보로는 PCI 구성 레지스터에 저장되는 베이스 어드레스 레지스터가 사용되는 것을 특징으로 하는 연산 장치.
  4. 제1항에 있어서, 상기 구성 정보 취득 수단에의 요구는 상기 연산 장치 상에서 동작하는 오퍼레이팅 시스템 기동시 또는 기동 직후에 이루어지는 것을 특징으로 하는 연산 장치.
  5. 제1항에 있어서, 상기 PCI 디바이스와는 PCI 브리지를 통해 접속 가능한 것을 특징으로 하는 연산 장치.
  6. 복수의 PCI 디바이스를 실장할 수 있는 정보 처리 장치로서, 상기 PCI 디바이스에 대하여 I/O 공간 또는 메모리 공간을 통해 조작 가능한 연산 장치를 갖는 정보 처리 장치에 있어서,
    요구에 따라, 상기 PCI 디바이스가 갖는 구성 정보를 기억하는 구성 정보 기억 수단을 참조하여, 상기 구성 정보를 취득하는 구성 정보 취득 수단과,
    상기 구성 정보에 따라, 상기 PCI 디바이스가 I/O 공간이나 메모리 공간, 또는 그 양 공간을 사용할 수 있는 PCI 디바이스인지의 여부를 판별하는 사용 가능 공간 판별 수단과,
    상기 사용 가능 공간 판별 수단이, 상기 PCI 디바이스가 I/O 공간이나 메모리 공간, 또는 그 양 공간을 사용 가능한 PCI 디바이스라고 판별한 경우, 상기 PCI 디바이스가 메모리 공간만 사용 가능한 PCI 디바이스라는 취지를 통지하는 구성 정보 통지 수단
    을 포함하는 것을 특징으로 하는 정보 처리 장치.
  7. 제6항에 있어서, 상기 구성 정보 취득 수단, 사용 가능 공간 판별 수단 및 구성 정보 취득 수단은 상기 연산 장치에 구비되는 것을 특징으로 하는 정보 처리 장치.
  8. 제6항에 있어서, 상기 구성 정보 통지 수단에 의해 메모리 공간만 사용 가능한 PCI 디바이스라는 취지의 통지를 행하고, I/O 공간은 할당하지 않고 메모리 공간의 할당만을 행하게 하는 것을 특징으로 하는 정보 처리 장치.
  9. 연산 장치에 접속 가능한 복수의 PCI 디바이스로서, 연산 장치 상에서 동작하는 오퍼레이팅 시스템으로부터 I/O 공간 또는 메모리 공간 중 어느 공간을 이용하여도 조작 가능한 PCI 디바이스에 의한 I/O 공간의 요구를 억지하는 방법에 있어서,
    상기 오퍼레이팅 시스템으로부터의 요구에 따라, 상기 PCI 디바이스가 갖는 구성 정보를 기억하는 구성 정보 기억 수단을 참조하여, 상기 구성 정보를 취득하는 구성 정보 취득 처리와,
    상기 구성 정보에 따라, 상기 PCI 디바이스가 I/O 공간이나 메모리 공간, 또는 그 양 공간을 사용할 수 있는 PCI 디바이스인지의 여부를 판별하는 사용 가능 공간 판별 처리와,
    상기 사용 가능 공간 판별 처리에서, 상기 PCI 디바이스가 I/O 공간이나 메모리 공간, 또는 그 양 공간을 사용 가능한 PCI 디바이스라고 판별한 경우, 상기 PCI 디바이스가 메모리 공간만 사용 가능한 PCI 디바이스라는 취지를 통지하는 구성 정보 통지 처리
    를 상기 연산 장치에 행하게 하는 것을 특징으로 하는 PCI 디바이스에 의한 I/O 공간의 요구를 억지하는 방법.
  10. 제9항에 있어서, 상기 오퍼레이팅 시스템은, 상기 구성 정보 통지 수단으로부터 메모리 공간만 사용 가능한 PCI 디바이스라는 취지를 통지받으면, I/O 공간은 할당하지 않고 메모리 공간만 할당하는 것을 특징으로 하는 PCI 디바이스에 의한 I/O 공간의 요구를 억지하는 방법.
  11. 제9항에 있어서, 상기 구성 정보 통지 처리는, 미리 정해진 PCI 디바이스를 식별하는 식별 정보를 기억하는 식별 정보 기억 수단에 미리 등록된 제1 식별 정보와, 상기 구성 정보에 등록된 제2 식별 정보를 비교하고, 이 비교 결과가 일치하는 경우에, 상기 PCI 디바이스가 메모리 공간만 사용 가능한 PCI 디바이스라는 취지를 통지하는 것을 특징으로 하는 PCI 디바이스에 의한 I/O 공간의 요구를 억지하는 방법.
  12. 제11항에 있어서, 상기 제1 식별 정보 및 제2 식별 정보에는 벤더(vendor) ID 또는 디바이스 ID 중 하나 이상이 포함되는 것을 특징으로 하는 PCI 디바이스에 의한 I/O 공간의 요구를 억지하는 방법.
  13. 제9항에 있어서, 상기 구성 정보 통지 처리는, 상기 PCI 디바이스의 상위에 접속된 PCI 브리지에 대한 I/O 공간을 참조하여 이 I/O 공간에 대하여 PCI 디바이스의 할당이 없는 경우에, 상기 PCI 디바이스가 메모리 공간만 사용 가능한 PCI 디바이스라는 취지를 통지하는 것을 특징으로 하는 PCI 디바이스에 의한 I/O 공간의 요구를 억지하는 방법.
  14. 제9항에 있어서, 상기 구성 정보 통지 처리는, 상기 PCI 디바이스의 상위에 접속된 PCI 브리지에 대한 I/O 공간을 참조하여 이 I/O 공간에 대하여 PCI 디바이스에 할당하는 공간이 부족한 경우에, 상기 PCI 디바이스가 메모리 공간만 사용 가능한 PCI 디바이스라는 취지를 통지하는 것을 특징으로 하는 PCI 디바이스에 의한 I/O 공간의 요구를 억지하는 방법.
  15. 제9항에 있어서, 상기 구성 정보 통지 처리는, 상기 PCI 디바이스에, I/O 공간을 요구하는 베이스 어드레스 레지스터와, 메모리 공간을 요구하는 베이스 어드레스 레지스터가 구비되는 경우에, 상기 PCI 디바이스가 메모리 공간만 사용 가능한 PCI 디바이스라는 취지를 통지하는 것을 특징으로 하는 PCI 디바이스에 의한 I/O 공간의 요구를 억지하는 방법.
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