KR101171773B1 - Semiconductor memory device and parity generating method thereof - Google Patents

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KR101171773B1
KR101171773B1 KR1020100000779A KR20100000779A KR101171773B1 KR 101171773 B1 KR101171773 B1 KR 101171773B1 KR 1020100000779 A KR1020100000779 A KR 1020100000779A KR 20100000779 A KR20100000779 A KR 20100000779A KR 101171773 B1 KR101171773 B1 KR 101171773B1
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Abstract

반도체 메모리 장치 및 이의 패리티 생성 방법이 개시된다. 본 발명의 실시예에 따른 패리티 생성기는, 반도체 메모리 장치의 메모리 셀 어레이에 기입하거나 상기 메모리 셀 어레이로부터 독출하고자 하는 노말 데이터에 대한 제1 패리티를 생성하는 제1 패리티 생성부; 상기 노말 데이터의 패턴과 기준 패턴을 비교하여, 상기 노말 데이터의 패턴이 기준 패턴과 일치하는 경우, 제어 신호를 생성하는 패턴 비교부; 상기 제어 신호에 응답하여, 상기 기준 패턴에 대응되는 결합 코드를 상기 제1 패리티와 결합시켜 제2 패리티를 생성하는 제2 패리티 생성부; 및 상기 제2 패리티를 상기 노말 데이터에 대한 에러를 검출하기 위하여 상기 메모리 셀 어레이에 저장되는 패리티로 상기 메모리 셀 어레이에 전송하는 패리티 출력부를 구비한다. 바람직하게는, 상기 제2 패리티는, 상기 노말 데이터의 패턴과 동일한 패턴을 포함할 수 있다. Disclosed are a semiconductor memory device and a method of generating parity thereof. In an embodiment, a parity generator may include a first parity generator configured to generate first parity for normal data to be written to or read from a memory cell array of a semiconductor memory device; A pattern comparison unit comparing the normal data pattern with a reference pattern and generating a control signal when the normal data pattern matches the reference pattern; A second parity generator configured to generate a second parity by combining a combining code corresponding to the reference pattern with the first parity in response to the control signal; And a parity output unit configured to transmit the second parity to the memory cell array as a parity stored in the memory cell array to detect an error with respect to the normal data. Preferably, the second parity may include the same pattern as the pattern of the normal data.

Figure R1020100000779
Figure R1020100000779

Description

반도체 메모리 장치 및 이의 패리티 생성 방법 {Semiconductor memory device and parity generating method thereof}Semiconductor memory device and parity generating method

본 발명은 반도체 메모리 장치 및 이의 패리티 생성 방법에 대한 것으로, 특히 특정한 패턴의 노말 데이터에 대하여 특정한 패리티를 생성하는 반도체 메모리 장치 및 이의 패리티 생성 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device and a method of generating parity thereof, and more particularly to a semiconductor memory device and a method of generating parity thereof, which generate a specific parity with respect to normal data of a specific pattern.

반도체 메모리 장치는, 메모리 셀 어레이에 기입하고자 하는 노말 데이터가 정상적으로 기입되었는지를 체크하고, 에러가 발생한 경우 에러를 정정하는 패리티 생성기를 구비한다. 에러를 체크하고 정정하는 방법의 하나로, 노말 데이터에 대하여 생성된 패리티를 이용하여 에러를 체크하고, 에러가 난 비트의 비트 값을 반전시켜 에러를 정정하는 방법이 있다.The semiconductor memory device includes a parity generator that checks whether normal data to be written to the memory cell array is normally written and corrects the error when an error occurs. As a method of checking and correcting an error, there is a method of checking an error using parity generated on normal data and correcting the error by inverting a bit value of an errored bit.

본 발명이 해결하고자 하는 기술적 과제는, 특정한 패턴의 노말 데이터에 대하여 특정한 패리티를 생성하는 반도체 메모리 장치 및 이의 패리티 생성 방법을 제공하는 것에 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a semiconductor memory device that generates a specific parity with respect to normal data having a specific pattern, and a parity generating method thereof.

상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 패리티 생성기는, 반도체 메모리 장치의 메모리 셀 어레이에 기입하거나 상기 메모리 셀 어레이로부터 독출하고자 하는 노말 데이터에 대한 제1 패리티를 생성하는 제1 패리티 생성부; 상기 노말 데이터의 패턴과 기준 패턴을 비교하여, 상기 노말 데이터의 패턴이 기준 패턴과 일치하는 경우, 제어 신호를 생성하는 패턴 비교부; 상기 제어 신호에 응답하여, 상기 기준 패턴에 대응되는 결합 코드를 상기 제1 패리티와 결합시켜 제2 패리티를 생성하는 제2 패리티 생성부; 및 상기 제2 패리티를 상기 노말 데이터에 대한 에러를 검출하기 위하여 상기 메모리 셀 어레이에 저장되는 패리티로 상기 메모리 셀 어레이에 전송하는 패리티 출력부를 구비한다. The parity generator according to an embodiment of the present invention for achieving the technical problem, generating a first parity for generating a first parity for the normal data to be written to or read from the memory cell array of the semiconductor memory device part; A pattern comparison unit comparing the normal data pattern with a reference pattern and generating a control signal when the normal data pattern matches the reference pattern; A second parity generator configured to generate a second parity by combining a combining code corresponding to the reference pattern with the first parity in response to the control signal; And a parity output unit configured to transmit the second parity to the memory cell array as a parity stored in the memory cell array to detect an error with respect to the normal data.

바람직하게는, 상기 제2 패리티는, 상기 노말 데이터의 패턴과 동일한 패턴을 포함할 수 있다. Preferably, the second parity may include the same pattern as the pattern of the normal data.

바람직하게는 상기 제2 패리티 생성부는, 상기 제1 패리티 및 상기 결합 코드를 배타적 논리합하여 결합시킨다.Preferably, the second parity generating unit combines the first parity and the combining code by exclusive OR.

바람직하게는, 상기 결합 코드를 저장하는 결합 코드 저장부를 더 구비할 수 있다. 또는, 상기 제2 패리티 생성부는, 외부에 저장되는 상기 결합 코드를 수신할 수 있다. Preferably, the combination code storage unit for storing the binding code may be further provided. Alternatively, the second parity generator may receive the combining code stored externally.

바람직하게는, 상기 패턴 비교부로부터 검출된 노말 데이터의 패턴이 상기 기준 패턴과 일치하지 아니하는 경우, 상기 패리티 출력부는, 상기 제1 패리티를 상기 메모리 셀 어레이로 전송할 수 있다. Preferably, when the pattern of normal data detected by the pattern comparison unit does not match the reference pattern, the parity output unit may transmit the first parity to the memory cell array.

바람직하게는, 상기 패리티 출력부는, 상기 노말 데이터의 패턴과 상기 기준 패턴과의 일치 여부를 나타내고 상기 패턴 비교부로부터 생성되는 제어 신호에 응답하여, 상기 제1 패리티 및 상기 제2 패리티 중 하나를 선택할 수 있다. Preferably, the parity output unit indicates whether the normal data pattern matches the reference pattern and selects one of the first parity and the second parity in response to a control signal generated from the pattern comparison unit. Can be.

바람직하게는, 상기 제1 패리티 생성부는, LFSR(linear feedback shift register)를 사용하는 ECC(Error Correction Code), EDC(Error Detection Code) 및 CRC(Cyclic Redundancy check) 중 적어도 하나의 방법에 의하여 상기 제1 패리티를 생성할 수 있다.Preferably, the first parity generating unit comprises the first parity generator using at least one of an error correction code (ECC), an error detection code (EDC), and a cyclic redundancy check (CRC) using a linear feedback shift register (LFSR). 1 parity can be generated.

본 발명의 실시예에 따른 반도체 메모리 장치 및 이의 패리티 생성 방법에 의면, 특정한 패턴의 노말 데이터에 대응되는 특정한 패리티를 생성함으로써, 플래시 메모리에서의 이레이즈(erase) 상태와 같이 특정한 패턴이 반복되는 경우에, 에러 체크 및 정정의 효율 및 정확성을 향상시킬 수 있다.According to the semiconductor memory device and the parity generation method thereof according to an embodiment of the present invention, by generating a specific parity corresponding to normal data of a specific pattern, when a specific pattern is repeated, such as an erase state in the flash memory. Therefore, the efficiency and accuracy of error checking and correction can be improved.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 제2 패리티를 생성하는 동작을 설명하기 위한 도면이다.
도 3은 본 발명의 다른 실시예에 따른 패리티 생성기를 나타내는 도면이다.
도 4는 도 3의 패리티 생성기를 이용하여 패리티를 생성하는 동작을 설명하기 위한 도면이다.
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 컴퓨팅 시스템 장치를 나타내는 블록도이다. BRIEF DESCRIPTION OF THE DRAWINGS In order to better understand the drawings cited in the detailed description of the invention, a brief description of each drawing is provided.
1 is a block diagram illustrating a semiconductor memory device according to an embodiment of the present invention.
2 is a diagram for describing an operation of generating a second parity.
3 is a diagram illustrating a parity generator according to another embodiment of the present invention.
4 is a diagram for describing an operation of generating parity using the parity generator of FIG. 3.
5 is a block diagram illustrating a computing system device including a semiconductor memory device according to an embodiment of the present invention.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다. In order to fully understand the present invention, operational advantages of the present invention, and objects achieved by the practice of the present invention, reference should be made to the accompanying drawings and the accompanying drawings which illustrate preferred embodiments of the present invention.

이하, 첨부한 도면을 참조하여 본 발명이 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference symbols in the drawings denote like elements.

도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다. 1 is a block diagram illustrating a semiconductor memory device according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치(100)는 메모리 셀 어레이(120) 및 패리티 생성기(PG)를 구비한다. 본 발명의 실시예에 따른 반도체 메모리 장치(100)는 플래시 메모리 장치, 특히 낸드 플래시 메모리 장치일 수 있다. 패리티 생성기(PG)는 반도체 메모리 장치(100)의 에 구비될 수 있다. Referring to FIG. 1, a semiconductor memory device 100 according to an embodiment of the present invention includes a memory cell array 120 and a parity generator PG. The semiconductor memory device 100 according to the embodiment of the present invention may be a flash memory device, in particular, a NAND flash memory device. The parity generator PG may be provided in the semiconductor memory device 100.

본 발명의 실시예에 따른 반도체 메모리 장치(100)는 메모리 셀 어레이(120)에 노말 데이터(NDTA)를 기입하거나, 메모리 셀 어레이(120)로부터 노말 데이터(NDTA)를 독출하기 위해 요구되는 칼럼 디코더, 로우 디코더, 입출력 인터페이스 및 전압 생성기 등의 다양한 회로를 포함할 수 있다. 다만, 본 발명의 기술적 특징을 설명함에 특별히 필요하지 아니하므로, 그 기재를 생략한다. The semiconductor memory device 100 according to an exemplary embodiment of the present invention may require a column decoder to write normal data NDTA to the memory cell array 120 or to read normal data NDTA from the memory cell array 120. And various circuits such as a row decoder, an input / output interface, and a voltage generator. However, since it is not particularly necessary to describe the technical features of the present invention, the description thereof is omitted.

다시 도 1을 참조하면, 패리티 생성기(PG)는 제1 패리티 생성부(141), 패턴 비교부(142), 제2 패리티 생성부(143) 및 패리티 출력부(144)를 구비한다. Referring back to FIG. 1, the parity generator PG includes a first parity generator 141, a pattern comparator 142, a second parity generator 143, and a parity output unit 144.

제1 패리티 생성부(141)는 메모리 셀 어레이(120)에 기입하거나 메모리 셀 어레이로부터 독출하고자 하는 노말 데이터(NDTA)에 대한 제1 패리티(PRT1)를 생성한다. 노말 데이터(NDTA)는 메모리 셀 어레이(120)의 노말 데이터 저장 영역(122)에 저장된다. 제1 패리티 생성부(141)는 특히 LFSR(linear feedback shift register)를 사용하는 ECC(Error Correction Code), EDC(Error Detection Code) 및 CRC(Cyclic Redundancy check) 중 적어도 하나의 방법에 의하여 제1 패리티(PRT1)를 생성할 수 있다. ECC, EDC 및 CRC는 본 발명이 속하는 기술분야의 당업자가 용이하게 실시할 수 있는 것으로, 그에 대한 자세한 설명은 생략한다. The first parity generator 141 generates the first parity PRT1 for the normal data NDTA to be written to or read from the memory cell array 120. The normal data NDTA is stored in the normal data storage area 122 of the memory cell array 120. The first parity generator 141 may include the first parity using at least one of an error correction code (ECC), an error detection code (EDC), and a cyclic redundancy check (CRC) using a linear feedback shift register (LFSR). (PRT1) can be generated. ECC, EDC and CRC are easily implemented by those skilled in the art to which the present invention pertains, and detailed description thereof will be omitted.

패턴 비교부(142)는 노말 데이터(NDTA)의 패턴과 기준 패턴(RPAT)을 비교한다. 노말 데이터(NDTA)의 패턴이란 노말 데이터(NDTA)의 비트들 각각이 갖는 동일한 비트 값이거나, 노말 데이터(NDTA)의 소정 개수의 비트들로 이루어진 비트군들 각각이 갖는 동일한 값을 의미한다. 노말 데이터(NDTA)가 “FFFFFFFF”인 경우, 노말 데이터(NDTA)의 패턴은 “F” 또는 “FF” 등이라 할 수 있다. 또한, 노말 데이터(NDTA)가 “010101”인 경우, 노말 데이터(NDTA)의 패턴은 “01”이라 할 수 있다. The pattern comparison unit 142 compares the pattern of the normal data NDTA with the reference pattern RPAT. The pattern of the normal data NDTA means the same bit value of each of the bits of the normal data NDTA, or the same value of each bit group composed of a predetermined number of bits of the normal data NDTA. When the normal data NDTA is "FFFFFFFF", the pattern of the normal data NDTA may be called "F" or "FF". In addition, when the normal data NDTA is "010101", the pattern of the normal data NDTA may be referred to as "01".

기준 패턴(RPAT)은 사용자에 의하여 설정될 수 있고, 레지스터(미도시) 등에 저장될 수 있다. The reference pattern RPAT may be set by a user and stored in a register (not shown).

패턴 비교부(142)는 간단히, 노말 데이터(NDTA)와 기준 패턴(RPAT)을 배타적 논리합하여 비교할 수 있다. 노말 데이터(NDTA)의 패턴과 기준 패턴(RPAT)이 일치하는 경우, 패턴 비교부(142)는 제어 신호(XCON)를 생성한다. The pattern comparison unit 142 may simply compare and OR the normal data NDTA and the reference pattern RPAT. When the pattern of the normal data NDTA and the reference pattern RPAT coincide, the pattern comparison unit 142 generates the control signal XCON.

계속해서 도 1을 참조하면, 제2 패리티 생성부(143)는 제어 신호(XCON)에 응답하여, 기준 패턴(RPAT)에 대응되는 결합 코드(CCD)를 제1 패리티(PRT1)와 결합시켜, 제2 패리티(PRT2)를 생성한다. 이때, 제2 패리티(PRT2)의 패턴은 노말 데이터(NDTA)의 패턴과 동일할 수 있다. 1, the second parity generating unit 143 combines the combining code CCD corresponding to the reference pattern RPAT with the first parity PRT1 in response to the control signal XCON. The second parity PRT2 is generated. In this case, the pattern of the second parity PRT2 may be the same as the pattern of the normal data NDTA.

제2 패리티 생성부(143)는 결합 코드(CCD)를 제1 패리티(PRT1)와 배타적 논리합하여 제2 패리티(PRT2)를 생성할 수 있다. 이때, 결합 코드(CCD)는 기준 패턴(RPAT)들로 이루어진 노말 데이터(NDTA)에 대한 제1 패리티(PRT1)와 부정 논리곱한 결과가, 기준 패턴(RPAT)들이 되게 하는 코드로, 레지스터(미도시) 등과 같은 결합 코드 저장부(145)에 저장될 수 있다.The second parity generator 143 may generate the second parity PRT2 by performing exclusive OR on the combining code CCD with the first parity PRT1. In this case, the combining code CCD is a code that causes a result of being negatively ANDed with the first parity PRT1 on the normal data NDTA consisting of the reference patterns RPATs to be the reference patterns RPATs. The combination code storage unit 145 may be stored.

도 1은 결합 코드 저장부(145)가 패리티 생성기(PG)의 내부에 위치하는 것으로 도시하고 있으나, 이에 한정되는 것은 아니다. 결합 코드 저장부(145)는 패리티 생성기(PG) 외부에 위치하는 휘발성 또는 비휘발성 메모리(미도시)에 구비될 수도 있다. 1 illustrates that the combining code storage unit 145 is located inside the parity generator PG, but is not limited thereto. The combining code storage unit 145 may be provided in a volatile or nonvolatile memory (not shown) located outside the parity generator PG.

도 2는 제2 패리티(PRT2)를 생성하는 동작을 설명하기 위한 도면이다. FIG. 2 is a diagram for describing an operation of generating a second parity PRT2.

도 2의 (a)는 노말 데이터(NDTA)에 대한 제1 패리티(PRT1)가 생성된 데이터 프레임을 나타낸다. 도 2의 (a)의 노말 데이터(NDTA)는 기준 패턴 “01”로 이루어 진다. 제2 패리티 생성부(143)는 도 2의 (a)의 제1 패리티(PRT1)와, 도 2의 (b)와 같은 결합 코드(CCD)를 배타적 논리합한다. 그 결과, 도 2의 (c)에 도시되는 바와 같이, 기준 패턴(RPAT)과 동일한 패턴을 갖는 제2 패리티(PRT2)가 생성된다. 2A illustrates a data frame in which the first parity PRT1 for the normal data NDTA is generated. The normal data NDTA of FIG. 2A is composed of a reference pattern “01”. The second parity generating unit 143 performs exclusive OR on the first parity PRT1 of FIG. 2A and the combining code CCD of FIG. 2B. As a result, as shown in Fig. 2C, a second parity PRT2 having the same pattern as the reference pattern RPAT is generated.

다시 도 1을 참조하면, 패리티 출력부(144)는 제어 신호(XCON)에 응답하여, 제2 패리티(PRT2)를 패리티(PRT)로 출력한다. 반면, 노말 데이터(NDTA)의 패턴과 기준 패턴(RPAT)이 상이한 경우, 패리티 출력부(144)는 제1 패리티(PRT1)를 패리티(PRT)로 출력한다. 패리티 출력부(144)로부터 출력되는 패리티(PRT)는 메모리 셀 어레이(120)의 패리티 저장 영역(124)에 저장된다. Referring back to FIG. 1, the parity output unit 144 outputs the second parity PRT2 as the parity PRT in response to the control signal XCON. On the other hand, when the pattern of the normal data NDTA is different from the reference pattern RPAT, the parity output unit 144 outputs the first parity PRT1 as the parity PRT. The parity PRT output from the parity output unit 144 is stored in the parity storage area 124 of the memory cell array 120.

본 발명의 실시예에 따른 에러 검출 및 정정 회로(140)는 도 1에 도시되는 바와 같이, 에러 검출기(ED) 및 에러 정정기(EC)를 더 구비한다. 에러 검출기(ED)는 노말 데이터(NDTA)와 패리티 출력부(144)로부터 출력되는 패리티(PRT)를 이용하여 에러 방정식을 계산함으로써, 에러 비트(err_bit)를 검출한다. 에러 정정기(EC)는 에러 검출기(ED)로부터 검출된 에러 비트(err_bit)의 비트 값을 반전시켜 에러를 정정하여, 에러가 정정된 노말 데이터(NDTAc)를 출력한다. The error detection and correction circuit 140 according to the embodiment of the present invention further includes an error detector ED and an error corrector EC, as shown in FIG. 1. The error detector ED detects an error bit err_bit by calculating an error equation using the normal data NDTA and the parity PRT output from the parity output unit 144. The error corrector EC inverts the bit value of the error bit err_bit detected by the error detector ED, corrects the error, and outputs normal data NDTAc in which the error is corrected.

도 3은 본 발명의 다른 실시예에 따른 패리티 생성기를 나타내는 도면이다. 도 4는 도 3의 패리티 생성기를 이용하여 패리티를 생성하는 동작을 설명하기 위한 도면이다. 3 is a diagram illustrating a parity generator according to another embodiment of the present invention. 4 is a diagram for describing an operation of generating parity using the parity generator of FIG. 3.

도 3 및 도 4를 참조하면, 도 3의 패리티 생성기(300)는 특히, 모든 비트가 “1”인 노말 데이터(도 4의 (a))에 대하여, 모든 비트가 “1”인 패리티(PRT)를 생성하는데 사용될 수 있다(도 4의 (c)의 PRT). 도 3의 패리티 생성기(300)는 패턴 검출부(310), 비트 반전부(320) 및 패리티 생성부(330)를 구비한다. Referring to FIGS. 3 and 4, the parity generator 300 of FIG. 3 is a parity PRT in which all bits are “1”, particularly for normal data (FIG. 4A) in which all bits are “1”. ) (PRT of FIG. 4C). The parity generator 300 of FIG. 3 includes a pattern detector 310, a bit inverter 320, and a parity generator 330.

패턴 검출부(310)는 노말 데이터(NDTA)의 모든 비트가 “1”인지를 검출한다. 노말 데이터(NDTA)의 모든 비트가 “1”인 경우, 패턴 검출부(310)는 제어 신호(XCON)를 생성한다. The pattern detector 310 detects whether all bits of the normal data NDTA are “1”. When all bits of the normal data NDTA are “1”, the pattern detector 310 generates a control signal XCON.

비트 반전부(320)는 제어 신호(XCON)에 응답하여, 노말 데이터(NDTA)를 반전시킨다(도 4의 (b)). 패리티 생성부(330)는 제어 신호(XCON)에 응답하여, 비트 값들이 반전된 노말 데이터(NDTAn)에 대하여 반전 패리티(PRTn)를 생성한다. 비트 반전부(320)는 인버터들(미도시)을 구비할 수 있다. The bit inversion unit 320 inverts the normal data NDTA in response to the control signal XCON (FIG. 4B). The parity generator 330 generates inverted parity PRTn with respect to the normal data NDTAn in which bit values are inverted in response to the control signal XCON. The bit inverter 320 may include inverters (not shown).

반전 패리티(PRTn)는 비트 반전부(320)에 의해 다시 반전되어, 모든 비트가 “1”인 노말 데이터(NDTA)의 패리티(PRT)를, 모든 비트가 “1”인 패리티(PRT)로 생성한다. The inversion parity PRTn is inverted again by the bit inversion unit 320 to generate the parity PRT of the normal data NDTA in which all bits are "1", and the parity PRT in which all bits are "1". do.

반면, 도 3의 패리티 생성기(300)는 노말 데이터(NDTA)의 모든 비트가 “1”이 아닌 경우에는, 패리티 생성부(330)에 의하여 일반적인 ECC 등에 의해 패리티(PRT)를 생성한다. On the other hand, if all bits of the normal data NDTA are not "1", the parity generator 300 of FIG. 3 generates the parity PRT by the general ECC or the like by the parity generator 330.

도 3은 비트 반전부(320)가 노말 데이터 및 반전 패리티를 모두 반전시키는 것으로 도시하고 있으나, 이에 한정되는 것은 아니다. 복수개의 비트 반전부(320)를 구비하여, 노말 데이터에 대한 비트 값을 반전시키는 것과 반전 패리티에 대한 비트 값을 반전시키는 구성을 달리할 수도 있다. 3 illustrates that the bit inversion unit 320 inverts both normal data and inversion parity, but is not limited thereto. The plurality of bit inversion units 320 may be configured to invert the bit values for the normal data and to invert the bit values for the inversion parity.

도 5는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 컴퓨팅 시스템 장치를 나타내는 블록도이다. 5 is a block diagram illustrating a computing system device including a semiconductor memory device according to an embodiment of the present invention.

본 발명에 따른 컴퓨팅 시스템 장치(600)는 버스(510)에 전기적으로 연결된 프로세서(520) 및 반도체 메모리 장치(100)를 구비한다. 반도체 메모리 장치(100)에는 프로세서(520)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 저장될 것이다. 본 발명에 따른 컴퓨팅 시스템 장치(500)는The computing system device 600 according to the present invention includes a processor 520 and a semiconductor memory device 100 electrically connected to the bus 510. The semiconductor memory device 100 may store N-bit data (N is an integer greater than or equal to 1) processed / to be processed by the processor 520. Computing system device 500 according to the present invention

나아가, 사용자 인터페이스(530), 램(540) 및 파워 공급 장치(550)를 더 구비할 수 있다. Furthermore, the device may further include a user interface 530, a RAM 540, and a power supply device 550.

본 발명에 따른 컴퓨팅 시스템 장치(500)가 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리 및 베이스밴드 칩셋(baseband chipset)과 같은 모뎀이 추가적으로 제공될 수 있다. 또한, 본 발명에 따른 컴퓨팅 시스템 장치(1000)에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명한 사항인 바, 더 자세한 설명은 생략한다. When the computing system device 500 according to the present invention is a mobile device, a modem such as a battery and a baseband chipset for supplying an operating voltage of the computing system may be additionally provided. In addition, the computing system device 1000 according to the present invention may further be provided with an application chipset, a camera image processor (CIS), a mobile DRAM, and the like. As it is obvious to one person, further explanation is omitted.

바람직하게는, 반도체 반도체 장치(100)는, 데이터를 저장하는데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다.Preferably, the semiconductor semiconductor device 100 may constitute a solid state drive / disk (SSD) that uses a nonvolatile memory to store data.

상기에서 설명된 본 발명에 따른 반도체 메모리 장치는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.The semiconductor memory device according to the present invention described above may be mounted using various types of packages. For example, a flash memory device according to the present invention may be a package on package (PoP), ball grid arrays (BGAs), chip scale packages (CSPs), plastic leaded chip carrier (PLCC), plastic dual in-line package (PDIP) , Die in Waffle Pack, Die in Wafer Form, Chip On Board (COB), Ceramic Dual In-Line Package (CERDIP), Plastic Metric Quad Flat Pack (MQFP), Thin Quad Flatpack (TQFP), Small Outline (SOIC), Shrink Small Outline Package (SSOP), Thin Small Outline (TSOP), Thin Quad Flatpack (TQFP), System In Package (SIP), Multi Chip Package (MCP), Wafer-level Fabricated Package (WFP), Wafer-Level Processed Stack It may be implemented using packages such as Package (WSP), or the like.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. As described above, optimal embodiments have been disclosed in the drawings and the specification. Although specific terms are employed herein, they are used for purposes of describing the present invention only and are not used to limit the scope of the present invention.

예를 들어, 본 발명의 실시예에 따른 패리티 생성기는 반도체 메모리 장치에 구비되는 것으로 기재되었으나, 이에 한정되는 것은 아니고, 통신 장치 등에도 적용될 수 있다. For example, although the parity generator according to the embodiment of the present invention has been described as being provided in the semiconductor memory device, the present invention is not limited thereto and may be applied to a communication device.

또한, 도 6에 도시되는 바와 같이, 본 발명의 실시예에 따른 패리티 생성기(PG2)의 제2 패리티 생성부(643)는, 외부로부터 인가되는 제어 신호(XCON)에 응답하여, 노말 데이터의 패턴을 비교하지 아니하고, 제1 패리티 생성부(641)로부터 생성되는 제1 패리티와 결합 코드 저장부(642)의 결합 코드를 결합하여 제2 패리티를 생성할 수도 있다. 제2 패리티 생성부(643)는 제1 패리티와 결합 코드를 배타적 논리합하여 제2 패리티를 생성할 수 있다. 또한, 제2 패리티 생성부(643)는, 제1 패리티가 노말 데이터의 반전된 값으로부터 생성되는 경우, 제1 패리티와 결합 코드를 배타적 논리합한 후, 배타적 논리합한 결과를 다시 반전시켜 제2 패리티를 생성할 수도 있다. 패리티 출력부(644)는 도 1의 패리티 출력부(144)와 마찬가지로 제1 패리티 및 제2 패리티 중 하나를 선택하여 출력한다. In addition, as shown in FIG. 6, the second parity generator 643 of the parity generator PG2 according to the exemplary embodiment of the present invention responds to the control signal XCON applied from the outside to generate a pattern of normal data. The second parity may be generated by combining the first parity generated from the first parity generating unit 641 and the combining code of the combining code storage unit 642 without comparing. The second parity generator 643 may generate a second parity by exclusively ORing the first parity and the combining code. In addition, when the first parity is generated from the inverted value of the normal data, the second parity generating unit 643 exclusively ORs the first parity and the combining code, and then inverts the result of the exclusive OR, again to invert the second parity. You can also create The parity output unit 644 selects and outputs one of the first parity and the second parity similarly to the parity output unit 144 of FIG. 1.

그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.Therefore, those skilled in the art will appreciate that various modifications and equivalent embodiments are possible without departing from the scope of the present invention. Accordingly, the true scope of the present invention should be determined by the technical idea of the appended claims.

100-반도체 메모리 장치
120-메모리 셀 어레이
PG-패리티 생성기
140-에러 검출 및 정정 회로100-semiconductor memory device
120-memory cell array
PG-Parity Generator
140-error detection and correction circuit

Claims (14)

반도체 메모리 장치의 메모리 셀 어레이에 기입하거나 상기 메모리 셀 어레이로부터 독출하고자 하는 노말 데이터에 대한 제1 패리티를 생성하는 제1 패리티 생성부;
상기 노말 데이터의 패턴과 기준 패턴을 비교하여, 상기 노말 데이터의 패턴이 기준 패턴과 일치하는 경우, 제어 신호를 생성하는 패턴 비교부;
상기 제어 신호에 응답하여, 상기 기준 패턴에 대응되는 결합 코드를 상기 제1 패리티와 결합시켜 상기 노말 데이터의 패턴과 동일한 패턴을 포함하는 제2 패리티를 생성하는 제2 패리티 생성부; 및
상기 노말 데이터의 패턴과 상기 기준 패턴과의 일치여부에 따라 상기 제1 패리티 및 상기 제2 패리티 중 하나를 선택하여 상기 메모리 셀 어레이에 전송하는 패리티 출력부를 구비하는 것을 특징으로 하는 패리티 생성기.A first parity generating unit generating a first parity with respect to normal data to be written to or read from the memory cell array of the semiconductor memory device;
A pattern comparison unit comparing the normal data pattern with a reference pattern and generating a control signal when the normal data pattern matches the reference pattern;
A second parity generation unit configured to generate a second parity including a pattern identical to a pattern of the normal data by combining a combining code corresponding to the reference pattern with the first parity in response to the control signal; And
And a parity output unit configured to select one of the first parity and the second parity and transmit the selected one of the first parity and the second parity to the memory cell array according to whether the pattern of the normal data matches the reference pattern. 삭제delete 제1 항에 있어서, 상기 제2 패리티 생성부는,
상기 제1 패리티 및 상기 결합 코드를 배타적 논리합하여 결합하는 것을 특징으로 하는 패리티 생성기. The method of claim 1, wherein the second parity generating unit,
And combine the first parity and the combining code by exclusive OR. 제1 항에 있어서,
상기 결합 코드를 저장하는 결합 코드 저장부를 더 구비하는 것을 특징으로 하는 패리티 생성기. The method according to claim 1,
And a combining code storage unit for storing the combining code. 제1 항에 있어서, 상기 제2 패리티 생성부는,
외부에 저장되는 상기 결합 코드를 수신하는 것을 특징으로 하는 패리티 생성기. The method of claim 1, wherein the second parity generating unit,
And receiving the association code stored externally. 삭제delete 삭제delete 제1 항에 있어서, 상기 제1 패리티 생성부는,
LFSR(linear feedback shift register)를 사용하는 ECC(Error Correction Code), EDC(Error Detection Code) 및 CRC(Cyclic Redundancy check) 중 적어도 하나의 방법에 의하여 상기 제1 패리티를 생성하는 것을 특징으로 하는 패리티 생성기. The method of claim 1, wherein the first parity generating unit,
The parity generator generates the first parity by at least one of an error correction code (ECC), an error detection code (EDC), and a cyclic redundancy check (CRC) using a linear feedback shift register (LFSR). . 반도체 메모리 장치의 메모리 셀 어레이에 기입하거나 메모리 셀 어레이로부터 독출하고자 하는 노말 데이터에 대한 패리티를 생성하는 패리티 생성기; 및
상기 패리티를 참조하여 상기 메모리 셀 어레이로부터 독출된 노말 데이터의 에러를 검출하는 에러 검출기; 및
상기 에러 검출기에 의해 검출된 에러를 정정하는 에러 정정기를 구비하고,
상기 패리티 생성기는,
상기 노말 데이터에 대한 제1 패리티를 생성하는 제1 패리티 생성부;
상기 노말 데이터의 패턴과 기준 패턴을 비교하여, 상기 노말 데이터의 패턴이 기준 패턴과 일치하는 경우, 제어 신호를 생성하는 패턴 비교부;
상기 제어 신호에 응답하여, 상기 기준 패턴에 대응되는 결합 코드를 상기 제1 패리티와 결합시켜 상기 노말 데이터의 패턴과 동일한 패턴을 포함하는 제2 패리티를 생성하는 제2 패리티 생성부; 및
상기 노말 데이터의 패턴과 상기 기준 패턴과의 일치여부에 따라 상기 제1 패리티 및 상기 제2 패리티 중 하나를 선택하여 상기 메모리 셀 어레이에 전송하는 패리티 출력부를 구비하는 것을 특징으로 하는 에러 검출 및 정정 회로.A parity generator for generating parity for normal data to be written to or read from the memory cell array of the semiconductor memory device; And
An error detector for detecting an error of normal data read from the memory cell array with reference to the parity; And
An error corrector for correcting errors detected by the error detector,
The parity generator,
A first parity generator configured to generate a first parity for the normal data;
A pattern comparison unit comparing the normal data pattern with a reference pattern and generating a control signal when the normal data pattern matches the reference pattern;
A second parity generation unit configured to generate a second parity including a pattern identical to a pattern of the normal data by combining a combining code corresponding to the reference pattern with the first parity in response to the control signal; And
And a parity output unit configured to select one of the first parity and the second parity and transmit the selected one of the first parity and the second parity to the memory cell array according to whether the pattern of the normal data matches the reference pattern. . 제9 항에 있어서, 상기 에러 검출기는,
상기 메모리 셀 어레이에 저장된 노말 데이터와 상기 패리티 출력부로부터 출력되는 패리티를 이용하여, 상기 노말 데이터에 대한 에러 비트를 검출하는 것을 특징으로 하는 에러 검출 및 정정 회로.The method of claim 9, wherein the error detector,
And an error bit for the normal data, using the normal data stored in the memory cell array and the parity output from the parity output unit. 제10 항에 있어서, 상기 에러 정정기는,
상기 노말 데이터에 대한 에러의 값을 반전시켜, 상기 노말 데이터에 대한 에러를 정정하는 것을 특징으로 하는 에러 검출 및 정정 회로. The method of claim 10, wherein the error corrector,
And inverting the value of the error for the normal data, thereby correcting the error for the normal data. 반도체 메모리 장치의 메모리 셀 어레이에 기입하거나 상기 메모리 셀 어레이로부터 독출하고자 하는 노말 데이터의 모든 비트의 비트 값이 1인지를 검출하는 패턴 검출부;
상기 노말 데이터의 모든 비트의 비트 값이 1인 경우, 제어 신호에 응답하여 상기 노말 데이터의 모든 비트의 비트 값을 반전시키는 비트 반전부; 및
상기 제어 신호에 응답하여, 비트 값이 반전된 반전 노말 데이터에 대한 반전 패리티를 생성하는 패리티 생성부를 구비하고,
상기 비트 반전부는,
상기 반전 패리티를 반전시켜 상기 노말 데이터에 대한 패리티로 생성하는 것을 특징으로 하는 패리티 생성기.A pattern detecting unit detecting whether a bit value of all bits of normal data to be written to or read from the memory cell array of the semiconductor memory device is 1;
A bit inversion unit for inverting the bit values of all the bits of the normal data in response to a control signal when the bit values of all the bits of the normal data are 1; And
A parity generator for generating inverted parity for inverted normal data in which bit values are inverted in response to the control signal,
The bit inversion unit,
And inverting the inverted parity to generate parity of the normal data. 메모리 셀 어레이; 및
상기 메모리 셀 어레이에 기입하거나 상기 메모리 셀 어레이로부터 독출하고자 하는 노말 데이터에 대한 패리티를 참조하여, 상기 노말 데이터의 에러를 검출하고 정정하는 에러 검출 및 정정 회로를 구비하고,
상기 에러 검출 및 정정 회로는,
상기 노말 데이터에 대한 상기 패리티를 생성하는 패리티 생성기; 및
상기 패리티를 참조하여 상기 노말 데이터의 에러를 검출하는 에러 검출기; 및
상기 에러 검출기에 의해 검출된, 상기 노말 데이터의 에러를 정정하는 에러 정정기를 구비하고,
상기 패리티 생성기는,
상기 노말 데이터에 대한 제1 패리티를 생성하는 제1 패리티 생성부;
상기 노말 데이터의 패턴을 검출하는 패턴 비교부;
상기 패턴 비교부로부터 검출된 노말 데이터의 패턴이 기준 패턴과 일치하는 경우, 상기 기준 패턴에 대응되는 결합 코드를 상기 제1 패리티와 결합하여 상기 노말 데이터의 패턴과 동일한 패턴을 포함하는 제2 패리티를 생성하는 제2 패리티 생성부; 및
상기 노말 데이터의 패턴과 상기 기준 패턴과의 일치여부에 따라 상기 제1 패리티 및 상기 제2 패리티 중 하나를 선택하여 상기 메모리 셀 어레이에 전송하는 패리티 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.Memory cell arrays; And
An error detection and correction circuit for detecting and correcting errors in the normal data with reference to parity for normal data to be written to or read from the memory cell array,
The error detection and correction circuit,
A parity generator for generating the parity for the normal data; And
An error detector for detecting an error of the normal data with reference to the parity; And
An error corrector for correcting an error of the normal data detected by the error detector,
The parity generator,
A first parity generator configured to generate a first parity for the normal data;
A pattern comparison unit detecting a pattern of the normal data;
When the pattern of the normal data detected by the pattern comparison unit matches the reference pattern, a combining code corresponding to the reference pattern is combined with the first parity to generate a second parity including the same pattern as the pattern of the normal data. A second parity generator to generate; And
And a parity output unit configured to select one of the first parity and the second parity and transmit the selected one of the first parity and the second parity to the memory cell array according to whether the pattern of the normal data matches the reference pattern. 반도체 메모리 장치의 메모리 셀 어레이에 기입하거나 상기 메모리 셀 어레이로부터 독출하고자 하는 노말 데이터에 대한 제1 패리티를 생성하는 제1 패리티 생성부;
제어 신호에 응답하여, 상기 제1 패리티 및 결합 코드를 결합시켜 상기 노말 데이터의 패턴과 동일한 패턴을 포함하는 제2 패리티를 생성하는 제2 패리티 생성부; 및
상기 노말 데이터의 패턴과 기준 패턴과의 일치여부에 따라 상기 제1 패리티 및 상기 제2 패리티 중 하나를 선택하여 상기 메모리 셀 어레이에 전송하는 패리티 출력부를 구비하는 것을 특징으로 하는 패리티 생성기.A first parity generating unit generating a first parity with respect to normal data to be written to or read from the memory cell array of the semiconductor memory device;
A second parity generator configured to generate a second parity including a pattern identical to a pattern of the normal data by combining the first parity and the combining code in response to a control signal; And
And a parity output unit configured to select one of the first parity and the second parity and transmit the selected one of the first parity and the second parity to the memory cell array according to whether the pattern of the normal data matches the reference pattern.
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