KR101170836B1

KR101170836B1 - Method for fabricating buried bit line of vertical transistor

Info

Publication number: KR101170836B1
Application number: KR1020100097036A
Authority: KR
Inventors: 하가영
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2010-10-05
Filing date: 2010-10-05
Publication date: 2012-08-03
Also published as: KR20120035497A

Abstract

본 발명의 수직형 트랜지스터의 매몰 비트라인 형성방법은, 반도체 기판에 트렌치를 형성하여 상부로 돌출되는 형상의 활성 영역을 한정하는 단계; 트렌치가 형성된 기판 위에 라이너막을 형성하는 단계; 라이너막을 선택적으로 제거하여 활성 영역의 일 측면 하부가 선택적으로 노출되는 오픈 영역을 형성하는 단계; 라이너막 상에 활성 영역의 오픈 영역과 직접 접촉하는 폴리실리콘막을 형성하는 단계; 폴리실리콘막 위에 금속막을 형성하여 폴리실리콘막 및 금속막 사이에 실리사이드 반응을 유도하여 트렌치를 매립하는 실리사이드 금속막을 형성하는 단계; 및 실리사이드 금속막을 리세스하여 트렌치를 일부 매립하는 매몰 비트라인을 형성하는 단계를 포함한다.The buried bit line forming method of the vertical transistor of the present invention includes forming a trench in a semiconductor substrate to define an active region protruding upward; Forming a liner film on the trenched substrate; Selectively removing the liner film to form an open region in which one side lower portion of the active region is selectively exposed; Forming a polysilicon film in direct contact with the open area of the active area on the liner film; Forming a metal film on the polysilicon film to induce a silicide reaction between the polysilicon film and the metal film to form a silicide metal film filling the trench; And recessing the silicide metal film to form a buried bit line that partially fills the trench.

Description

Method for fabricating buried bit line of vertical transistor

본 발명은 반도체 소자 제조에 관한 것으로서, 보다 상세하게는 수직형 트랜지스터의 매몰 비트라인 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor device manufacturing, and more particularly, to a method of forming a buried bit line in a vertical transistor.

최근 모바일 기기의 보급이 확대되고 디지털 가전 제품이 점점 소형화됨에 따라, 모바일 기기나 디지털 가전제품을 구성하는 반도체소자의 집적도도 급격하게 증가하고 있다. 특히 디램(DRAM) 소자나 플래시 메모리소자의 경우, 한정된 공간 내에 보다 많은 양의 정보들을 저장하기 위한 시도가 다양하게 이루어지고 있다. 일반적으로 디램 소자는 트랜지스터와 커패시터로 구성되는데, 트랜지스터는 실리콘반도체기판에 형성되고 그 위에 커패시터가 배치되는 적층형 구조를 갖는다.Recently, as the spread of mobile devices and the digital home appliances have become smaller, the integration of semiconductor devices constituting mobile devices or digital home appliances has increased rapidly. In particular, in the case of DRAM or flash memory devices, various attempts have been made to store a larger amount of information in a limited space. In general, a DRAM device includes a transistor and a capacitor, and the transistor has a stacked structure in which a capacitor is formed on a silicon semiconductor substrate.

트랜지스터와 커패시터와의 전기적 연결을 위해 하부의 트랜지스터의 소스영역과 상부의 커패시터의 하부전극 사이에는 스토리지노드 컨택이 배치된다. 또한 트랜지스터의 드레인영역은 비트라인 컨택을 통해 비트라인과 전기적으로 연결된다. 이와 같이 플래너(planar) 구조의 트랜지스터와, 그 위에 커패시터를 배치시키는 구조에 있어서, 트랜지스터와 커패시터 사이에는 워드라인, 비트라인과 같은 신호전송을 위한 막들이 배치되는데, 이 막들이 차지하는 공간으로 인해 커패시터의 용량을 증대시키는데 한계를 나타내고 있는 실정이다. 더욱이 플래너 구조의 트랜지스터는 게이트 폭이 40nm 이하로 좁아지면, 보다 많은 전력이 소모되고 소스영역과 드레인영역 사이에서의 누설전류인 바디 커런트(body current)의 양이 급격하게 증가한다는 문제가 있다. 따라서 최근에는 수직형 트랜지스터에 대한 연구가 활발하게 이루어지고 있다.A storage node contact is disposed between the source region of the lower transistor and the lower electrode of the upper capacitor for electrical connection between the transistor and the capacitor. In addition, the drain region of the transistor is electrically connected to the bit line through the bit line contact. As described above, in a planar-type transistor and a structure in which a capacitor is disposed thereon, layers for signal transmission such as word lines and bit lines are disposed between the transistor and the capacitor. The situation is showing a limit to increase the capacity of. In addition, the planar transistor has a problem that when the gate width is narrowed to 40 nm or less, more power is consumed and the amount of body current, which is a leakage current between the source region and the drain region, increases rapidly. Therefore, research on vertical transistors has been actively conducted in recent years.

도 1은 수직형 트랜지스터의 기본 개념을 설명하기 위해 나타내 보인 도면이다. 도 1을 참조하면, 수직형 트랜지스터(100)는, 실리콘반도체기판(110)의 하부 일 측면에 드레인영역(112)이 배치되고 실리콘반도체기판(110)의 상부 일 측면에 소스영역(114)이 배치되는 구조를 갖는다. 드레인영역(112)과 소스영역(114) 사이에는 채널영역(116)이 형성되고, 채널영역(116) 위의 실리콘반도체기판(110) 측면상에는 게이트절연막(118) 및 게이트전극(120)이 순차적으로 배치된다. 이와 같은 수직형 트랜지스터(100)를 디램(DRAM) 소자에 적용시킬 경우, 드레인영역(112)에는 비트라인(Bit Line)이 연결되고, 소스영역(114)에는 스토리지노드(Storage Node)가 연결된다. 이때 비트라인은 실리콘반도체기판(110)의 하부 측면에 매몰된 형태로 배치되므로 상부의 스토리지노드가 형성될 공간을 감소시키지 않으며, 이에 따라 높은 집적도에도 불구하고 데이터 저장능력을 향상시킬 수 있게 된다. 1 is a diagram illustrating the basic concept of a vertical transistor. Referring to FIG. 1, in the vertical transistor 100, a drain region 112 is disposed at one lower side of the silicon semiconductor substrate 110, and a source region 114 is disposed at one upper side of the silicon semiconductor substrate 110. It has a structure that is arranged. A channel region 116 is formed between the drain region 112 and the source region 114, and the gate insulating film 118 and the gate electrode 120 are sequentially formed on the side surface of the silicon semiconductor substrate 110 on the channel region 116. Is placed. When such a vertical transistor 100 is applied to a DRAM device, a bit line is connected to the drain region 112, and a storage node is connected to the source region 114 . In this case, since the bit line is buried in the lower side of the silicon semiconductor substrate 110, the bit line does not reduce the space where the upper storage node is to be formed, thereby improving the data storage capability despite the high degree of integration.

그런데 이와 같은 수직형 트랜지스터를 형성하기 위해서는 실리콘기판(110)의 하부 일 측면에 드레인영역(112)을 형성하여야 하는데 이 과정이 용이하지 않다는 문제가 있다. 예컨대 드레인영역(112)을 형성하기 전에 드레인영역(112)이 형성될 실리콘기판(110)의 하부 일 측면상에 고농도로 도핑된 도전막을 형성하고, 이 도전막 내에 도핑되어 있는 도펀트를 실리콘기판(110)에 확산시킴으로써 드레인영역(112)을 형성할 수 있다. 그러나 반도체 소자의 집적도가 높아지면서 소자의 크기가 축소됨에 따라 드레인영역(112)의 크기나 위치를 정확하게 형성하는 것이 용이하지 않으며, 그 공정 또한 매우 복잡한 문제가 있다.
However, in order to form such a vertical transistor, the drain region 112 must be formed on one side of the lower side of the silicon substrate 110. However, this process is not easy. For example, before the drain region 112 is formed, a highly doped conductive film is formed on one side of the lower side of the silicon substrate 110 on which the drain region 112 is to be formed, and the dopant doped in the conductive film is formed of a silicon substrate ( The drain region 112 may be formed by diffusing into the 110. However, as the degree of integration of semiconductor devices increases and the size of the devices decreases, it is not easy to accurately form the size or location of the drain region 112, and the process also has a very complicated problem.

본 발명이 이루고자 하는 기술적 과제는, 수직형 트랜지스터의 매몰 비트라인을 형성하는 과정에서 드레인 영역에 접촉하는 매몰 비트라인의 접촉저항 특성을 개선하고 소자의 안정성 및 신뢰성을 확보할 수 있는 수직형 트랜지스터의 매몰 비트라인 형성방법을 제공하는데 있다.
The technical problem to be achieved by the present invention is to improve the contact resistance characteristics of the buried bit line in contact with the drain region in the process of forming the buried bit line of the vertical transistor of the vertical transistor that can ensure the stability and reliability of the device To provide a buried bit line forming method.

본 발명의 실시예에 따른 수직형 트랜지스터의 매몰 비트라인 형성방법은, 반도체 기판에 트렌치를 형성하여 상부로 돌출되는 형상의 활성 영역을 한정하는 단계; 상기 트렌치가 형성된 기판 위에 라이너막을 형성하는 단계; 상기 라이너막을 선택적으로 제거하여 상기 활성 영역의 일 측면 하부가 선택적으로 노출되는 오픈 영역을 형성하는 단계; 상기 라이너막 상에 상기 활성 영역의 오픈 영역과 직접 접촉하는 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막 위에 금속막을 형성하여 상기 폴리실리콘막 및 금속막 사이에 실리사이드 반응을 유도하여 상기 트렌치를 매립하는 실리사이드 금속막을 형성하는 단계; 및 상기 실리사이드 금속막을 리세스하여 상기 트렌치를 일부 매립하는 매몰 비트라인을 형성하는 단계를 포함한다.A method of forming a buried bit line in a vertical transistor according to an embodiment of the present invention includes forming a trench in a semiconductor substrate to define an active region protruding upward; Forming a liner layer on the trench; Selectively removing the liner layer to form an open region in which a lower portion of one side of the active region is selectively exposed; Forming a polysilicon film on the liner layer, the polysilicon film in direct contact with the open area of the active region; Forming a metal film on the polysilicon film to induce a silicide reaction between the polysilicon film and the metal film to form a silicide metal film filling the trench; And recessing the silicide metal layer to form a buried bit line filling a portion of the trench.

본 발명에 있어서, 상기 폴리실리콘막은 불순물이 도핑된 폴리실리콘막으로 형성한다.In the present invention, the polysilicon film is formed of a polysilicon film doped with impurities.

상기 불순물은 보론(B) 또는 알루미늄(Al)을 포함한다.The impurities include boron (B) or aluminum (Al).

상기 폴리실리콘막을 형성하는 단계 이후에, 상기 폴리실리콘막 상에 열공정을 수행하여 상기 오픈 영역을 통해 상기 폴리실리콘막과 접촉되는 활성 영역 내에 확산시켜 매몰 비트라인 접합 영역을 형성하는 단계를 더 포함한다.After the forming of the polysilicon film, performing a thermal process on the polysilicon film to diffuse into the active region in contact with the polysilicon film through the open region to form a buried bitline junction region; do.

상기 금속막은 티타늄(Ti)막을 포함한다.The metal film includes a titanium (Ti) film.

상기 실리사이드 금속막을 형성하는 단계는, 상기 폴리실리콘막 및 금속막 사이의 실리사이드 반응을 유도하면서 상기 폴리실리콘막의 실리콘 원자가 상기 실리사이드 금속막의 입자 경계를 따라 확산하면서 성장하게, 상기 금속막을 600도보다 높은 온도에서 형성하는 것이 바람직하다.Forming the silicide metal film may cause the silicon film of the polysilicon film to grow while diffusing along the grain boundary of the silicide metal film while inducing a silicide reaction between the polysilicon film and the metal film. It is preferable to form at.

상기 실리사이드 금속막을 형성하는 단계는, 상기 폴리실리콘막 위에 금속막을 600도보다 낮은 온도에서 증착하는 단계; 및 상기 폴리실리콘막 및 금속막 사이의 실리사이드 반응을 유도하면서 상기 폴리실리콘막의 실리콘 원자가 상기 실리사이드 금속막의 입자 경계를 따라 확산하면서 성장하게, 상기 금속막 상에 600도보다 높은 온도에서 열처리 공정을 진행하는 단계를 포함하는 것이 바람직하다.The forming of the silicide metal film may include depositing a metal film on the polysilicon film at a temperature lower than 600 degrees; And heat-treating the silicon film of the polysilicon film while diffusing along the grain boundaries of the silicide metal film while inducing a silicide reaction between the polysilicon film and the metal film, at a temperature higher than 600 degrees on the metal film. It is preferred to include the step.

상기 금속막은 화학적기상증착방법으로 증착하는 것이 바람직하다.The metal film is preferably deposited by chemical vapor deposition.

상기 매몰 비트라인은 상기 활성 영역의 일 측면 하부가 선택적으로 노출되는 오픈 영역의 상단부보다 높은 위치에 형성하게 리세스하는 것이 바람직하다.
The buried bit line may be recessed to be formed at a position higher than an upper end of an open area in which a lower portion of one side of the active area is selectively exposed.

본 발명에 따르면, 매몰 비트라인이 형성될 트렌치에 불순물이 도핑된 폴리실리콘을 먼저 증착한 다음, 금속막을 후속으로 증착시켜 금속 실리사이드막을 부피 팽창시켜 성장시킴으로써 드레인 영역의 보이드 성장을 억제하고, 금속 실리사이드막 형성시 막 내의 응집 작용을 억제함으로써 균일한 막질을 구현할 수 있다.
According to the present invention, first, a polysilicon doped with an impurity is deposited in a trench where a buried bitline is to be formed, and then a metal film is subsequently deposited to expand and grow the metal silicide film by volume expansion, thereby suppressing void growth in the drain region, and metal silicide. Uniform film quality can be realized by suppressing the aggregation action in the film during film formation.

도 1은 수직형 트랜지스터의 기본 개념을 설명하기 위해 나타내보인 도면이다.
도 2 내지 도 13은 본 발명의 실시예에 따른 수직형 트랜지스터의 매몰 비트라인 형성방법을 설명하기 위해 나타내보인 도면들이다. 1 is a diagram illustrating the basic concept of a vertical transistor.
2 to 13 illustrate a method of forming a buried bit line in a vertical transistor according to an exemplary embodiment of the present invention.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein.

도 2 내지 도 13은 본 발명의 실시예에 따른 수직형 트랜지스터의 매몰 비트라인 형성방법을 설명하기 위해 나타내보인 도면들이다. 2 to 13 illustrate a method of forming a buried bit line in a vertical transistor according to an exemplary embodiment of the present invention.

도 2를 참조하면, 도 2를 참조하면, 반도체 기판(200) 내에 트렌치(215)를 형성한다. 구체적으로, 반도체 기판(200) 상에 하드마스크막 패턴(205)을 형성한다. 하드마스크막 패턴(205)은 활성 영역이 형성될 영역의 반도체 기판(200) 표면을 선택적으로 노출시키며, 질화막을 포함하여 형성할 수 있다. 다음에 하드마스크막 패턴(205)을 식각마스크로 반도체 기판(200)의 노출 부분을 일정 깊이만큼 식각하여 반도체 기판(200) 내에 트렌치(215)를 형성한다. 이 트렌치(215)는 반도체 기판(200)에서 수직형 트랜지스터가 형성될 활성 영역(210)을 한정하는 동시에, 한정된 활성 영역(210)과 인접한 다른 활성 영역(210)이 서로 분리되도록 한다. 이에 따라 활성 영역(210)은 양 측면에 배치되는 트렌치(215)에 의해 상부로 돌출되는 필라(pilar) 형태로 형성된다. 이 경우 활성 영역(210)의 높이는 트렌치(215)의 깊이에 따라 결정된다.Referring to FIG. 2, referring to FIG. 2, a trench 215 is formed in a semiconductor substrate 200. Specifically, the hard mask film pattern 205 is formed on the semiconductor substrate 200. The hard mask layer pattern 205 selectively exposes the surface of the semiconductor substrate 200 in the region where the active region is to be formed, and may include a nitride layer. Next, the trench 215 is formed in the semiconductor substrate 200 by etching the exposed portion of the semiconductor substrate 200 by a predetermined depth using the hard mask layer pattern 205 as an etching mask. The trench 215 defines an active region 210 in which the vertical transistor is to be formed in the semiconductor substrate 200, and allows the limited active region 210 and other adjacent active regions 210 to be separated from each other. Accordingly, the active region 210 is formed in a pillar shape protruding upward by the trenches 215 disposed at both sides. In this case, the height of the active region 210 is determined according to the depth of the trench 215.

도 3을 참조하면, 트렌치(215)가 형성된 반도체 기판(200) 상에 제1 라이너막(220)을 형성한다. 제1 라이너막(220)은 산화막으로 형성할 수 있다. 다음에 트렌치(215)를 제1 희생막(223)으로 모두 매립한다. 제1 희생막(223)은 제1 라이너막(220)과 식각 선택비를 가지는 물질로 형성하며, 언도프트 폴리실리콘(undoped polysilicon)막을 포함하여 형성할 수 있다. 이 제1 희생막(223)은 이후 드레인 영역의 오픈영역이 형성될 영역만 선택적으로 노출시키는 역할을 한다. Referring to FIG. 3, a first liner layer 220 is formed on the semiconductor substrate 200 on which the trench 215 is formed. The first liner layer 220 may be formed of an oxide layer. Next, all of the trenches 215 are filled with the first sacrificial layer 223. The first sacrificial layer 223 may be formed of a material having an etch selectivity with respect to the first liner layer 220, and may include an undoped polysilicon layer. The first sacrificial layer 223 selectively exposes only the region where the open region of the drain region is to be formed.

도 4를 참조하면, 제1 희생막(223)을 리세스하여 트렌치(215)의 하부를 일부 매립하는 제1 두께를 갖는 제1 희생막(225)을 형성한다. 이를 위해 트렌치(215)를 모두 매립하는 제1 희생막에 식각 공정을 수행하여 제1 희생막(225)을 제1 위치(d1)까지 리세스시켜 트렌치(215) 하부에 남긴다. 여기서 식각 공정은 에치백(etch back) 방식으로 수행할 수 있다. 경우에 따라서는 에치백을 수행하기 전에 희생막에 대한 평탄화를 수행할 수 있다. 이 경우 제1 희생막을 에치백하는 과정에서 활성 영역(210)의 측벽 및 하드마스크막 패턴(205)의 상부면을 덮고 있는 제1 라이너막(220)이 내측으로 제2 두께(d2)만큼 제거됨에 따라 제1 라이너막(220)이 초기 증착된 두께의 1/2 이하의 두께로 활성 영역(210)의 측벽에 잔류한다.Referring to FIG. 4, the first sacrificial layer 223 is recessed to form a first sacrificial layer 225 having a first thickness partially filling the lower portion of the trench 215. To this end, an etching process is performed on the first sacrificial layer filling all of the trenches 215, and the first sacrificial layer 225 is recessed to the first position d1 to remain under the trench 215. The etching process may be performed by an etch back method. In some cases, the sacrificial layer may be planarized before the etch back is performed. In this case, during the process of etching back the first sacrificial layer, the first liner layer 220 covering the sidewall of the active region 210 and the upper surface of the hard mask layer pattern 205 is removed by the second thickness d2. Accordingly, the first liner layer 220 remains on the sidewall of the active region 210 to a thickness less than 1/2 of the thickness of the initial deposition.

도 5를 참조하면, 제2 두께(d2)만큼 제거된 제1 라이너막(220) 위에 제2 라이너막(230)을 형성한다. 제2 라이너막(230)은 스페이서 형태로 형성하며, 제1 라이너막(220)과 선택적 식각이 이루어질 수 있을 정도로 충분한 식각선택비를 갖는 물질로 형성한다. 즉, 후속의 제1 라이너막(220)에 대한 식각시 제2 라이너막(230)은 식각에 의한 영향이 최소화되어야 한다. 예를 들어 제1 라이너막(220)을 산화막으로 형성한 경우에는 제2 라이너막(230)은 질화막으로 형성하는 것이 바람직하다. 한편, 제2 라이너막(230)을 스페이서 형태로 형성하기 위해 식각 공정을 진행하는 과정에서 제1 희생막(225)이 추가 리세스되어 제1 라이너막(220)의 측벽이 일부 노출된다. Referring to FIG. 5, a second liner layer 230 is formed on the first liner layer 220 removed by the second thickness d2. The second liner layer 230 is formed in the form of a spacer, and is formed of a material having an etching selectivity sufficient to allow selective etching with the first liner layer 220. In other words, the second liner layer 230 should be minimized when the second liner layer 220 is etched. For example, when the first liner film 220 is formed of an oxide film, the second liner film 230 may be formed of a nitride film. Meanwhile, during the etching process to form the second liner layer 230 in the form of a spacer, the first sacrificial layer 225 is additionally recessed to partially expose sidewalls of the first liner layer 220.

다음에 제2 라이너막(230) 및 제1 라이너막(220) 위에 배리어막(235)을 형성한다. 배리어막(235)은 스페이서 형태로 형성하며, 제1 라이너막(220) 및 제2 라이너막(230)과 식각 선택비를 갖는 물질, 예를 들어 티타늄질화막(TiN)을 포함하여 형성한다. 배리어막(235)은 후속 진행할 식각 공정에서 활성 영역(210)의 측면부를 보호하는 역할을 한다. 여기서 배리어막(235)을 스페이서 형태로 형성하기 위해 먼저, 반도체 기판(200) 상에 제1 라이너막(220), 제2 라이너막(230) 및 제1 희생막(225)의 노출면을 따라 연장하여 배리어막을 형성하고, 식각 공정을 진행하여 활성 영역(210)의 측면부에만 배리어막(235)을 잔류시킨다. 이에 따라 제1 희생막(225)의 표면이 일부 노출된다.Next, a barrier layer 235 is formed on the second liner layer 230 and the first liner layer 220. The barrier layer 235 is formed in the form of a spacer and includes a material having an etching selectivity with the first liner layer 220 and the second liner layer 230, for example, a titanium nitride layer TiN. The barrier layer 235 serves to protect the side portion of the active region 210 in the subsequent etching process. In order to form the barrier layer 235 in the form of a spacer, first, along the exposed surfaces of the first liner layer 220, the second liner layer 230, and the first sacrificial layer 225 on the semiconductor substrate 200. The barrier layer 235 is extended to form a barrier layer, and the etching process is performed to leave only the sidewall of the active region 210. Accordingly, the surface of the first sacrificial layer 225 is partially exposed.

도 6을 참조하면, 배리어막(235)이 형성된 트렌치(215) 내부를 매립하는 제2 희생막(240)을 형성한다. 제2 희생막(240)은 트렌치(215) 내부만 매립한다. 이를 위해 반도체 기판(200) 상에 제2 희생막을 모두 매립하고, 제2 희생막 상에 평탄화 공정을 진행하여 트렌치(215) 내부만 매립한다. 여기서 제2 희생막(240)은 제1 라이너막(220)과 동일한 물질로 형성하는 것이 바람직하다. 이에 따라 후속 공정에서 배리어막(235)을 제거하는 식각시 제2 희생막(240)은 식각에 의한 영향을 받지 않는다. Referring to FIG. 6, a second sacrificial layer 240 filling the inside of the trench 215 having the barrier layer 235 is formed. The second sacrificial layer 240 only fills the inside of the trench 215. To this end, all of the second sacrificial layer is buried on the semiconductor substrate 200, and the planarization process is performed on the second sacrificial layer to fill only the inside of the trench 215. The second sacrificial layer 240 may be formed of the same material as the first liner layer 220. Accordingly, the second sacrificial layer 240 is not affected by the etching during the etching of the barrier layer 235 in the subsequent process.

다음에 제2 희생막(240) 및 하드마스크막 패턴(205) 상에 배리어막(235)을 선택적으로 제거하기 위한 마스크막 패턴(245)을 형성한다. 마스크막 패턴(245)은 포토레지스트막으로 형성할 수 있다. 마스크막 패턴(245)은 도면에서 "A"로 도시한 바와 같이, 활성 영역(210)의 제1 측면부에 형성된 배리어막(235), 제2 라이너막(230) 및 제1 라이너막(220)은 노출시키는 반면, 제1 측면부와 대향되는 위치의 활성 영역(210)의 제2 측면부에 형성된 배리어막(235), 제2 라이너막(230) 및 제1 라이너막(220), 즉, 제거되지 않아야 할 제2 측면부의 배리어막(235)은 차단시키는 개구부(247)를 포함하여 형성한다. Next, a mask layer pattern 245 for selectively removing the barrier layer 235 is formed on the second sacrificial layer 240 and the hard mask layer pattern 205. The mask film pattern 245 may be formed of a photoresist film. As illustrated in the drawing, the mask layer pattern 245 may include a barrier layer 235, a second liner layer 230, and a first liner layer 220 formed on the first side surface of the active region 210. , While the barrier layer 235, the second liner layer 230 and the first liner layer 220 formed on the second side portion of the active region 210 at the position opposite to the first side portion, that is, are not removed. The barrier layer 235 of the second side portion which should not be formed includes an opening 247 for blocking.

도 7을 참조하면, 마스크막 패턴(245, 도 6 참조)에 의해 노출된 제1 측면부의 배리어막(235)을 제거하여 제1 라이너막(220)을 노출시킨다. 이 과정은 습식식각방법을 사용하여 수행할 수 있다. 제1 측면부의 배리어막(235)을 제거하는 과정에서 제2 희생막(240)은 배리어막(235)과 충분한 식각 선택비를 갖는 물질로 이루어져 있으므로, 식각에 의한 영향을 거의 받지 않는다. 이에 따라, 제2 희생막(240)에 의해 덮여 있는 제2 측면부의 배리어막(235)은 제거되지 않는다. 다음에 마스크막 패턴(245, 도 6 참조)을 제거한다. 제1 측면부의 배리어막(235)이 선택적으로 제거됨에 따라 트렌치(215) 내에는 빈 공간(250)이 만들어진다. 이 빈 공간을 통해 활성 영역(210)의 하부 제1 측면부, 즉, 드레인영역의 오픈영역과 접하는 제1 라이너막(220)이 노출된다(도 7의 참조부호 "B"). Referring to FIG. 7, the barrier layer 235 of the first side portion exposed by the mask layer pattern 245 (see FIG. 6) is removed to expose the first liner layer 220. This process can be performed using wet etching. In the process of removing the barrier layer 235 of the first side portion, since the second sacrificial layer 240 is made of a material having a sufficient etching selectivity with the barrier layer 235, the second sacrificial layer 240 is hardly affected by etching. As a result, the barrier layer 235 of the second side portion covered by the second sacrificial layer 240 is not removed. Next, the mask film pattern 245 (refer to FIG. 6) is removed. As the barrier layer 235 of the first side portion is selectively removed, an empty space 250 is formed in the trench 215. Through this empty space, the first liner layer 220 contacting the lower first side portion of the active region 210, that is, the open region of the drain region, is exposed (reference numeral “B” in FIG. 7).

도 8을 참조하면, 제2 희생막(240, 도 7 참조)을 제거한다. 제2 희생막(240)과 제1 라이너막(220)은 동일한 물질로 이루어져 있으므로 제2 희생막(240)을 제거하는 과정에서 제1 라이너막(220)의 노출 부분도 함께 제거된다. 이 제1 라이너막(220)이 제거됨에 따라 활성 영역(210)의 제1 측면부가 노출되며, 이 노출되는 영역이 드레인영역의 오픈영역(255)이 된다. 제2 희생막(240)과 제1 라이너막(220)의 노출 부분을 제거하기 위한 식각은 습식식각방법을 사용하여 수행할 수 있다. Referring to FIG. 8, the second sacrificial layer 240 (see FIG. 7) is removed. Since the second sacrificial layer 240 and the first liner layer 220 are made of the same material, the exposed portion of the first liner layer 220 is also removed in the process of removing the second sacrificial layer 240. As the first liner layer 220 is removed, the first side surface of the active region 210 is exposed, and the exposed region becomes the open region 255 of the drain region. Etching to remove the exposed portions of the second sacrificial layer 240 and the first liner layer 220 may be performed using a wet etching method.

도 9를 참조하면, 제1 희생막(225)을 제거한다. 제1 희생막(225)을 제거하기 위한 식각은 습식식각방법을 사용하여 수행할 수 있다. 제1 희생막(225)은 제1 라이너막(220)과 식각 선택비를 가지는 물질로 형성되어 있으므로 제1 희생막(225)을 제거하는 과정에서 제1 라이너막(220)은 식각에 의한 영향이 최소화된다. 이에 따라 제1 라이너막(220)으로 덮여 있는 트렌치(215)의 바닥 부분이 노출된다. 9, the first sacrificial layer 225 is removed. Etching for removing the first sacrificial layer 225 may be performed using a wet etching method. Since the first sacrificial layer 225 is formed of a material having an etch selectivity with respect to the first liner layer 220, the first liner layer 220 is affected by etching in the process of removing the first sacrificial layer 225. This is minimized. Accordingly, the bottom portion of the trench 215 covered with the first liner layer 220 is exposed.

도 10을 참조하면, 드레인영역의 오픈영역(255)을 포함하는 반도체 기판(200) 상에 도전막(260)으로 1차 증착한다. 도전막(260)은 폴리실리콘막으로 형성하며, 바람직하게는 도프트 폴리실리콘(doped poly-silicon)막으로 형성한다. 이 도전막(260)은 활성 영역(210)의 오픈 영역(243)과 직접 접촉하게 형성한다. 여기서 도프트 폴리실리콘막에 주입된 불순물 이온은 3족 원소, 즉, p형 도전형 불순물 이온인 보론(B) 또는 알루미늄(Al)으로 주입하는 것이 바람직하다. 도전막(260)은 제1 라이너막(220), 제2 라이너막(230) 및 드레인영역의 오픈영역(255)이 노출된 영역을 따라 증착한다. 도전막(260)은 소정 두께로 증착하며, 트렌치(215) 내의 공간을 일부 노출시킨다. 다음에 열공정을 수행하여 도프트 폴리실리콘막 내의 불순물 이온을 활성 영역(210)으로 확산시켜 드레인 영역(243), 즉 매몰 비트라인 접합영역을 형성한다. Referring to FIG. 10, first deposition of the conductive layer 260 on the semiconductor substrate 200 including the open region 255 of the drain region is performed. The conductive film 260 is formed of a polysilicon film, preferably a doped poly-silicon film. The conductive film 260 is formed in direct contact with the open area 243 of the active area 210. Here, the impurity ions implanted into the doped polysilicon film is preferably implanted into Group 3 elements, ie, boron (B) or aluminum (Al), which are p-type conductive impurity ions. The conductive layer 260 is deposited along the exposed region of the first liner layer 220, the second liner layer 230, and the drain region 255. The conductive film 260 is deposited to a predetermined thickness and partially exposes the space in the trench 215. Next, a thermal process is performed to diffuse the impurity ions in the doped polysilicon film into the active region 210 to form a drain region 243, that is, a buried bit line junction region.

도 11을 참조하면, 반도체 기판(200) 상에 금속막(265)을 2차 증착한다. 금속막(265)은 도전막(260)의 형상을 따라 형성하며, 티타늄(Ti)을 포함하여 형성할 수 있다. 이 금속막(265)은 화학적기상증착(CVD; Chemical Vapor Deposition) 방법으로 형성한다. 금속막(265)을 증착하는 화학적기상증착방법은 적어도 600도 이상의 고온에서 진행하는 것이 바람직하다. Referring to FIG. 11, a metal film 265 is secondarily deposited on the semiconductor substrate 200. The metal film 265 may be formed along the shape of the conductive film 260 and may include titanium (Ti). The metal film 265 is formed by a chemical vapor deposition (CVD) method. The chemical vapor deposition method for depositing the metal film 265 is preferably performed at a high temperature of at least 600 degrees.

600도 이상의 고온에서 화학적기상증착방법으로 금속막(265)을 증착하면, 증착된 직후부터 도프트 폴리실리콘막으로 이루어진 도전막(260)과 티타늄(Ti)막으로 이루어진 금속막(265) 사이의 실리사이드(silicide) 반응이 유도되어 실리사이드 금속막인 티타늄실리사이드(TiSi₂)막이 형성된다. 이 경우, 도프트 폴리실리콘막 위에 티타늄막을 증착하여 형성되는 티타늄실리사이드(TiSi₂)막은 600도 이상의 고온에서 공정이 진행됨에 따라 급격하게 부피(volume)이 팽창하면서 성장하게 된다. 이는 600도 이상의 고온에서 진행되는 공정을 거치는 동안, 도프트 폴리실리콘막의 실리콘 원자가 티타늄실리사이드(TiSi₂)막의 입자 경계(Grain Boundary)를 따라서 확산하면서 성장이 급격하게 이루어지면서 부피가 팽창되는 티타늄실리사이드(TiSi₂)막으로 성장하게 되기 때문이다. When the metal film 265 is deposited by a chemical vapor deposition method at a high temperature of 600 degrees or more, immediately after the deposition, between the conductive film 260 made of a doped polysilicon film and the metal film 265 made of a titanium (Ti) film. A silicide reaction is induced to form a titanium silicide (TiSi ₂ ) film, which is a silicide metal film. In this case, the titanium silicide (TiSi ₂ ) film formed by depositing a titanium film on the doped polysilicon film grows rapidly as the volume expands as the process proceeds at a high temperature of 600 degrees or more. This is because the silicon atom of the doped polysilicon film diffuses along the grain boundary of the titanium silicide (TiSi ₂ ) film during the process proceeding at a high temperature of 600 ° C. or higher, and the volume rapidly expands, thereby increasing the volume of titanium silicide ( This is because the TiSi ₂ ) film is grown.

단위 소자가 차지하는 면적이 감소할수록 이러한 부피 팽창은 트렌치(215)를 매립하는 과정으로 연결되어 도 12에 도시한 바와 같이, 트렌치(215)는 실리사이드 금속막(270)으로 완전히 매립된다. 트렌치(215)를 실리사이드 금속막(270)으로 완전히 매립하기 위해 티타늄(Ti)막으로 이루어진 금속막(265)은 실리사이드 금속막의 부피 팽창이 급격하게 이루어지는 600도 이상의 고온에서 진행하는 것이 바람직하다. 티타늄실리사이드(TiSix)막을 형성하는 과정에서 도전막과 금속막 사이 및 금속막과 접합영역쪽 n+ 실리콘의 실리사이드 반응으로 티타늄실리사이드막 내에 응집 작용(agglomeration)에 의해 뭉쳐지는 현상이 발생하여 티타늄실리사이드막의 표면이 불균일하게 형성되는 경우가 있어 왔다. 그러나 본 발명의 실시예에서는 p형 도전형 불순물인 보론(B) 또는 알루미늄(Al)이 주입된 도프트 폴리실리콘막을 적용함에 따라 티타늄실리사이드막 내의 응집 작용을 억제함으로써 균일한 표면을 가지는 티타늄실리사이드막을 형성할 수 있다. 또한, 티타늄실리사이드막의 부피 팽창에 의해 트렌치(215)가 완전히 매립되면서 드레인 영역(243)과 접촉하는 부분(C)도 완전히 매립됨에 따라 보이드(void)가 발생하는 것을 방지할 수 있다. As the area occupied by the unit device decreases, the volume expansion is connected to the process of filling the trench 215, and as shown in FIG. 12, the trench 215 is completely filled with the silicide metal layer 270. In order to completely fill the trench 215 with the silicide metal film 270, the metal film 265 made of a titanium (Ti) film preferably proceeds at a high temperature of 600 ° C. or higher at which the volume expansion of the silicide metal film rapidly occurs. In the process of forming the titanium silicide (TiSix) film, the silicide reaction between n + silicon between the conductive film and the metal film and between the metal film and the junction region occurs to cause agglomeration in the titanium silicide film due to agglomeration. This may have been formed nonuniformly. However, in the exemplary embodiment of the present invention, a doped polysilicon film in which boron (B) or aluminum (Al), which is a p-type conductivity-type impurity, is applied, suppresses the coagulation action in the titanium silicide film, thereby providing a titanium silicide film having a uniform surface. Can be formed. In addition, as the trench 215 is completely filled by the volume expansion of the titanium silicide film, the portion C contacting the drain region 243 is also completely filled, thereby preventing voids from occurring.

한편, 금속막(265)을 600도보다 낮은 온도에서 증착하는 경우에는, 금속막(265)을 증착한 다음, 600도 보다 높은 온도에서 진행하는 열처리 공정을 추가로 진행하여 실리사이드 금속막의 부피 팽창을 유도할 수 있다.On the other hand, when the metal film 265 is deposited at a temperature lower than 600 degrees, the metal film 265 is deposited, and then a heat treatment process performed at a temperature higher than 600 degrees is further performed to increase the volume expansion of the silicide metal film. Can be induced.

도 13을 참조하면, 실리사이드 금속막(270, 도 12 참조)을 리세스(recess)하여 트렌치(215) 내에 일정 두께만 남기고 나머지는 모두 제거하여 트렌치(215)를 일부 매립하는 매몰 비트라인(275)을 형성한다. 이때 제거되는 두께는, 남아 있는 매몰 비트라인(275)의 상부면이 드레인 영역(243)의 상단부 보다는 높게 위치하게 한정한다. 경우에 따라서는 실리사이드 금속막(270)을 리세스하기 전에 평탄화 공정을 먼저 수행할 수도 있다. Referring to FIG. 13, a buried bit line 275 which recesses the silicide metal layer 270 (see FIG. 12) to leave only a predetermined thickness in the trench 215 and removes all others to fill the trench 215 partially ). In this case, the thickness to be removed is defined such that the upper surface of the remaining buried bit line 275 is positioned higher than the upper end of the drain region 243. In some cases, the planarization process may be performed before the silicide metal layer 270 is recessed.

종래 비트라인의 물질로 비저항값이 최대1000μΩ-㎝인 도핑된 폴리실리콘 또는 비저항값이 10~15μΩ-㎝인 텅스텐을 사용하여 왔는데, 폴리실리콘의 경우 저항 값이 높음에도 불구하고, 공정의 단순구조로 널리 이용되고 있다. 이에 대해 티타늄실리사이드막은 C-49 결정 구조에서는 비저항값이 18~25μΩ-㎝이고, C-54 결정 구조에서는 비저항 값이 13~16μΩ-㎝이므로 폴리실리콘보다 우수하며, 선 저항까지 텅스텐만큼 충분히 줄일 수 있다. 이에 따라 본 발명의 실시예에 의한 티타늄실리사이드막으로 이루어진 매몰 비트라인(260)은 접촉 저항뿐만 아니라, 선 저항에서도 충분히 낮은 저항을 가지는 물질로써 비트라인에 적용할 수 있다.
As the material of the conventional bit line, doped polysilicon having a resistivity value of up to 1000 μΩ-cm or tungsten having a resistivity value of 10 to 15 μΩ-cm has been used. It is widely used as. On the other hand, the titanium silicide film has a specific resistance of 18 to 25 µΩ-cm in the C-49 crystal structure, and a specific resistance of 13 to 16 µΩ-cm in the C-54 crystal structure, which is superior to polysilicon and can be sufficiently reduced to tungsten by wire resistance. have. Accordingly, the buried bit line 260 made of the titanium silicide layer according to the exemplary embodiment of the present invention may be applied to the bit line as a material having a sufficiently low resistance as well as contact resistance.

200: 반도체 기판 215: 트렌치
220: 제1 라이너막 223: 제1 희생막
230: 제2 라이너막 235: 배리어막
240: 제2 희생막 243: 드레인 영역
260: 도전막 265: 금속막
270: 실리사이드 금속막 275: 매몰 비트라인200: semiconductor substrate 215: trench
220: first liner film 223: first sacrificial film
230: second liner film 235: barrier film
240: second sacrificial layer 243: drain region
260: conductive film 265: metal film
270: silicide metal film 275: investment bit line

Claims

Forming a trench in the semiconductor substrate to define an active region protruding upward;
Forming a liner layer on the trench;
Selectively removing the liner layer to form an open region in which a lower portion of one side of the active region is selectively exposed;
Forming a polysilicon film on the liner layer, the polysilicon film in direct contact with the open area of the active region;
Forming a metal film on the polysilicon film to induce a silicide reaction between the polysilicon film and the metal film to form a silicide metal film filling the trench; And
And recessing the silicide metal layer to form a buried bit line filling a portion of the trench.

Claim 2 has been abandoned due to the setting registration fee.

The method of claim 1,
The polysilicon film is a buried bit line forming method of a vertical transistor formed of a polysilicon film doped with impurities.

Claim 3 has been abandoned due to the setting registration fee.

The method of claim 2,
The impurity is a buried bit line forming method of a vertical transistor comprising boron (B) or aluminum (Al).

Claim 4 has been abandoned due to the setting registration fee.

The method of claim 1,
After forming the polysilicon film,
And forming a buried bitline junction region by performing a thermal process on the polysilicon film to diffuse into the active region in contact with the polysilicon film through the open region to form a buried bitline junction region. .

Claim 5 was abandoned upon payment of a set-up fee.

The method of claim 1,
The metal film is a buried bit line forming method of a vertical transistor comprising a titanium (Ti) film.

Claim 6 has been abandoned due to the setting registration fee.

The method of claim 1,
Forming the silicide metal film may cause the silicon film of the polysilicon film to grow while diffusing along the grain boundary of the silicide metal film while inducing a silicide reaction between the polysilicon film and the metal film. The buried bit line forming method of the vertical transistor formed in the.

Claim 7 was abandoned upon payment of a set-up fee.

The method of claim 1,
Forming the silicide metal film,
Depositing a metal film on the polysilicon film at a temperature lower than 600 degrees; And
Conducting a heat treatment process at a temperature higher than 600 degrees on the metal film so as to induce a silicide reaction between the polysilicon film and the metal film to grow while diffusing along the grain boundaries of the silicide metal film. The buried bit line forming method of the vertical transistor comprising a.

Claim 8 was abandoned when the registration fee was paid.

The method according to claim 6 or 7,
The metal film is buried bit line forming method of the vertical transistor which is deposited by chemical vapor deposition.

Claim 9 has been abandoned due to the setting registration fee.

The method of claim 1,
And the buried bit line is recessed to be formed at a position higher than an upper end of an open area in which a lower portion of one side of the active region is selectively exposed.