KR101168559B1 - Layout of semiconductor device and method of fabricating the semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 레이아웃 및 반도체 소자의 형성방법에 관한 것으로, 특히 동일한 면적에 더 많은 캐패시터를 형성할 수 있어서 셀 밀집도를 향상시킬 수 있고, 하나의 웨이퍼에서 더 많은 반도체 칩을 얻을 수 있으며, 비트라인 간의 충분한 간격을 유지함으로써 저장전극과의 자기정렬 페일을 방지할 수 있는 반도체 소자의 레이아웃 및 반도체 소자의 형성방법에 관한 것이다.
본 발명의 반도체 소자의 레이아웃 및 반도체 소자의 형성방법은, 활성영역과, 상기 활성영역을 정의하는 소자분리막, 비트라인 및 워드라인을 포함하는 반도체 소자의 레이아웃으로서, 상기 활성영역은, 제 1 활성영역, 상기 제 1 활성영역의 우측에 위치하는 우측 활성영역, 상기 제 1 활성영역의 좌측에 위치하는 좌측 활성영역, 상기 제 1 활성영역의 상측에 위치하는 상측 활성영역 및 상기 제 1 활성영역의 하측에 위치하는 하측 활성영역을 포함하고, 상기 제 1 활성영역, 상기 우측 활성영역, 상기 좌측 활성영역, 상기 상측 활성영역 및 상기 하측 활성영역은, 비트라인 콘택 영역을 포함하는 경사부; 및 저장전극 콘택 영역을 포함하고, 상기 경사부의 좌우측 단부에 각각 형성되며, 상기 경사부에 대하여 소정 각도 경사지게 형성되는 제 1 단부 및 제 2 단부를 포함하며, 상기 활성영역에는 두 개의 워드라인과 한 개의 비트라인이 교차하는 것을 특징으로 한다.The present invention relates to a layout of a semiconductor device and a method of forming a semiconductor device, and in particular, it is possible to form more capacitors in the same area, thereby improving cell density, and obtaining more semiconductor chips from one wafer. The present invention relates to a layout of a semiconductor device and a method of forming the semiconductor device that can prevent self-alignment failure with the storage electrode by maintaining a sufficient distance between the bit lines.
A layout of a semiconductor device and a method of forming a semiconductor device of the present invention are a layout of a semiconductor device including an active region and an isolation layer, a bit line, and a word line defining the active region, wherein the active region is a first active region. Area, a right active area located to the right of the first active area, a left active area located to the left of the first active area, an upper active area located above the first active area, and the first active area An inclination portion including a lower active region positioned below, wherein the first active region, the right active region, the left active region, the upper active region, and the lower active region include a bit line contact region; And a first end portion and a second end portion formed at left and right ends of the inclined portion, the first end and the second end being inclined at a predetermined angle with respect to the inclined portion. The two bit lines intersect.

Description

반도체 소자의 레이아웃 및 반도체 소자의 형성방법{LAYOUT OF SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SEMICONDUCTOR DEVICE}LAYOUT OF SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SEMICONDUCTOR DEVICE

본 발명은 반도체 소자의 레이아웃 및 반도체 소자의 형성방법에 관한 것이다. 보다 상세하게는 반도체 소자에서 활성영역과 소자분리막을 배치하고 설계하는 레이아웃과, 그 레이아웃을 가진 반도체 소자를 제조하는 방법에 대한 반도체 소자의 레이아웃 및 반도체 소자의 형성방법에 관한 것이다.The present invention relates to a layout of a semiconductor device and a method of forming a semiconductor device. More particularly, the present invention relates to a layout for arranging and designing an active region and an isolation layer in a semiconductor device, and a layout of a semiconductor device and a method of forming a semiconductor device for a method of manufacturing a semiconductor device having the layout.

최근 반도체 메모리소자, 특히 디램(DRAM; Dynamic Random Access Memory)소자의 대용량화에 대한 요구가 점점 커짐에도 불구하고, 칩 크기의 증가 한계에 의해 디램소자의 용량증가 또한 한계를 보이는 실정이다. 칩 크기가 증가하게 되면 웨이퍼 당 칩의 수가 감소하여 소자의 생산성이 감소하게 된다. 따라서 최근에는 셀 레이아웃을 변화시켜 셀 면적을 감소시키고, 그에 따라 보다 많은 메모리 셀을 하나의 웨이퍼에 집적시키고자 하는 노력을 기울이고 있다. 이와 같은 노력에 의해 최근에는 기존의 8F2 레이아웃에서 6F2 레이아웃으로 변화하고 있다.Recently, although the demand for increasing the capacity of semiconductor memory devices, especially DRAM (DRAM) devices, is increasing, the capacity of DRAM devices is also limited due to an increase in chip size. Increasing chip size reduces the number of chips per wafer, resulting in reduced device productivity. Therefore, in recent years, efforts have been made to change cell layouts to reduce cell area, thereby consolidating more memory cells onto one wafer. In recent years, such efforts have shifted from the existing 8F2 layout to the 6F2 layout.

도 1은 종래기술에 따르는 반도체 소자의 8F2(혹은 8F2) 레이아웃을 도시한 도면이다. 도 1을 참조하면 활성영역(10)은 바(bar) 형상의 직사각형 내지 타원 형상으로 이루어지며, 이 활성영역(10)들을 정의하는 소자분리막(20)이 형성된다. 그리고 각 활성영역(10)에는 두 개의 워드라인(30)과 하나의 비트라인(40)이 교차하면서 형성되고, 각 활성영역(10)에는 비트라인 콘택 영역(13)과 저장전극 콘택 영역(15)이 형성된다. 비트라인 콘택 영역(13)은 활성영역(10)과 비트라인(40)이 연결되는 부분이고, 저장전극 콘택 영역(15)은 활성영역(10)과 캐패시터(미도시)가 연결되는 부분이다.1 is a view illustrating an 8F 2 (or 8F 2 ) layout of a semiconductor device according to the prior art. Referring to FIG. 1, the active region 10 may be formed in a bar shape of a rectangle or an ellipse, and an isolation layer 20 defining the active regions 10 may be formed. In addition, two word lines 30 and one bit line 40 cross each other in each active region 10, and each of the active regions 10 includes a bit line contact region 13 and a storage electrode contact region 15. ) Is formed. The bit line contact region 13 is a portion where the active region 10 is connected to the bit line 40, and the storage electrode contact region 15 is a portion where the active region 10 is connected to a capacitor (not shown).

워드라인(30)과 활성영역(10)이 교차하는 부분에는 게이트(Gate)가 형성되고, 게이트 좌우의 활성영역(10)에는 이온이 주입되어 접합영역으로서 소스와 드레인이 형성되면서 게이트와 함께 트랜지스터를 이루게 된다. 하나의 트랜지스터와 하나의 캐패시터가 하나의 셀(Cell)을 이루게 되며, 이 때 반도체 소자의 최소 선폭(이하, 'F'라 한다)과 셀(Cell) 면적과의 관계로부터 반도체 소자의 레이아웃을 8F2, 6F2 혹은 4F2와 같이 분류한다.A gate is formed at a portion where the word line 30 and the active region 10 intersect, and ions are implanted in the active region 10 at the left and right sides of the gate to form a source and a drain as a junction region, and the transistor is formed together with the gate. Will be achieved. One transistor and one capacitor form one cell, and the layout of the semiconductor device is 8F2 based on the relationship between the minimum line width (hereinafter, referred to as 'F') and the cell area of the semiconductor device. , 6F2 or 4F2.

도 1에 도시된 반도체 소자에서 활성영역(10)이나 워드라인(30) 혹은 비트라인(40)의 폭이 최소 선폭(F)이 되며, 하나의 셀(Cell)은 가로 방향으로 4F의 길이를 가지고 세로 방향으로 2F의 길이를 가지기 때문에, 4F × 2F 에 의해 8F2의 면적을 가진다. 그리고 이러한 셀의 레이아웃을 8F2라고 한다.In the semiconductor device illustrated in FIG. 1, the width of the active region 10, the word line 30, or the bit line 40 becomes the minimum line width F, and one cell has a length of 4F in the horizontal direction. Since it has a length of 2F in the longitudinal direction, it has an area of 8F2 by 4F × 2F. The layout of these cells is called 8F2.

지금까지 디램 소자의 레이아웃은 8F2, 6F2 및 4F2가 알려져 있으며, 이 중 4F2의 레이아웃이 셀 밀집도가 가장 뛰어나다. 그러나 4F2 레이아웃에서는 활성영역을 원통 형상으로 형성하고 게이트를 수직형 게이트로 형성하여야 하고, 라인과 라인 사이의 노이즈가 심하여, 아직까지 양산에 적용되기에는 여러 가지 문제점이 있는 상태이다.Until now, the layout of DRAM devices is known to be 8F2, 6F2 and 4F2, of which 4F2 has the highest cell density. However, in the 4F2 layout, the active region should be formed in a cylindrical shape, the gate should be formed in a vertical gate, and the noise between the lines is severe, and there are various problems to be applied to mass production.

그리고 8F2 레이아웃의 경우 바(bar) 형태와 T자 형태 및 스타 셀(Star Cell)과 같은 구조가 알려져 있고, 6F2 레이아웃의 경우 바(bar) 형태 혹은 기울어진 바(bar) 형태의 구조가 알려져 있다. 이와 같이 디램 소자에서 단위 셀의 밀집도를 감소시키려는 노력은 계속되고 있는 상태이다.In the case of the 8F2 layout, structures such as a bar shape, a T shape, and a star cell are known, and in the case of the 6F2 layout, a structure of a bar shape or a tilted bar shape is known. . As such, efforts have been made to reduce the density of unit cells in DRAM devices.

본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 동일한 면적에 더 많은 캐패시터를 형성할 수 있어서 셀 밀집도를 향상시킬 수 있고, 하나의 웨이퍼에서 더 많은 반도체 칩을 얻을 수 있으며, 비트라인 간의 충분한 간격을 유지함으로써 저장전극과의 자기정렬 페일을 방지할 수 있는 반도체 소자의 레이아웃 및 반도체 소자의 형성방법을 제공하는 것을 목적으로 한다.The present invention is to solve the conventional problems as described above, it is possible to form more capacitors in the same area can improve the cell density, to obtain more semiconductor chips from one wafer, bit line An object of the present invention is to provide a layout of a semiconductor device and a method of forming the semiconductor device, which can prevent self-alignment failure with the storage electrode by maintaining a sufficient interval therebetween.

상기 목적을 달성하기 위해, 본 발명은 활성영역과, 상기 활성영역을 정의하는 소자분리막, 비트라인 및 워드라인을 포함하는 반도체 소자의 레이아웃으로서, 상기 활성영역은, 제 1 활성영역, 상기 제 1 활성영역의 우측에 위치하는 우측 활성영역, 상기 제 1 활성영역의 좌측에 위치하는 좌측 활성영역, 상기 제 1 활성영역의 상측에 위치하는 상측 활성영역 및 상기 제 1 활성영역의 하측에 위치하는 하측 활성영역을 포함하고, 상기 제 1 활성영역, 상기 우측 활성영역, 상기 좌측 활성영역, 상기 상측 활성영역 및 상기 하측 활성영역은, 비트라인 콘택 영역을 포함하는 경사부; 및 저장전극 콘택 영역을 포함하고, 상기 경사부의 좌우측 단부에 각각 형성되며, 상기 경사부에 대하여 소정 각도 경사지게 형성되는 제 1 단부 및 제 2 단부를 포함하며, 상기 활성영역에는 두 개의 워드라인과 한 개의 비트라인이 교차하여, 동일한 면적에 더 많은 캐패시터를 형성할 수 있어서 셀 밀집도를 향상시킬 수 있고, 하나의 웨이퍼에서 더 많은 반도체 칩을 얻을 수 있는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a layout of a semiconductor device including an active region and a device isolation film, a bit line and a word line defining the active region, wherein the active region is a first active region, the first active region; A right active area located to the right of the active area, a left active area located to the left of the first active area, an upper active area located above the first active area, and a lower side located below the first active area. An inclination portion including an active region, wherein the first active region, the right active region, the left active region, the upper active region, and the lower active region include a bit line contact region; And a first end portion and a second end portion formed at left and right ends of the inclined portion, the first end and the second end being inclined at a predetermined angle with respect to the inclined portion. By crossing the two bit lines, more capacitors can be formed in the same area, thereby improving cell density, and more semiconductor chips can be obtained from one wafer.

나아가, 상기 경사부와 상기 워드라인은 수직하게 형성되는 것이 바람직하다.Further, the inclined portion and the word line may be formed vertically.

또한 상기 활성영역의 제 1 단부 및 제 2 단부는, 상기 경사부에 대하여 125 내지 145°, 바람직하게는 135°의 각도를 이루고 형성되며, 상기 경사부의 일부와 상기 제 1 단부가 형성하는 단위 셀의 면적은, 5.5 F2 인 것을 특징으로 한다(F = 상기 활성영역의 폭).In addition, the first end and the second end of the active region are formed at an angle of 125 to 145 °, preferably 135 ° with respect to the inclined portion, a unit cell formed by a portion of the inclined portion and the first end Is an area of 5.5 F 2 (F = width of the active region).

아울러 상기 제 1 활성영역의 제 2 단부는, 상기 우측 활성영역의 제 1 단부와 수평한 위치에 형성되고, 상기 제 1 활성영역의 제 1 단부는, 상기 좌측 활성영역의 제 2 단부와 수평한 위치에 형성되는 것이 바람직하다.The second end portion of the first active region is formed at a position parallel to the first end portion of the right active region, and the first end portion of the first active region is parallel to the second end portion of the left active region. It is preferably formed in position.

나아가 상기 제 1 활성영역의 제 2 단부와 상기 우측 활성영역의 제 1 단부 간의 수평 거리, 및 상기 제 1 활성영역의 제 1 단부와 상기 좌측 활성영역의 제 2 단부 간의 수평 거리는, 약 0.5F 인 것을 특징으로 한다(F = 상기 활성영역의 폭).Furthermore, the horizontal distance between the second end of the first active area and the first end of the right active area, and the horizontal distance between the first end of the first active area and the second end of the left active area is about 0.5F. It is characterized in that (F = width of the active region).

또한 상기 상측 활성영역의 제 2 단부, 상기 제 1 활성영역의 제 2 단부 및 상기 하측 활성영역의 제 2 단부가 이루는 직선은, 상기 경사부와 수직한 것이 바람직하다.The straight line formed by the second end of the upper active region, the second end of the first active region and the second end of the lower active region is preferably perpendicular to the inclined portion.

아울러 상기 상측 활성영역의 제 2 단부와 상기 제 1 활성영역의 제 2 단부 간의 수직 거리, 및 상기 제 1 활성영역의 제 2 단부와 상기 하측 활성영역의 제 2 단부 간의 수직 거리는, 약 0.5F 인 것을 특징으로 한다(F = 상기 활성영역의 폭).In addition, the vertical distance between the second end of the upper active region and the second end of the first active region, and the vertical distance between the second end of the first active region and the second end of the lower active region is about 0.5F. It is characterized in that (F = width of the active region).

나아가, 상기 비트라인은 우측 하방향으로 소정 각도 기울어져 형성되는 것이 바람직하며, 상기 비트라인은 X축으로부터 약 -9° 기울어져 형성되는 것이 가장 바람직하다.Further, the bit line is preferably formed to be inclined at a predetermined angle in the right downward direction, and the bit line is most preferably formed to be inclined at about −9 ° from the X axis.

한편, 본 발명에 따르는 반도체 소자의 형성방법은, 활성영역과, 상기 활성영역을 정의하는 소자분리막, 비트라인 및 워드라인을 포함하는 반도체 소자의 형성방법으로서, 상기 활성영역은, 제 1 활성영역, 상기 제 1 활성영역의 우측에 위치하는 우측 활성영역, 상기 제 1 활성영역의 좌측에 위치하는 좌측 활성영역, 상기 제 1 활성영역의 상측에 위치하는 상측 활성영역 및 상기 제 1 활성영역의 하측에 위치하는 하측 활성영역을 포함하고, 상기 제 1 활성영역, 상기 우측 활성영역, 상기 좌측 활성영역, 상기 상측 활성영역 및 상기 하측 활성영역은, 비트라인 콘택 영역을 포함하는 경사부; 및 저장전극 콘택 영역을 포함하고, 상기 경사부의 좌우측 단부에 각각 형성되며, 상기 경사부에 대하여 소정 각도 경사지게 형성되는 제 1 단부 및 제 2 단부를 포함하도록 형성되며, 상기 활성영역에는 두 개의 워드라인과 한 개의 비트라인이 교차하도록 형성하여, 동일한 면적에 더 많은 캐패시터를 형성할 수 있어서 셀 밀집도를 향상시킬 수 있고, 하나의 웨이퍼에서 더 많은 반도체 칩을 얻을 수 있는 것을 특징으로 한다.Meanwhile, the method of forming a semiconductor device according to the present invention is a method of forming a semiconductor device including an active region and a device isolation film, a bit line, and a word line defining the active region, wherein the active region is a first active region. A right active region positioned to the right of the first active region, a left active region positioned to the left of the first active region, an upper active region positioned above the first active region, and a lower side of the first active region; An inclination portion including a lower active region, wherein the first active region, the right active region, the left active region, the upper active region, and the lower active region include a bit line contact region; And a storage electrode contact region, each of which is formed at left and right ends of the inclined portion, and includes a first end and a second end formed to be inclined at a predetermined angle with respect to the inclined portion, and two word lines in the active region. And one bit line are formed to cross each other, so that more capacitors can be formed in the same area, thereby improving cell density and obtaining more semiconductor chips from one wafer.

나아가, 상기 제 1 활성영역과 좌측 활성영역 및 우측 활성영역을 포함하는 라인 형태의 활성영역 패턴을 형성하는 단계; 및 상기 제 1 활성영역의 제 1 단부와 상기 좌측 활성영역의 제 2 단부, 상기 제 1 활성영역의 제 2 단부와 상기 우측 활성영역의 제 1 단부를 분리시키는 소자분리막을 형성하는 단계를 더 포함하여 활성영역의 패터닝이 더 용이한 것을 특징으로 한다.Further, forming a line-type active region pattern including the first active region, the left active region and the right active region; And forming an isolation layer separating the first end of the first active region, the second end of the left active region, the second end of the first active region, and the first end of the right active region. It is characterized in that the patterning of the active area is easier.

이 때, 상기 소자분리막을 형성하는 단계는, 콘택홀 마스크를 이용할 수 있고, 또는 라인 타입 마스크를 이용할 수 있다.In this case, the forming of the isolation layer may use a contact hole mask or a line type mask.

또한, 상기 활성영역의 형성 후, 상기 제 1 활성영역의 제 1 단부와 상기 좌측 활성영역의 제 2 단부, 상기 제 1 활성영역의 제 2 단부와 상기 우측 활성영역의 제 1 단부를 각각 포함하는 저장전극 콘택을 형성하는 단계; 및 상기 제 1 활성영역의 제 1 단부와 상기 좌측 활성영역의 제 2 단부, 상기 제 1 활성영역의 제 2 단부와 상기 우측 활성영역의 제 1 단부의 저장전극 콘택을 분리하는 단계를 더 포함하여 저장전극 콘택 형성 공정도 용이하도록 하는 것을 특징으로 한다.Further, after the formation of the active region, each of the first end of the first active region, the second end of the left active region, the second end of the first active region and the first end of the right active region, respectively Forming a storage electrode contact; And separating a storage electrode contact between a first end of the first active region, a second end of the left active region, a second end of the first active region, and a first end of the right active region. The storage electrode contact forming process may also be facilitated.

나아가 상기 경사부와 상기 워드라인은 수직하게 형성되는 것이 바람직하고, 상기 활성영역의 제 1 단부 및 제 2 단부는, 상기 경사부에 대하여 135°의 각도를 이루고 형성되는 것이 가장 바람직하다.Further, the inclined portion and the word line may be formed vertically, and the first and second ends of the active region may be formed at an angle of 135 ° with respect to the inclined portion.

아울러 상기 제 1 활성영역의 제 2 단부는, 상기 우측 활성영역의 제 1 단부와 수평한 위치에 형성되고, 상기 제 1 활성영역의 제 1 단부는, 상기 좌측 활성영역의 제 2 단부와 수평한 위치에 형성되는 것을 특징으로 한다.The second end portion of the first active region is formed at a position parallel to the first end portion of the right active region, and the first end portion of the first active region is parallel to the second end portion of the left active region. Characterized in that position.

또한 상기 비트라인은 우측 하방향으로 소정 각도 기울어져 형성되는 것이 바람직하며, 상기 비트라인은 X축으로부터 약 -9° 기울어져 형성되는 것이 가장 바람직하다.In addition, the bit line is preferably formed to be inclined at a predetermined angle in the lower right direction, and the bit line is most preferably formed to be inclined by about -9 ° from the X axis.

본 발명의 반도체 소자의 레이아웃 및 반도체 소자의 형성방법은 동일한 면적에 더 많은 캐패시터를 형성할 수 있어서 셀 밀집도를 향상시킬 수 있고, 하나의 웨이퍼에서 더 많은 반도체 칩을 얻을 수 있으며, 비트라인 간의 충분한 간격을 유지함으로써 저장전극과의 자기정렬 페일을 방지할 수 있는 효과를 제공한다.The layout of the semiconductor device and the method of forming the semiconductor device of the present invention can form more capacitors in the same area, thereby improving cell density, obtaining more semiconductor chips from one wafer, and providing sufficient space between bit lines. Maintaining the spacing provides an effect of preventing self-alignment failure with the storage electrode.

도 1은 종래기술에 따르는 반도체 소자의 8F2 레이아웃을 도시한 도면; 그리고,
도 2 내지 도 6은 본 발명에 따르는 반도체 소자의 레이아웃을 도시한 도면이다.1 shows an 8F2 layout of a semiconductor device according to the prior art; And,
2 to 6 are diagrams showing the layout of a semiconductor device according to the present invention.

이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 레이아웃 및 반도체 소자의 형성방법의 일실시예에 대해 상세히 설명하기로 한다.Hereinafter, an embodiment of a layout of a semiconductor device and a method of forming a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 2 내지 도 4는 본 발명에 따르는 반도체 소자의 레이아웃을 도시한 도면이다. 도 2 내지 도 4에서 각 활성영역(10)의 형상 및 구조는 동일하다. 그러나 여러 개의 활성영역(10)들이 소자분리막(20) 사이에서 서로 배치된 구조는 상이하며, 도 2에 도시된 레이아웃은 8F2의 레이아웃을, 도 3에 도시된 레이아웃은 6F2의 레이아웃을, 그리고 도 4에 도시된 레이아웃은 5.5F2의 레이아웃을 나타낸다.2 to 4 illustrate the layout of a semiconductor device according to the present invention. 2 to 4, the shape and structure of each active region 10 are the same. However, the structures in which the plurality of active regions 10 are disposed between the device isolation layers 20 are different from each other, and the layout illustrated in FIG. 2 is a layout of 8F2, the layout illustrated in FIG. 3 is a layout of 6F2, and FIG. The layout shown in 4 represents the layout of 5.5F2.

이하에서는 도 2 내지 도 4에서 공통된 활성영역(10)의 구성을 먼저 설명한 뒤, 각 활성영역(10)을 배치하는 구조 및 방법을 차례로 설명한다.Hereinafter, the configuration of the common active region 10 in FIGS. 2 to 4 will be described first, and then the structure and method of arranging each active region 10 will be described in turn.

본 발명에 따르는 반도체 소자의 레이아웃에서 활성영역(10)은 바(bar) 형상이 아닌 비대칭적으로 두 번 휘어진 구조를 가진다. 즉 도 2 내지 도 4에 표시된 눈금을 기준으로 할 때, 약 45° 각도로 기울어져 형성된 경사부(12)와, 경사부(12)의 양 단부에서 소장 각도 경사지게 가로 방향으로 연장되어 형성된 제 1 단부(14) 및 제 2 단부(16)를 포함하여 이루어진다. 이 때 제 1 단부(14) 및 제 2 단부(16)는 수평 방향으로 형성되고 경사부(12)는 수평 방향에 대하여 45° 기울어져 형성되므로, 제 1 단부 및 제 2 단부(16)는 경사부(12)에 대하여 125° 내지 145°, 바람직하게는 약 135°의 각을 이루며 연결되어 형성된다. 경사부(12)가 수평 방향에 대하여 기울어진 각도는 약 35° 내지 75°의 범위인 경우 셀 밀집도를 충분히 향상시킬 수 있으며, 본 실시예와 같이 45° 기울어진 경우 최대의 셀 밀집도를 얻을 수 있다.In the layout of the semiconductor device according to the present invention, the active region 10 has a structure that is curved asymmetrically twice rather than a bar shape. That is, based on the scales shown in FIGS. 2 to 4, the inclined portion 12 inclined at an angle of about 45 °, and the first formed by extending in the horizontal direction at an oblique angle at both ends of the inclined portion 12. An end 14 and a second end 16. At this time, since the first end 14 and the second end 16 are formed in the horizontal direction and the inclined portion 12 is formed to be inclined 45 ° with respect to the horizontal direction, the first end and the second end 16 are inclined. It is formed to be connected at an angle of 125 ° to 145 °, preferably about 135 ° with respect to the part 12. When the inclination part 12 is inclined with respect to the horizontal direction, the cell density may be sufficiently improved when the angle is in the range of about 35 ° to 75 °, and the maximum cell density may be obtained when the inclination part 12 is inclined at 45 ° as in the present embodiment. have.

각 활성영역(10)에서 경사부(12)에는 비트라인 콘택 영역(13; bit line contact region)이 포함되고, 제 1 단부(14) 및 제 2 단부(16)에는 저장전극 콘택 영역(16; storage node contact region)이 포함된다. 그리고 각 비트라인 콘택 영역(13)을 통과하여 비트라인(40)이 형성되고, 각 저장전극 콘택 영역(16) 상부에는 캐패시터(미도시)가 형성된다.In each active region 10, the inclined portion 12 includes a bit line contact region 13, and the first end 14 and the second end 16 include a storage electrode contact region 16; storage node contact region). A bit line 40 is formed through each bit line contact region 13, and a capacitor (not shown) is formed on each storage electrode contact region 16.

또 활성영역(10)의 경사부(12)에서 비트라인 콘택 영역(13)과 저장전극 콘택 영역(15) 사이 부분은 게이트 영역이 되고, 각 활성영역(10)의 두 게이트 영역을 통과하여 워드라인(30)이 형성된다. 즉 워드라인(30)과 활성영역(10)이 교차하는 두 부분에 게이트(Gate)가 형성되고, 게이트 좌우의 활성영역(10)에는 이온이 주입되어 접합영역으로서 소스와 드레인이 형성되면서 트랜지스터를 이루게 된다. 하나의 트랜지스터와 하나의 캐패시터가 하나의 셀(Cell)을 이루게 된다.In the inclined portion 12 of the active region 10, the portion between the bit line contact region 13 and the storage electrode contact region 15 becomes a gate region and passes through two gate regions of each active region 10. Line 30 is formed. That is, a gate is formed at two portions where the word line 30 and the active region 10 cross each other, and ions are injected into the active regions 10 at the left and right sides of the gate to form a source and a drain as a junction region, thereby forming a transistor. Is achieved. One transistor and one capacitor form one cell.

다음으로, 지금까지 설명한 구성의 활성영역(10)들이 도 2 내지 도 4에 도시된 실시예에서 배치되는 레이아웃을 살펴보면 다음과 같다.Next, the layout in which the active regions 10 of the configuration described above are arranged in the embodiment illustrated in FIGS. 2 to 4 will be described.

먼저 도 2에서는 각 활성영역(10)들이 가로 방향 및 세로 방향 모두 1F{여기서 ‘F'는 반도체 소자의 최소 선폭으로서, 활성영역(10)의 폭이나 워드라인(40) 혹은 비트라인(30)의 폭에 해당된다}의 간격을 두고 형성된다. 그리고 워드라인(40)은 세로 방향을 따라, 비트라인(30)은 우측 상방향으로 X축으로부터 45° 기울어진 방향을 따라 형성된다. 이 결과 하나의 트랜지스터와 하나의 캐패시터로 구성되는 셀(Cell)은 가로 방향 4F × 세로 방향 2F 의 8F2의 면적 내에 형성되고, 이 결과 종래의 8F2 레이아웃과 동일한 셀 밀집도를 가지게 된다.First, in FIG. 2, each of the active regions 10 is 1F in both the horizontal and vertical directions (where 'F' is the minimum line width of the semiconductor device, and the width of the active region 10, the word line 40, or the bit line 30). It corresponds to the width of the}. The word line 40 is formed along the vertical direction, and the bit line 30 is formed along the direction inclined 45 ° from the X axis in the upper right direction. As a result, a cell composed of one transistor and one capacitor is formed in an area of 8F 2 in the horizontal direction 4F x the vertical direction 2F, and as a result, has the same cell density as the conventional 8F2 layout.

다음으로 도 3에서는 각 활성영역(10)들이 도 2에 비하면 더욱 밀집하여 배치된다. 이 경우 가장 인접한 활성영역(10)들 사이에서, 각 활성영역(10)의 제 1 단부(14)들은 세로 방향으로는 1F 차이를 두고 형성되고, 가로 방향으로는 2F 차이를 두고(즉, 1F의 간격을 두고) 형성된다. 그리고 워드라인(40)은 세로 방향으로, 비트라인(30)은 우측 상방향으로 X축으로부터 약 27° 기울어진 방향을 따라 형성된다. 이 결과 하나의 트랜지스터와 하나의 캐패시터로 구성되는 셀(Cell)은 가로 방향 3F × 세로 방향 2F 의 6F2의 면적 내에 형성되고, 이 결과 종래의 6F2 레이아웃과 동일한 셀 밀집도를 가지게 된다.Next, in FIG. 3, the active regions 10 are arranged more densely than in FIG. 2. In this case, between the closest active regions 10, the first ends 14 of each active region 10 are formed with a difference of 1F in the longitudinal direction, and have a difference of 2F in the horizontal direction (that is, 1F). Formed at intervals of). The word line 40 is formed in the vertical direction, and the bit line 30 is formed along the direction inclined about 27 ° from the X axis in the upper right direction. As a result, a cell composed of one transistor and one capacitor is formed in an area of 6F 2 in the horizontal direction 3F x the vertical direction 2F, and as a result, has the same cell density as the conventional 6F2 layout.

마지막으로 도 4에서는 각 활성영역(10)들이 도 2 및 도 3에 비하여 더욱 밀집하게 배치된다. 이 경우 가로 방향으로 서로 인접한 두 활성영역(10) 사이에서, 좌측에 위치한 활성영역(10)의 제 2 단부(16)와 우측에 위치한 활성영역(10)의 제 1 단부(14)는 Y축 방향에서 서로 동일한 높이에 형성되고, 둘 간의 가로 방향(X축 방향) 간격 또한 0.4F 내지 0.6F 바람직하게는, 0.5F에 불과하게 된다.Finally, in FIG. 4, the active regions 10 are arranged more densely than in FIGS. 2 and 3. In this case, between the two active regions 10 adjacent to each other in the horizontal direction, the second end 16 of the active region 10 on the left side and the first end 14 of the active region 10 on the right side are Y-axis. It is formed at the same height from each other in the direction, and the horizontal (X-axis direction) spacing between the two is also 0.4F to 0.6F, preferably 0.5F.

그리고 세로 방향으로 인접한 두 활성영역(10) 사이에서, 상측에 위치한 활성영역(10)의 제 2 단부(16)와 하측에 위치한 활성영역(10)의 제 2 단부(16)는 세로 방향(Y축 방향)으로 1.4F 내지 1.6F(바람직하게는 1.5F)의 차이를 두고 즉, 0.4F 내지 0.6F(바람직하게는 0.5F)의 간격을 두고 형성되고, 가로 방향(X축 방향)으로는 1F의 차이를 두고 형성된다.Between the two adjacent active regions 10 in the longitudinal direction, the second end 16 of the upper active region 10 and the second end 16 of the lower active region 10 are in the longitudinal direction (Y). In the axial direction) with a difference of 1.4F to 1.6F (preferably 1.5F), that is, at an interval of 0.4F to 0.6F (preferably 0.5F), and in the horizontal direction (X-axis direction). It is formed with a difference of 1F.

또한 워드라인(30)은 우측 상방향으로 X축으로부터 약 56° 기울어진 방향을 따라 형성되고, 비트라인(40)은 우측 하방향으로 X축으로부터 -5° 내지 -13°(바람직하게는 -9°) 기울어진 방향을 따라 형성된다. 하나의 활성영역(10)에는 두 개의 워드라인(30)이 교차하고 한 개의 비트라인(40)이 교차한다. 워드라인(30)과 비트라인(40)이 수평에 대하여 기울어진 각도는 활성영역(10)의 경사부(12)가 기울어진 각도에 따라 결정되며, 워드라인(30)들은 활성영역(10)의 경사부(12)와 수직하게 교차하게 되는 것이, 비트라인 및 워드라인 형성용 공간 확보 측면과 셀 밀집도 향상 측면에서 바람직하다{도 4에서는 편의상 워드라인(30)과 비트라인(40)을 하나씩만 도시하였음}.Further, the word line 30 is formed along the direction inclined about 56 ° from the X axis in the upper right direction, and the bit line 40 is -5 ° to -13 ° from the X axis in the lower right direction (preferably- 9 °) is formed along the inclined direction. Two word lines 30 intersect one bit line 40 and one bit line 40 crosses one active region 10. The inclination angle of the word line 30 and the bit line 40 with respect to the horizontal is determined according to the inclination angle of the inclination portion 12 of the active region 10, and the word lines 30 are the active region 10. It is preferable to intersect the inclined portion 12 of the inclined portion 12 in order to secure a space for forming bit lines and word lines and to improve cell density. Only shown}.

이 때 비트라인(40)을 수직 방향이 아니라 경사진 구조로 형성함으로써, 각 비트라인(40) 간의 충분한 간격을 확보할 수 있고 저장전극 콘택과의 마진(margin)도 향상되므로, 추후 저장전극 콘택을 형성할 때 자기정렬 페일(SAC fail)을 방지하는 효과도 제공한다.At this time, by forming the bit line 40 in an inclined structure rather than in a vertical direction, a sufficient distance between each bit line 40 can be secured and a margin with the storage electrode contact is also improved. It also provides the effect of preventing SAC fail when forming.

이러한 활성영역(10)의 배치를 도 4를 참조하여 다시 설명하면, 하나의 활성영역(10)을 제 1 활성영역(A)이라고 할 때 그 상하좌우에는 모두 다른 활성영역(10)이 위치한다. 이 네 개의 활성영역(10)을 각각 우측 활성영역(B), 좌측 활성영역(C), 상측 활성영역(D) 및 하측 활성영역(E)이라고 지칭한다. 셀 영역에는 활성영역(10)이 동일한 패턴으로 연속적으로 반복되어 형성되므로 이 다섯 가지 활성영역(10; A, B, C, D, E)의 관계를 통해 전체 셀 내에서 활성영역(10)들의 배치관계를 정의할 수 있다.The arrangement of the active region 10 will be described with reference to FIG. 4 again. When one active region 10 is referred to as the first active region A, all other active regions 10 are located on the upper, lower, left, and right sides thereof. . The four active regions 10 are referred to as right active region B, left active region C, upper active region D, and lower active region E, respectively. Since the active regions 10 are formed in the cell region continuously and repeatedly in the same pattern, the active regions 10 in the entire cell are formed through the relationship between the five active regions 10 (A, B, C, D, and E). Placement relationships can be defined.

그러면 제 1 활성영역(A)의 제 2 단부는 우측 활성영역(B)의 제 1 단부와 수평한 위치에 형성되고, 제 1 활성영역(A)의 제 1 단부는 좌측 활성영역(C)의 제 2 단부와 수평한 위치에 형성된다. 그리고 제 1 활성영역(A)의 제 2 단부와 우측 활성영역(B)의 제 1 단부 간의 수평 거리는 0.4F 내지 0.6F(바람직하게는 0.5F)이고, 제 1 활성영역(A)의 제 1 단부와 좌측 활성영역(C)의 제 2 단부 간의 수평 거리도 0.4F 내지 0.6F(바람직하게는 0.5F)가 된다.Then, the second end of the first active area A is formed at a position parallel to the first end of the right active area B, and the first end of the first active area A is located at the left active area C. It is formed at a position parallel to the second end. The horizontal distance between the second end of the first active region A and the first end of the right active region B is 0.4F to 0.6F (preferably 0.5F), and the first distance of the first active region A is The horizontal distance between the end and the second end of the left active region C is also 0.4F to 0.6F (preferably 0.5F).

또한 상측 활성영역(D)의 제 2 단부, 제 1 활성영역(A)의 제 2 단부 및 하측 활성영역(E)의 제 2 단부가 이루는 직선은 각 활성영역(10)의 경사부(12)와 수직하게 형성된다. 그리고 상측 활성영역(D)의 제 2 단부와 제 1 활성영역(A)의 제 2 단부 간의 수직 거리는 0.4F 내지 0.6F(바람직하게는 0.5F)이고, 제 1 활성영역(A)의 제 2 단부와 하측 활성영역(E)의 제 2 단부 간의 수직 거리 또한 0.4F 내지 0.6F(바람직하게는 0.5F)가 된다.In addition, the straight line formed by the second end of the upper active region D, the second end of the first active region A, and the second end of the lower active region E is a slope 12 of each active region 10. It is formed perpendicular to the. And the vertical distance between the second end of the upper active region (D) and the second end of the first active region (A) is 0.4F to 0.6F (preferably 0.5F), the second of the first active region (A) The vertical distance between the end and the second end of the lower active region E is also 0.4F to 0.6F (preferably 0.5F).

이와 같이 도 4에 도시된 실시예에서는 활성영역(10)들을 배치함으로써 반도체 소자 내에서 셀 밀집도를 높일 수 있다. 도 4에 도시된 실시예에서는 가로 방향 2.75 F × 세로 방향 2F의 5.5F2 의 면적 내에 셀이 형성되어, 종래의 6F2에 비해서도 셀 밀집도를 약 8.33% 향상시킬 수 있다. 참고로 셀 영역 외에 주변회로 영역(Peripheral Circuit Region)까지 포함시켜 계산할 경우 전체 웨이퍼 내에서 단위 셀의 면적을 5.66% 감소시킬 수 있게 된다.As described above, in the exemplary embodiment illustrated in FIG. 4, the cell density may be increased in the semiconductor device by disposing the active regions 10. In the embodiment shown in FIG. 4, a cell is formed in an area of 5.5F 2 in a horizontal direction of 2.75 F × 2F, and the cell density can be improved by about 8.33% compared with the conventional 6F 2. For reference, if the calculation includes the peripheral circuit region in addition to the cell region, the area of the unit cell in the entire wafer can be reduced by 5.66%.

한편, 이와 같은 레이아웃으로 활성영역(10)을 반도체 기판에 배치할 경우, 종래에 비하여 활성영역(10) 형성방법이 더 용이하게 되는 장점이 있다.On the other hand, when the active region 10 is disposed on the semiconductor substrate in such a layout, there is an advantage that the method of forming the active region 10 is easier than in the prior art.

도 2 또는 도 4에 도시된 실시예의 경우 가로 방향으로 인접한 활성영역(10)들은 각 단부(14, 16)들이 서로 일직선 상에 형성되기 때문에, 각 활성영역(10)을 하나씩 별도로 형성하는 것이 아니라, 도 5에 도시된 바와 같이 연속된 곡선(경사부와 제 1 및 제 2 단부가 경사지게 연결되므로 곡선이라 지칭함) 라인 형태로 활성영역(10)을 포함하는 라인 앤 스페이스(line and space) 패턴(17)을 형성한 뒤, 가로 방향으로 인접한 각 활성영역(10)을 절단하는 공정에 의해 각 활성영역(10)들을 형성할 수 있다.In the embodiment shown in FIG. 2 or 4, since the end portions 14 and 16 are adjacent to each other in the horizontal direction, the active regions 10 do not separately form each active region 10 one by one. 5, a line and space pattern including the active region 10 in the form of a continuous curve (referred to as a curve since the inclined portion and the first and second ends are inclinedly connected) 17), the active regions 10 may be formed by cutting the active regions 10 adjacent to each other in the horizontal direction.

구체적으로, 활성영역(10)을 정의하는 소자분리막(20)을 형성하는 방법에도 여러 가지가 있으나, 반도체 기판에 얇은 트렌치를 형성한 후 그 트렌치를 산화막으로 매립하여 소자분리막(20)을 형성하는 STI(Shallow Trench Isolation) 공정이 많이 사용된다. 이 때 소자분리막(20)을 형성하기 위한 트렌치를 라인 앤 스페이스 패턴으로 형성한 후 그 트렌치를 산화막으로 매립하면, 도 2 또는 도 4에 도시된 가로 방향으로 서로 인접한 활성영역(10)들은 도 5에 도시된 바와 같이 서로 연속한 활성영역(17) 형태로 형성된다.Specifically, there are various methods of forming the device isolation film 20 defining the active region 10. However, after forming a thin trench in the semiconductor substrate, the device isolation film 20 is formed by filling the trench with an oxide film. Shallow Trench Isolation (STI) processes are often used. In this case, when the trenches for forming the device isolation film 20 are formed in a line-and-space pattern, and the trenches are embedded with oxide films, the active regions 10 adjacent to each other in the horizontal direction shown in FIG. As shown in FIG. 2, the active regions 17 are formed to be continuous to each other.

이후 가로 방향으로 서로 인접한 활성영역(10)들을 서로 분리하기 위한 별도의 마스크를 사용하여 각 활성영역(10) 사이의 0.4F 내지 0.6F(바람직하게는 0.5F) 폭을 가진 공간에 트렌치를 식각한 후 다시 소자분리용 산화막을 매립하는 방법으로 활성영역(10)들을 서로 분리시킨다. 이 때 인접한 활성영역(10)들을 분리하기 위한 마스크는 콘택홀(contact hole) 마스크일 수도 있고, 도 6에 도시된 바와 같이 라인(line) 타입 마스크(18)일 수도 있다.The trench is then etched in a space having a width of 0.4F to 0.6F (preferably 0.5F) between each active region 10 using a separate mask for separating the active regions 10 adjacent to each other in the horizontal direction. Afterwards, the active regions 10 are separated from each other by embedding the oxide layer for device isolation. In this case, the mask for separating adjacent active regions 10 may be a contact hole mask or a line type mask 18 as shown in FIG. 6.

이와 같이 인접한 활성영역(10)들을 분리하는 방법은 저장전극 콘택을 형성하는 공정에도 적용될 수 있다.As such, the method of separating adjacent active regions 10 may be applied to a process of forming a storage electrode contact.

구체적으로, 제 1 활성영역(A)의 제 1 단부(14)와 좌측 활성영역(C)의 제 2 단부(16)를 포함하는 저장전극 콘택을 형성한 뒤, 활성영역(10) 분리용 마스크(18; 도 6 참조)와 동일한 마스크를 이용하여 저장전극 콘택을 분리함으로써 제 1 활성영역과 좌측 활성영역의 저장전극 콘택을 분리하여 형성할 수 있다. 이는 제 1 활성영역(A)의 제 2 단부(16)와 우측 활성영역(B)의 제 1 단부(14)에서도 마찬가지로 적용될 수 있다.Specifically, after forming a storage electrode contact including a first end 14 of the first active region A and a second end 16 of the left active region C, a mask for separating the active region 10 By using the same mask as that of (18; FIG. 6), the storage electrode contacts may be separated to form the storage electrode contacts of the first active region and the left active region. The same can be applied to the second end 16 of the first active region A and the first end 14 of the right active region B.

본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit and scope of the invention as defined by the appended claims. Of the present invention.

10 : 활성영역 12 : 경사부
13 : 비트라인 콘택 영역 14 : 제 1 단부
15 : 저장전극 콘택 영역 16 : 제 2 단부
20 : 소자분리막 30 : 워드라인
40 : 비트라인 45 : 비트라인 콘택10: active area 12: inclined portion
13 bit line contact region 14 first end
15: storage electrode contact region 16: second end
20: device isolation layer 30: word line
40: bit line 45: bit line contact

Claims (19)

활성영역과, 상기 활성영역을 정의하는 소자분리막, 비트라인 및 워드라인을 포함하는 반도체 소자의 레이아웃으로서,
상기 활성영역은, 제 1 활성영역, 상기 제 1 활성영역의 우측에 위치하는 우측 활성영역, 상기 제 1 활성영역의 좌측에 위치하는 좌측 활성영역, 상기 제 1 활성영역의 상측에 위치하는 상측 활성영역 및 상기 제 1 활성영역의 하측에 위치하는 하측 활성영역을 포함하고,
상기 제 1 활성영역, 상기 우측 활성영역, 상기 좌측 활성영역, 상기 상측 활성영역 및 상기 하측 활성영역은,
비트라인 콘택 영역을 포함하는 경사부; 및
저장전극 콘택 영역을 포함하고, 상기 경사부의 좌우측 단부에 각각 형성되며, 상기 경사부에 대하여 소정 각도 경사지게 형성되는 제 1 단부 및 제 2 단부를 포함하며,
상기 제 1 활성영역, 상기 우측 활성영역, 상기 좌측 활성영역, 상기 상측 활성영역 및 상기 하측 활성영역에서, 상기 경사부가 경사진 방향은 동일한 것을 특징으로 하는 반도체 소자의 레이아웃.A layout of a semiconductor device comprising an active region and a device isolation film, a bit line, and a word line defining the active region,
The active area may include a first active area, a right active area located to the right of the first active area, a left active area located to the left of the first active area, and an upper active area located above the first active area. A region and a lower active region positioned below the first active region,
The first active region, the right active region, the left active region, the upper active region, and the lower active region,
An inclined portion including a bit line contact region; And
A storage electrode contact region, each of which is formed at left and right ends of the inclined portion, and includes a first end and a second end formed to be inclined at a predetermined angle with respect to the inclined portion,
And in the first active region, the right active region, the left active region, the upper active region and the lower active region, the inclined portions are inclined in the same direction. 청구항 1에 있어서,
상기 경사부와 상기 워드라인은 수직하게 형성되는 것을 특징으로 하는 반도체 소자의 레이아웃.The method according to claim 1,
And the inclined portion and the word line are formed vertically. 청구항 1에 있어서,
상기 활성영역의 제 1 단부 및 제 2 단부는,
상기 경사부에 대하여 135°의 각도를 이루고 형성되는 것을 특징으로 하는 반도체 소자의 레이아웃.The method according to claim 1,
The first end and the second end of the active region,
Layout of the semiconductor device, characterized in that formed at an angle of 135 ° with respect to the inclined portion. 청구항 1에 있어서,
상기 경사부의 일부와 상기 제 1 단부가 형성하는 단위 셀의 면적은,
5.5 F2 인 것을 특징으로 하는 반도체 소자의 레이아웃.
(F = 상기 활성영역의 폭)The method according to claim 1,
The area of the unit cell formed by the portion of the inclined portion and the first end portion,
5.5 F 2 , the layout of a semiconductor device.
(F = width of the active area) 청구항 1에 있어서,
상기 제 1 활성영역의 제 2 단부는, 상기 우측 활성영역의 제 1 단부와 수평한 위치에 형성되고,
상기 제 1 활성영역의 제 1 단부는, 상기 좌측 활성영역의 제 2 단부와 수평한 위치에 형성되는 것을 특징으로 하는 반도체 소자의 레이아웃.The method according to claim 1,
The second end of the first active region is formed at a position parallel to the first end of the right active region,
And a first end portion of the first active region is formed at a position parallel to a second end portion of the left active region. 청구항 1에 있어서,
상기 제 1 활성영역의 제 2 단부와 상기 우측 활성영역의 제 1 단부 간의 수평 거리, 및
상기 제 1 활성영역의 제 1 단부와 상기 좌측 활성영역의 제 2 단부 간의 수평 거리는,
0.5F 인 것을 특징으로 하는 반도체 소자의 레이아웃.
(F = 상기 활성영역의 폭)The method according to claim 1,
A horizontal distance between the second end of the first active area and the first end of the right active area, and
The horizontal distance between the first end of the first active region and the second end of the left active region is
The layout of a semiconductor device, characterized in that 0.5F.
(F = width of the active area) 청구항 1에 있어서,
상기 제 1 활성영역, 상기 우측 활성영역 상기 좌측 활성영역, 상기 상측 활성영역 및 상기 하측 활성영역에서, 상기 경사부가 경사진 방향은 좌측 상단에서 우측 하단을 향하는 것을 특징으로 하는 반도체 소자의 레이아웃.The method according to claim 1,
And in the first active region, the right active region, the left active region, the upper active region, and the lower active region, a direction in which the inclined portion is inclined is directed from the upper left to the lower right. 청구항 1에 있어서,
상기 상측 활성영역의 제 2 단부와 상기 제 1 활성영역의 제 2 단부 간의 수직 거리, 및
상기 제 1 활성영역의 제 2 단부와 상기 하측 활성영역의 제 2 단부 간의 수직 거리는,
0.5F 인 것을 특징으로 하는 반도체 소자의 레이아웃.
(F = 상기 활성영역의 폭)The method according to claim 1,
A vertical distance between a second end of the upper active region and a second end of the first active region, and
The vertical distance between the second end of the first active region and the second end of the lower active region is
The layout of a semiconductor device, characterized in that 0.5F.
(F = width of the active area) 청구항 1에 있어서,
상기 비트라인은 우측 하방향으로 소정 각도 기울어져 형성되는 것을 특징으로 하는 반도체 소자의 레이아웃.The method according to claim 1,
And the bit line is inclined at a predetermined angle in a lower right direction. 청구항 9에 있어서,
상기 비트라인은 X축으로부터 -9° 기울어져 형성되는 것을 특징으로 하는 반도체 소자의 레이아웃.The method according to claim 9,
And the bit line is inclined at -9 ° from the X axis. 활성영역과, 상기 활성영역을 정의하는 소자분리막, 비트라인 및 워드라인을 포함하는 반도체 소자의 형성방법으로서,
상기 활성영역은, 제 1 활성영역, 상기 제 1 활성영역의 우측에 위치하는 우측 활성영역, 상기 제 1 활성영역의 좌측에 위치하는 좌측 활성영역, 상기 제 1 활성영역의 상측에 위치하는 상측 활성영역 및 상기 제 1 활성영역의 하측에 위치하는 하측 활성영역을 포함하고,
상기 제 1 활성영역, 상기 우측 활성영역, 상기 좌측 활성영역, 상기 상측 활성영역 및 상기 하측 활성영역은,
비트라인 콘택 영역을 포함하는 경사부; 및
저장전극 콘택 영역을 포함하고, 상기 경사부의 좌우측 단부에 각각 형성되며, 상기 경사부에 대하여 소정 각도 경사지게 형성되는 제 1 단부 및 제 2 단부를 포함하도록 형성되며,
상기 제 1 활성영역, 상기 우측 활성영역 상기 좌측 활성영역, 상기 상측 활성영역 및 상기 하측 활성영역에서, 상기 경사부가 경사진 방향은 동일한 것을 특징으로 하는 반도체 소자의 형성방법.A method of forming a semiconductor device including an active region and an isolation layer, a bit line, and a word line defining the active region,
The active area may include a first active area, a right active area located to the right of the first active area, a left active area located to the left of the first active area, and an upper active area located above the first active area. A region and a lower active region positioned below the first active region,
The first active region, the right active region, the left active region, the upper active region, and the lower active region,
An inclined portion including a bit line contact region; And
A storage electrode contact region, each of which is formed at left and right ends of the inclined portion, and is formed to include a first end and a second end formed to be inclined at a predetermined angle with respect to the inclined portion,
And in the first active region, the right active region, the left active region, the upper active region, and the lower active region, the inclined portions are inclined in the same direction. 청구항 11에 있어서,
상기 제 1 활성영역과 좌측 활성영역 및 우측 활성영역을 포함하는 라인 형태의 활성영역 패턴을 형성하는 단계; 및
상기 제 1 활성영역의 제 1 단부와 상기 좌측 활성영역의 제 2 단부, 상기 제 1 활성영역의 제 2 단부와 상기 우측 활성영역의 제 1 단부를 분리시키는 소자분리막을 형성하는 단계
를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.The method of claim 11,
Forming a line-type active region pattern including the first active region, a left active region, and a right active region; And
Forming an isolation layer separating the first end of the first active region, the second end of the left active region, the second end of the first active region and the first end of the right active region
Forming method of a semiconductor device characterized in that it further comprises. 청구항 12에 있어서,
상기 소자분리막을 형성하는 단계는,
콘택홀 마스크를 이용하는 것을 특징으로 하는 반도체 소자의 형성방법.The method of claim 12,
Forming the device isolation film,
A method of forming a semiconductor device, comprising using a contact hole mask. 청구항 12에 있어서,
상기 소자분리막을 형성하는 단계는,
라인 타입 마스크를 이용하는 것을 특징으로 하는 반도체 소자의 형성방법.The method of claim 12,
Forming the device isolation film,
A method of forming a semiconductor device, comprising using a line type mask. 청구항 11에 있어서,
상기 경사부와 상기 워드라인은 수직하게 형성되는 것을 특징으로 하는 반도체 소자의 형성방법.The method of claim 11,
And the inclined portion and the word line are formed vertically. 청구항 11에 있어서,
상기 활성영역의 제 1 단부 및 제 2 단부는,
상기 경사부에 대하여 135°의 각도를 이루고 형성되는 것을 특징으로 하는 반도체 소자의 형성방법.The method of claim 11,
The first end and the second end of the active region,
And forming an angle of 135 ° with respect to the inclined portion. 청구항 11에 있어서,
상기 제 1 활성영역의 제 2 단부는, 상기 우측 활성영역의 제 1 단부와 수평한 위치에 형성되고,
상기 제 1 활성영역의 제 1 단부는, 상기 좌측 활성영역의 제 2 단부와 수평한 위치에 형성되는 것을 특징으로 하는 반도체 소자의 형성방법.The method of claim 11,
The second end of the first active region is formed at a position parallel to the first end of the right active region,
And the first end of the first active region is formed at a position parallel to the second end of the left active region. 청구항 11에 있어서,
상기 비트라인은 우측 하방향으로 소정 각도 기울어져 형성되는 것을 특징으로 하는 반도체 소자의 형성방법.The method of claim 11,
And the bit line is inclined at a predetermined angle in a lower right direction. 청구항 18에 있어서,
상기 비트라인은 X축으로부터 -9° 기울어져 형성되는 것을 특징으로 하는 반도체 소자의 형성방법.19. The method of claim 18,
And the bit line is inclined at -9 ° from the X axis.
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100502410B1 (en) 2002-07-08 2005-07-19 삼성전자주식회사 DRAM cells

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100502410B1 (en) 2002-07-08 2005-07-19 삼성전자주식회사 DRAM cells

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019118166A1 (en) * 2017-12-12 2019-06-20 Varian Semiconductor Equipment Associates, Inc. Device structure for forming semiconductor device having angled contacts
US10692872B2 (en) 2017-12-12 2020-06-23 Varian Semiconductor Equipment Associates, Inc. Device structure for forming semiconductor device having angled contacts
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