KR101168395B1 - Fuse of semiconductor device and method for manufacturing the same - Google Patents

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Abstract

본 발명은 반도체 소자의 퓨즈 및 그 형성 방법에 관한 것으로, 특히 퓨즈 패턴 하부에 전원 전압(Vss)이 연결된 도전 패턴을 배치하여 퓨즈 컷팅 후 수평방향의 전기장을 제어하여 구리 마이그레이션(Cu Migration)의 발생을 방지하는 기술에 관한 것이다.
본 발명에 따른 반도체 소자의 퓨즈 및 그 형성 방법은 퓨즈 박스 내에 구비된 복수의 퓨즈 패턴과, 퓨즈 패턴 하부에 배치된 도전 패턴을 포함하는 것을 특징으로 한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a fuse of a semiconductor device and a method of forming the same. In particular, a copper pattern is formed under a fuse pattern to control a horizontal electric field after cutting a fuse by arranging a conductive pattern connected to a power supply voltage (Vss). It relates to a technique for preventing.
A fuse of a semiconductor device and a method of forming the same according to the present invention may include a plurality of fuse patterns provided in a fuse box and a conductive pattern disposed under the fuse pattern.

Description

반도체 소자의 퓨즈 및 그 형성 방법{FUSE OF SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}Fuse of semiconductor device and its formation method {FUSE OF SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}

본 발명은 반도체 소자의 퓨즈 및 그 형성 방법에 관한 것이다. 보다 상세하게는 구리 퓨즈를 포함하는 반도체 소자의 퓨즈 및 그 형성 방법에 관한 것이다.The present invention relates to a fuse of a semiconductor device and a method of forming the same. More specifically, the present invention relates to a fuse of a semiconductor device including a copper fuse and a method of forming the same.

반도체 메모리 장치에서 수많은 셀 중 어느 한 개라도 결함(fail)이 있으면 메모리로서 기능을 수행하지 못하므로 불량품으로 처리된다. 그러나, 반도체 메모리 장치 내의 일부 셀에만 결함이 발생하였는데도 불구하고 반도체 메모리 장치 전체를 불량품으로 폐기하는 것을 수율(yield) 측면에서 매우 비효율적인 처리방법이다. 따라서, 현재는 반도체 메모리 장치 내에 미리 마련해둔 리던던시 셀(redundancy cell)을 이용하여 불량 셀을 대체하는 리페어 공정을 통해 전체 반도체 메모리 장치를 되살려 주는 방식으로 수율 향상을 도모하고 있다. 불량 셀을 리던던시 셀로 대체하기 위하여 반도체 메모리 장치는 퓨즈 및 퓨즈를 노출시키는 퓨즈 박스로 이루어진 퓨즈 영역을 구비하고 있으며, 불량 셀에 연결된 퓨즈에 레이저를 조사하여 퓨즈를 컷팅(cutting)하는 퓨즈 블로잉(fuse blowing)방식을 사용하여 리페어 공정을 수행한다. If any one of a number of cells in a semiconductor memory device fails, it cannot be functioned as a memory and thus is treated as a defective product. However, in spite of a defect occurring only in some cells in the semiconductor memory device, the disposal of the entire semiconductor memory device as a defective product is very inefficient in terms of yield. Therefore, at present, the yield is improved by reviving the entire semiconductor memory device through a repair process in which a defective cell is replaced by using a redundancy cell provided in the semiconductor memory device. In order to replace a defective cell with a redundancy cell, a semiconductor memory device has a fuse area including a fuse and a fuse box exposing the fuse, and fuse blown to cut the fuse by irradiating a laser to the fuse connected to the defective cell. The repair process is performed using the blowing method.

도 1는 종래기술에 따른 반도체 소자의 퓨즈를 도시한 평면도이다.1 is a plan view illustrating a fuse of a semiconductor device according to the related art.

도 1을 참조하면, 반도체 기판 상에 복수의 금속 배선(110)이 형성되고, 복수의 금속 배선(110)은 일정 간격 이격되어 형성된다. 그리고, 이러한 금속 배선(110) 사이에 콘택(120)을 통해 연결된 복수의 퓨즈 패턴(130)이 형성된다. 퓨즈 패턴(130)은 구리로 형성된다. 여기서, 퓨즈 패턴(130)과 그 주위를 둘러싸는 영역을 퓨즈 박스(135)라 한다. Referring to FIG. 1, a plurality of metal wires 110 are formed on a semiconductor substrate, and the plurality of metal wires 110 are formed at a predetermined interval apart. In addition, a plurality of fuse patterns 130 connected through the contact 120 are formed between the metal wires 110. The fuse pattern 130 is made of copper. Here, the fuse pattern 130 and an area surrounding the fuse pattern 130 are referred to as a fuse box 135.

도 2a 및 도 2b는 종래 기술에 따른 반도체 소자의 퓨즈 형성 방법을 도시한 것으로, 도 1의 Y - Y'에 따른 절단면을 도시한 단면도이다.2A and 2B illustrate a method of forming a fuse of a semiconductor device according to the related art, which is a cross-sectional view illustrating a cutting plane taken along the line Y ′ of FIG. 1.

도 2a를 참조하면, 반도체 기판(100) 상부에 금속 배선(110)을 형성하고, 금속 배선(110)을 포함하는 반도체 기판(100) 상부에 층간 절연막(115)을 형성한다. 그 다음, 층간 절연막(115)을 식각하여 금속 배선(110)이 노출되는 콘택홀을 형성한다. 이후, 콘택홀에 도전물질을 매립하여 금속 배선(110)과 연결되는 콘택(120)을 형성한다. 다음으로, 층간 절연막(115) 상부에 콘택(120)과 연결되는 퓨즈 패턴(130)을 형성한다. 이때, 퓨즈 패턴(130)에 연결된 콘택(120)은 각각 다른 금속 배선(110)과 연결된다. 통상적으로, 퓨즈 패턴(130)은 별도의 공정을 통해 형성하지 않고 셀 영역에 형성되는 금속배선의 일부를 퓨즈 패턴(130)으로 사용한다. 최근에는 기존의 알루미늄(Al) 또는 텅스텐(W)에 비하여 비저항이 낮아 신호전달특성을 향상시킬 수 있는 구리(Cu)를 사용하여 금속배선을 형성함에 따라 퓨즈 패턴(130) 역시 구리배선으로 형성하고 있다.Referring to FIG. 2A, the metal wiring 110 is formed on the semiconductor substrate 100, and the interlayer insulating layer 115 is formed on the semiconductor substrate 100 including the metal wiring 110. Next, the interlayer insulating layer 115 is etched to form a contact hole through which the metal line 110 is exposed. Thereafter, a conductive material is filled in the contact hole to form a contact 120 connected to the metal wire 110. Next, a fuse pattern 130 connected to the contact 120 is formed on the interlayer insulating layer 115. In this case, the contacts 120 connected to the fuse pattern 130 are connected to the other metal wires 110, respectively. In general, the fuse pattern 130 may be formed as a fuse pattern 130 by using a part of the metal wiring formed in the cell region without forming through a separate process. Recently, as the metal wiring is formed using copper (Cu), which has a lower resistivity than conventional aluminum (Al) or tungsten (W), which improves signal transmission characteristics, the fuse pattern 130 is also formed of copper wiring. have.

도 2b를 참조하면, 퓨즈 블로잉 공정을 진행하여 퓨즈 패턴(130)을 컷팅한다. 그러나, 컷팅된 퓨즈 패턴(130) 양단의 바이어스 차이로 인한 전기장이 형성되고, 고온 고습의 신뢰성 테스트 환경하에서 구리 이온이 쉽게 이동하여 컷팅된 퓨즈 패턴(130) 양단이 전기적으로 재연결되는 문제점이 발생한다. Referring to FIG. 2B, the fuse pattern 130 may be cut to cut the fuse pattern 130. However, the electric field is formed due to the bias difference across the cut fuse pattern 130, and copper ions easily move under the reliability test environment of high temperature and high humidity, and thus the ends of the cut fuse pattern 130 are electrically reconnected. do.

이러한 문제점을 좀 더 구체적으로 설명하면, 후속으로 진행되는 신뢰성 테스트가 고온다습한 환경에서 진행됨에 따라 퓨즈박스 내부에 잔류하는 금속성부산물이 대기중 염기성이온과 반응하여 금속염이 생성되고, 퓨즈 패턴(130) 양단에 인가된 전압차이에 의하여 금속염 마이그레이션(Migration) 즉, 전압차이에 기인한 마이그레이션으로 인해 금속염 이온이 재배열되면서 컷팅된 퓨즈 패턴(130)이 전기적으로 다시 연결되는 퓨즈 리페어 불량이 발생하여 반도체 장치의 리페어 수율 및 신뢰성을 저하시키는 문제점이 있다.In more detail, the subsequent reliability test is performed in a high temperature and high humidity environment, and the metal by-products remaining in the fuse box react with basic ions in the air to generate metal salts. The fuse repair failure occurs when the fuse pattern 130 is electrically reconnected as the metal salt ions are rearranged due to the metal salt migration, that is, the migration due to the voltage difference. There is a problem of reducing the repair yield and the reliability of the apparatus.

본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 퓨즈 패턴 하부에 도전 패턴을 배치하고, 도전 패턴에 Vss 전압을 연결함으로써 수평방향으로의 구리 마이그레이션을 방지하여 퓨즈 리페어 불량을 감소시키는 반도체 소자의 퓨즈 및 그 형성 방법을 제공하는 것을 목적으로 한다.The present invention is to solve the conventional problems as described above, by placing a conductive pattern under the fuse pattern, by connecting the Vss voltage to the conductive pattern to prevent copper migration in the horizontal direction to reduce the fuse repair failure An object of the present invention is to provide a fuse of the device and a method of forming the same.

본 발명에 따른 반도체 소자의 퓨즈는 퓨즈 박스 내에 구비된 복수의 퓨즈 패턴과, 퓨즈 패턴 하부에 배치된 도전 패턴을 포함하는 것을 특징으로 한다. The fuse of the semiconductor device according to the present invention may include a plurality of fuse patterns provided in the fuse box and a conductive pattern disposed under the fuse pattern.

나아가, 퓨즈 패턴은 바 형태로 형성되되며, 퓨즈 패턴은 구리를 포함하는 물질로 형성된다. Further, the fuse pattern is formed in a bar shape, the fuse pattern is formed of a material containing copper.

그리고, 도전 패턴은 Vss 전압과 연결되며, 도전 패턴은 폴리실리콘을 포함하는 물질로 형성된다. 또한, 도전 패턴은 퓨즈 패턴의 블로잉부로부터 어긋나도록 배치되며, 도전 패턴은 퓨즈 패턴의 장축방향과 수직한 방향을 따라 라인 형태로 형성된 것을 특징으로 한다. The conductive pattern is connected to the Vss voltage, and the conductive pattern is formed of a material including polysilicon. In addition, the conductive pattern is disposed to be offset from the blowing portion of the fuse pattern, and the conductive pattern is formed in a line shape along a direction perpendicular to the long axis direction of the fuse pattern.

한편, 본 발명에 따른 반도체 소자의 퓨즈 형성 방법은 반도체 기판 상부에 도전 패턴을 형성하는 단계와, 도전 패턴을 포함하는 상기 반도체 기판 상부에 층간 절연막을 형성하는 단계와, 층간 절연막 상부에 퓨즈 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다. Meanwhile, a method of forming a fuse of a semiconductor device according to the present invention may include forming a conductive pattern on an upper portion of a semiconductor substrate, forming an interlayer insulating layer on the semiconductor substrate including the conductive pattern, and forming a fuse pattern on the interlayer insulating layer. It characterized by comprising the step of forming.

나아가, 도전 패턴을 형성하는 단계는 셀 영역의 플레이트 전극 형성과 동시에 진행하며, 도전 패턴은 폴리실리콘을 포함하는 물질로 형성한다. Further, the forming of the conductive pattern is performed simultaneously with the formation of the plate electrode in the cell region, and the conductive pattern is formed of a material including polysilicon.

그리고, 도전 패턴을 형성하는 단계 이후 도전 패턴에 Vss 전압을 연결하는 단계를 더 포함하며, 도전 패턴에 연결된 Vss 전압을 조절하는 단계를 더 포함한다. The method may further include connecting a Vss voltage to the conductive pattern after forming the conductive pattern, and adjusting the Vss voltage connected to the conductive pattern.

또한, 도전 패턴을 형성하는 단계에서 도전 패턴은 퓨즈 패턴의 블로잉부에서 어긋나는 위치에 형성하며, 퓨즈 패턴은 구리를 포함하는 물질로 형성한다. 퓨즈 패턴은 셀 영역의 금속 배선 형성과 동시에 진행하며, 퓨즈 패턴을 형성하는 단계 이후 퓨즈 패턴에 퓨즈 블로잉 공정을 진행하는 단계를 더 포함하는 것을 특징으로 한다.In the forming of the conductive pattern, the conductive pattern is formed at a position that is displaced from the blowing portion of the fuse pattern, and the fuse pattern is formed of a material including copper. The fuse pattern may be performed at the same time as forming the metal wiring in the cell region, and further comprising: performing a fuse blowing process on the fuse pattern after forming the fuse pattern.

본 발명의 반도체 소자의 퓨즈 및 그 형성 방법은 퓨즈 패턴 하부에 Vss 전압이 연결된 플레이트 전극을 배치함으로써, 수평방향으로의 구리 마이그레이션을 방지하여 퓨즈의 리페어 불량을 감소시켜 수율 향상 및 소자의 품질을 개선하는 효과를 제공한다.In the fuse and the method of forming the semiconductor device of the present invention, by placing a plate electrode connected to the Vss voltage under the fuse pattern, the copper migration in the horizontal direction is prevented to reduce the defective repair of the fuse to improve the yield and improve the quality of the device To provide the effect.

도 1은 종래 기술에 따른 반도체 소자의 퓨즈를 도시한 평면도.
도 2a 및 도 2b는 종래 기술에 따른 반도체 소자의 퓨즈 제조 방법을 도시한 단면도.
도 3은 본 발명에 따른 반도체 소자의 퓨즈를 도시한 평면도.
도 4a 및 도 4b는 본 발명에 따른 반도체 소자의 퓨즈 제조 방법을 도시한 단면도.1 is a plan view showing a fuse of a semiconductor device according to the prior art.
2A and 2B are sectional views showing a fuse manufacturing method of a semiconductor device according to the prior art.
3 is a plan view showing a fuse of the semiconductor device according to the present invention.
4A and 4B are cross-sectional views illustrating a method of manufacturing a fuse of a semiconductor device according to the present invention.

이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 퓨즈 및 그 형성 방법의 일실시예에 대해 상세히 설명하기로 한다.Hereinafter, an embodiment of a fuse and a method of forming the same according to the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명에 따른 반도체 소자의 퓨즈를 도시한 평면도로서, 퓨즈 영역을 도시한 것이다.3 is a plan view illustrating a fuse of a semiconductor device according to the present invention, illustrating a fuse region.

도 3을 참조하면, 반도체 기판(200)의 퓨즈 영역에 일정 간격으로 이격된 복수의 금속 배선(210)이 구비되며, 이러한 금속 배선(210)들 사이에 콘택(230)을 통해 연결된 복수의 퓨즈 패턴(240)이 구비된다. 퓨즈 패턴(240)은 바 형태(Bar-Type)로 형성된다. 그리고, 퓨즈 패턴(240)과 그 주위를 둘러싸는 영역을 퓨즈 박스(245)라 한다. 여기서, 금속 배선(210)은 텅스텐(W)을 포함하는 물질로 형성되며, 퓨즈 패턴(240)은 구리(Cu)를 포함하는 물질로 형성된다.Referring to FIG. 3, a plurality of metal wires 210 spaced at regular intervals are provided in a fuse area of the semiconductor substrate 200, and a plurality of fuses connected between the metal wires 210 through a contact 230. The pattern 240 is provided. The fuse pattern 240 is formed in a bar type. The fuse pattern 240 and an area surrounding the fuse pattern 240 are referred to as a fuse box 245. Here, the metal wire 210 is formed of a material containing tungsten (W), and the fuse pattern 240 is formed of a material containing copper (Cu).

또한, 퓨즈 패턴(240) 하부에 퓨즈 패턴(240)의 장축과 수직한 방향을 따라 라인 형태의 도전 패턴(220)이 배치된다. 이때, 도전 패턴(220)은 퓨즈 패턴(240)의 블로잉(Blowing) 영역과 어긋나도록 배치하는 것이 바람직하다. 이는, 퓨즈 블로잉 공정 시 퓨즈 패턴(240)에 조사되는 레이저에 의해 도전 패턴(220)이 손상되는 것을 방지하기 위함이다. 또한, 도전 패턴(220)은 셀 영역의 플레이트 전극과 동일한 레이어에 형성되며, 폴리실리콘을 포함하는 물질로 형성된다. 그리고, 도전 패턴(220)은 고 저항을 가진다. 그리고, 도전 패턴(220)에는 Vss 전압이 연결되어 있으며, Vss 전압을 조절하여 수평방향의 마이그레이션(Migration)과 수직방향의 마이그레이션을 조절할 수 있다In addition, a line-shaped conductive pattern 220 is disposed below the fuse pattern 240 in a direction perpendicular to the long axis of the fuse pattern 240. In this case, the conductive pattern 220 may be disposed to be shifted from the blowing area of the fuse pattern 240. This is to prevent the conductive pattern 220 from being damaged by the laser irradiated to the fuse pattern 240 during the fuse blowing process. In addition, the conductive pattern 220 is formed on the same layer as the plate electrode of the cell region and is formed of a material including polysilicon. In addition, the conductive pattern 220 has a high resistance. In addition, a Vss voltage is connected to the conductive pattern 220, and the migration in the horizontal direction and the migration in the vertical direction can be controlled by adjusting the Vss voltage.

이와 같이 퓨즈 패턴(240) 하부에 Vss 전압이 연결된 도전 패턴(220)을 형성함으로써, 퓨즈 블로잉 공정 후 컷팅된 퓨즈 패턴(240)들 사이에 수평방향의 전기장을 제어하여 퓨즈 리페어 불량을 감소시켜 수율 향상 및 소자의 품질을 개선할 수 있다. As such, by forming the conductive pattern 220 connected to the Vss voltage under the fuse pattern 240, the electric field in the horizontal direction is controlled between the fuse patterns 240 cut after the fuse blowing process, thereby reducing the fuse repair defects. It is possible to improve and improve the quality of the device.

도 4a 및 도 4b는 본 발명에 따른 반도체 소자의 퓨즈 제조 방법을 도시한 것으로, 도 3의 Y - Y'에 따른 절단면을 도시한 단면도이다.4A and 4B illustrate a method of manufacturing a fuse of a semiconductor device according to the present invention, and are cross-sectional views illustrating a cutting plane taken along the line Y ′ of FIG. 3.

도 4a를 참조하면, 하부 구조물이 구비된 반도체 기판(200) 상부에 복수의 금속 배선(210)을 형성한다. 이때, 금속 배선(210)은 텅스텐을 포함하는 물질로 형성한다. 그 다음, 금속 배선(210)을 포함하는 반도체 기판(200) 상부에 제 1 층간 절연막(215)을 형성한다. 제 1 층간 절연막(215)은 산화막을 포함하는 물질로 형성하는 것이 바람직하다. Referring to FIG. 4A, a plurality of metal wires 210 are formed on the semiconductor substrate 200 having the lower structure. In this case, the metal wire 210 is formed of a material containing tungsten. Next, a first interlayer insulating layer 215 is formed on the semiconductor substrate 200 including the metal wiring 210. The first interlayer insulating film 215 is preferably formed of a material including an oxide film.

그 다음, 제 1 층간 절연막(215) 상부에 플레이트층을 형성한다. 이후, 플레이트층을 패터닝하여 도전 패턴(220)을 형성한다. 여기서, 도전 패턴(220)은 셀 영역의 플레이트 전극 형성과 동시에 형성하는 것이 바람직하며, 이러한 도전 패턴(220)은 폴리실리콘을 포함하는 물질로 형성한다. 이때, 도전 패턴(220)은 퓨즈 블로잉 공정 시 레이저가 조사되는 부분과 어긋나도록 배치하여 퓨즈 컷팅 시 조사된 레이저에 의해 도전 패턴(220)이 손상되는 것을 방지하도록 한다. Next, a plate layer is formed on the first interlayer insulating film 215. Thereafter, the plate layer is patterned to form a conductive pattern 220. Here, the conductive pattern 220 is preferably formed at the same time as the plate electrode formed in the cell region, and the conductive pattern 220 is formed of a material containing polysilicon. At this time, the conductive pattern 220 is disposed to be offset from the portion irradiated with the laser during the fuse blowing process to prevent the conductive pattern 220 from being damaged by the irradiated laser during the fuse cutting.

그리고, 도전 패턴(220)에 Vss 전압을 연결하는 것이 바람직하며, 전원전압(Vss)을 조절하여 수평방향의 마이그레이션(Migration)과 수직방향의 마이그레이션을 조절할 수 있다. 또한, 도전 패턴(220) 형성 시 퓨즈와 도전 패턴(220)이 연결될 경우를 대비하여 높은 저항을 가지는 도전 패턴(220)을 형성하도록 한다. In addition, it is preferable to connect the Vss voltage to the conductive pattern 220, and the migration in the horizontal direction and the migration in the vertical direction can be controlled by adjusting the power supply voltage Vss. In addition, when the conductive pattern 220 is formed, the conductive pattern 220 having a high resistance is formed in preparation for the case where the fuse and the conductive pattern 220 are connected.

다음으로, 도전 패턴(220)을 포함하는 제 1 층간 절연막(215) 상부에 제 2 층간 절연막(225)을 형성한다. 제 2 층간 절연막(225)은 제 1 층간 절연막(215)과 마찬가지로 산화막을 포함하는 물질로 형성하는 것이 바람직하다. 그 다음, 제 2 층간 절연막(225) 및 제 1 층간 절연막(215)을 식각하여 금속 배선(210)을 노출시키는 콘택홀을 형성한다. 이때, 콘택홀은 두 개가 하나의 쌍으로 형성되며, 금속 배선(210) 양측 에지부에 각각 한쌍의 콘택홀이 형성된다. Next, a second interlayer insulating layer 225 is formed on the first interlayer insulating layer 215 including the conductive pattern 220. The second interlayer insulating film 225 is preferably formed of a material including an oxide film similarly to the first interlayer insulating film 215. Next, the second interlayer insulating film 225 and the first interlayer insulating film 215 are etched to form a contact hole exposing the metal wiring 210. In this case, two contact holes are formed in one pair, and a pair of contact holes are formed in both edge portions of the metal lines 210, respectively.

이어서, 제 2 층간 절연막(225) 상부에 콘택홀을 매립하는 도전물질을 형성한다. 그 다음, 제 2 층간 절연막(225)이 노출될때까지 CMP 공정을 진행하여 금속 배선(210)과 연결되는 콘택(230)을 형성한다. 이후, 콘택(230)을 포함하는 제 2 층간 절연막(225) 상부에 금속층을 형성한다. 그 다음, 금속층을 패터닝하여 퓨즈 패턴(240)을 형성한다. 여기서, 퓨즈 패턴(240)을 구리를 포함하는 물질로 형성하며, 퓨즈 패턴(240)은 콘택(230)과 연결되도록 형성한다. 콘택(230)은 퓨즈 패턴(240) 양측 에지부에 연결되는데, 양측에 형성된 콘택(230)은 서로 다른 금속배선(220)과 연결되는 것이 바람직하다. 통상적으로, 퓨즈 패턴(240)은 별도의 공정을 통해 형성하지 않고, 셀 영역에 금속 배선 형성 시 형성된 금속 배선의 일부를 퓨즈로 사용한다.Subsequently, a conductive material filling the contact hole is formed on the second interlayer insulating layer 225. Next, the CMP process is performed until the second interlayer insulating layer 225 is exposed to form a contact 230 connected to the metal wire 210. Thereafter, a metal layer is formed on the second interlayer insulating layer 225 including the contact 230. Next, the metal layer is patterned to form a fuse pattern 240. Here, the fuse pattern 240 is formed of a material including copper, and the fuse pattern 240 is formed to be connected to the contact 230. The contact 230 is connected to both edge portions of the fuse pattern 240, and the contacts 230 formed at both sides thereof are preferably connected to different metal wires 220. In general, the fuse pattern 240 is not formed through a separate process, and a part of the metal wiring formed when the metal wiring is formed in the cell region is used as a fuse.

도 4b를 참조하면, 퓨즈 패턴(240)을 포함하는 제 2 층간 절연막(225) 상부에 제 3 층간 절연막(미도시)을 형성한다 그 다음, 제 3 층간 절연막(미도시)을 리페어 식각하여 퓨즈 블로잉 영역을 오픈시킨다. 다음으로, 리페어 공정을 진행한다. 리페어 공정은 레이져를 이용한 퓨즈 블로잉(fuse blowing) 방식을 사용하여 실시할 수 있다. 퓨즈 블로잉 방식은 레이저가 조사된 영역의 퓨즈 패턴(240)가 기화되면서 발생하는 폭발력을 이용하여 퓨즈 패턴(240)을 컷팅한다. 이때, 퓨즈 패턴(240) 하부에 배치된 도전 패턴(220)에 의해 컷팅된 퓨즈 패턴(240)의 양단에서 수평방향의 전기장이 억제되고, 구리 마이그래이션(Cu Migration)에 의해 컷팅된 퓨즈 패턴(240) 양단이 전기적으로 재연결되는 문제를 방지할 수 있다. Referring to FIG. 4B, a third interlayer insulating film (not shown) is formed on the second interlayer insulating film 225 including the fuse pattern 240. Then, the third interlayer insulating film (not shown) is repaired and etched to fuse the third interlayer insulating film (not shown). Open the blowing area. Next, a repair process is performed. The repair process may be performed by using a fuse blowing method using a laser. In the fuse blowing method, the fuse pattern 240 is cut by using an explosive force generated when the fuse pattern 240 in the laser irradiated region is vaporized. At this time, the electric field in the horizontal direction is suppressed at both ends of the fuse pattern 240 cut by the conductive pattern 220 disposed under the fuse pattern 240, and the fuse pattern cut by copper migration. 240 may prevent a problem that both ends are electrically reconnected.

이와 같이 퓨즈 패턴(240) 하부에 Vss 전압이 연결된 도전 패턴(220)을 형성함으로써, 퓨즈 블로잉 공정 후 컷팅된 퓨즈 패턴(240)들 사이에 수평방향의 전기장을 제어하여 퓨즈 리페어 불량을 감소시켜 수율 향상 및 소자의 품질을 개선할 수 있다. As such, by forming the conductive pattern 220 connected to the Vss voltage under the fuse pattern 240, the electric field in the horizontal direction is controlled between the fuse patterns 240 cut after the fuse blowing process, thereby reducing the fuse repair defects. It is possible to improve and improve the quality of the device.

본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit and scope of the invention as defined by the appended claims. Of the present invention.

200 : 반도체 기판 210 : 금속 배선
215 : 제 1 층간 절연막 220 : 도전 패턴
225 : 제 2 층간 절연막 230 : 콘택
240 : 퓨즈 패턴200: semiconductor substrate 210: metal wiring
215: first interlayer insulating film 220: conductive pattern
225: Second interlayer insulating film 230: Contact
240: fuse pattern

Claims (18)

퓨즈 박스 내에 구비된 복수의 퓨즈 패턴; 및
상기 퓨즈 패턴 하부에 배치된 도전 패턴을 포함하며, 상기 도전 패턴은 전원 전압(Vss)과 연결된 것을 특징으로 하는 반도체 소자의 퓨즈.A plurality of fuse patterns provided in the fuse box; And
And a conductive pattern disposed under the fuse pattern, wherein the conductive pattern is connected to a power supply voltage Vss. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 청구항 1에 있어서,
상기 퓨즈 패턴은 바 형태로 형성되는 것을 특징으로 하는 반도체 소자의 퓨즈.The method according to claim 1,
The fuse pattern is a fuse of the semiconductor device, characterized in that formed in the shape of a bar. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 has been abandoned due to the setting registration fee. 청구항 1에 있어서,
상기 퓨즈 패턴은 구리를 포함하는 물질로 형성된 것을 특징으로 하는 반도체 소자의 퓨즈.The method according to claim 1,
The fuse pattern is a fuse of the semiconductor device, characterized in that formed of a material containing copper. 삭제delete 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 청구항 1에 있어서,
상기 도전 패턴은 폴리실리콘을 포함하는 물질로 형성된 것을 특징으로 하는 반도체 소자의 퓨즈.The method according to claim 1,
The conductive pattern is a fuse of the semiconductor device, characterized in that formed of a material containing polysilicon. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 has been abandoned due to the setting registration fee. 청구항 1에 있어서,
상기 도전 패턴은 상기 퓨즈 패턴의 블로잉부로부터 어긋나도록 배치된 것을 특징으로 하는 반도체 소자의 퓨즈.The method according to claim 1,
And the conductive pattern is arranged to be offset from the blowing portion of the fuse pattern. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee. 청구항 1에 있어서,
상기 도전 패턴은 라인 형태이며, 상기 퓨즈 패턴의 장축방향과 수직한 방향으로 형성된 것을 특징으로 하는 반도체 소자의 퓨즈.The method according to claim 1,
The conductive pattern has a line shape, and the fuse of the semiconductor device, characterized in that formed in a direction perpendicular to the long axis direction of the fuse pattern. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid. 청구항 1에 있어서,
상기 도전 패턴은 플레이트 전극인 것을 특징으로 하는 반도체 소자의 퓨즈.The method according to claim 1,
And the conductive pattern is a plate electrode. 반도체 기판 상부에 도전 패턴을 형성하는 단계;
상기 도전 패턴에 전원 전압(Vss)을 연결하는 단계;
상기 도전 패턴을 포함하는 상기 반도체 기판 상부에 층간 절연막을 형성하는 단계; 및
상기 층간 절연막 상부에 퓨즈 패턴을 형성하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.Forming a conductive pattern on the semiconductor substrate;
Connecting a power supply voltage Vss to the conductive pattern;
Forming an interlayer insulating layer on the semiconductor substrate including the conductive pattern; And
Forming a fuse pattern on the interlayer insulating layer;
A fuse forming method of a semiconductor device comprising a. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 has been abandoned due to the setting registration fee. 청구항 9에 있어서,
상기 도전 패턴을 형성하는 단계에서,
상기 도전 패턴은 플레이트 전극으로 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.The method according to claim 9,
In the step of forming the conductive pattern,
And the conductive pattern is formed of a plate electrode. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.Claim 11 was abandoned upon payment of a setup registration fee. 청구항 10에 있어서,
상기 플레이트 전극을 형성하는 단계는 셀 영역의 플레이트 전극 형성과 동시에 진행하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.The method of claim 10,
The forming of the plate electrode is a method of forming a fuse of a semiconductor device, characterized in that at the same time proceeds with the formation of the plate electrode of the cell region. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.Claim 12 is abandoned in setting registration fee. 청구항 9에 있어서,
상기 도전 패턴은 폴리실리콘을 포함하는 물질로 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.The method according to claim 9,
The conductive pattern is a fuse forming method of a semiconductor device, characterized in that formed of a material containing polysilicon. 삭제delete 청구항 14은(는) 설정등록료 납부시 포기되었습니다.Claim 14 has been abandoned due to the setting registration fee. 청구항 9에 있어서,
상기 도전 패턴에 전원 전압(Vss)을 연결하는 단계에서
상기 도전 패턴에 연결된 전원 전압(Vss)을 조절할 수 있는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.The method according to claim 9,
Connecting a power supply voltage Vss to the conductive pattern
And a power supply voltage (Vss) connected to the conductive pattern. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.Claim 15 is abandoned in the setting registration fee payment. 청구항 9에 있어서,
상기 도전 패턴을 형성하는 단계에서
상기 도전 패턴은 상기 퓨즈 패턴의 블로잉부에서 어긋나는 위치에 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.The method according to claim 9,
In the step of forming the conductive pattern
And the conductive pattern is formed at a position shifted from a blowing portion of the fuse pattern. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.Claim 16 has been abandoned due to the setting registration fee. 청구항 9에 있어서,
상기 퓨즈 패턴은 구리를 포함하는 물질로 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.The method according to claim 9,
The fuse pattern is a fuse forming method of a semiconductor device, characterized in that formed of a material containing copper. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.Claim 17 has been abandoned due to the setting registration fee. 청구항 9에 있어서,
상기 퓨즈 패턴은 셀 영역의 금속 배선 형성과 동시에 진행하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.The method according to claim 9,
The fuse pattern is a fuse forming method of a semiconductor device, characterized in that at the same time proceeds with the formation of the metal wiring in the cell region. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.Claim 18 has been abandoned due to the setting registration fee. 청구항 9에 있어서,
상기 퓨즈 패턴을 형성하는 단계 이후,
상기 퓨즈 패턴에 퓨즈 블로잉 공정을 진행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.The method according to claim 9,
After forming the fuse pattern,
And a fuse blowing process on the fuse pattern.
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