KR101168388B1 - Voltage controlled delay circuit and method thereof - Google Patents

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Abstract

본 발명은 전압 제어 지연 회로 및 방법에 관한 것으로서, 특히, 전압의 크기가 클수록 지연시간이 짧아지는 지연회로에 있어서, 센스앰프 동작시 오버드라이빙 구간의 폭을 결정하는 지연시간을 외부 전원전압의 크기에 따라 변화시킬 수 있도록 하는 기술을 개시한다. 이러한 본 발명은, 직렬 연결된 복수개의 인버터 소자를 구비하여 입력신호를 지연하여 출력신호를 출력하는 CMOS 인버터부와, 복수개의 인버터 소자의 각각의 연결노드에 한쪽 노드가 연결된 복수개의 저항, 및 복수개의 저항의 다른 한쪽 노드와 각각 연결된 복수개의 모스 캐패시터를 포함한다. The present invention relates to a voltage control delay circuit and a method. In particular, in a delay circuit in which a delay time is shorter as a voltage is increased, a delay time for determining a width of an overdriving section during a sense amplifier operation is determined by the magnitude of an external power supply voltage. Disclosed is a technique that allows the change according to the present invention. The present invention includes a CMOS inverter unit having a plurality of inverter elements connected in series to delay an input signal and outputting an output signal, a plurality of resistors having one node connected to each connection node of the plurality of inverter elements, and a plurality of And a plurality of MOS capacitors each connected with the other node of the resistor.

Description

전압 제어 지연 회로 및 방법{Voltage controlled delay circuit and method thereof}Voltage controlled delay circuit and method

도 1 내지 도 6은 종래기술에 따른 전압 제어 지연 회로를 설명하기 위한 회로도 및 그래프. 1 to 6 are circuit diagrams and graphs for explaining a voltage control delay circuit according to the prior art.

도 7은 본 발명에 따른 전압 제어 지연 회로에 관한 회로도. 7 is a circuit diagram of a voltage controlled delay circuit according to the present invention.

도 8은 본 발명에 따른 전압 제어 지연 회로의 시뮬레이션도. 8 is a simulation diagram of a voltage controlled delay circuit according to the present invention.

도 9는 본 발명에 따른 전압 제어 지연 회로에 관한 다른 실시예. 9 is another embodiment of a voltage controlled delay circuit according to the present invention;

도 10은 본 발명에 따른 전압 제어 지연 회로의 또 다른 실시예. 10 is another embodiment of a voltage controlled delay circuit in accordance with the present invention.

본 발명은 전압 제어 지연 회로 및 방법에 관한 것으로서, 특히, 전압의 크기가 클수록 지연시간이 짧아지는 지연회로에 있어서, 지연회로의 지연시간을 미세하게 조정하거나 공급전압에 따라 지연시간을 변화시킬 수 있도록 하는 기술이다. The present invention relates to a voltage control delay circuit and a method, and particularly, in a delay circuit in which a delay time is shorter as a voltage is increased, the delay time of the delay circuit can be finely adjusted or the delay time can be changed according to a supply voltage. Technology

일반적으로 전압 제어 지연 회로(Voltage controlled delay circuit)는 전압이 증가함에 따라 지연시간을 감소시킬 수 있도록 하는 지연회로이다. In general, a voltage controlled delay circuit is a delay circuit that allows the delay time to decrease as the voltage increases.

도 1은 이러한 종래의 CMOS 인버터 지연회로(CMOS Inverter Delay Circuit)의 회로도이다. 1 is a circuit diagram of such a conventional CMOS inverter delay circuit (CMOS Inverter Delay Circuit).

종래의 CMOS 인버터 지연회로는 직렬연결된 복수개의 인버터 및 버퍼 IV1~IV3, BUF1~BUF3를 구비한다. 이러한 구성을 갖는 종래의 CMOS 인버터 지연회로는, 공급전압의 크기가 증가하면 CMOS 트랜지스터의 턴온저항 Ron(Turn-on resistance)이 줄어들게 되고, 이로 인해 출력단의 전압 변화가 빨라지게 되어 인버터 및 버퍼 IV1~IV3, BUF1~BUF3의 지연시간이 감소하게 된다. The conventional CMOS inverter delay circuit includes a plurality of inverters and buffers IV1 to IV3 and BUF1 to BUF3 connected in series. In the conventional CMOS inverter delay circuit having such a configuration, when the magnitude of the supply voltage is increased, the turn-on resistance (Turn-on resistance) of the CMOS transistor is reduced, which causes the voltage change at the output stage to be increased, thereby causing the inverter and the buffer IV1 to ~. The delay time of IV3 and BUF1 to BUF3 is reduced.

그런데, 이러한 종래의 CMOS 인버터 지연회로는 도 2의 그래프에서 보는 바와 같이 소자의 특성이 결정되면 전압 Vdd에 따른 지연시간의 변화율이 고정되어 이를 변화시킬 수 없는 문제점이 있다. 따라서, 전압변화에 따라 지연시간을 변경하고자 할 경우 이를 사용할 수 없게 되는 문제점이 있다.However, in the conventional CMOS inverter delay circuit, as shown in the graph of FIG. 2, when the characteristic of the device is determined, there is a problem that the rate of change of the delay time according to the voltage Vdd is fixed and cannot be changed. Therefore, there is a problem in that it cannot be used when the delay time is to be changed according to the voltage change.

도 3은 종래의 전류-스타브드(Current-Starved) 인버터 지연회로에 관한 회로도이다. 3 is a circuit diagram of a conventional current-starved inverter delay circuit.

종래의 전류-스타브드 인버터 지연회로는 복수개의 PMOS트랜지스터 P1~P9와, 복수개의 NMOS트랜지스터 N1~N10을 구비한다. 이러한 구성을 갖는 종래의 전류-스타브드 인버터 지연회로는 전압 VCN의 크기가 증가함에 따라서 지연시간은 줄어들게 된다. 따라서, k의 값을 변화시킴으로써 도 4의 그래프에서 보는 바와 같이 전압 VCN에 따른 지연시간을 변화시킬 수 있도록 한다. The conventional current-stabbed inverter delay circuit includes a plurality of PMOS transistors P1 to P9 and a plurality of NMOS transistors N1 to N10. The conventional current-stabbed inverter delay circuit having such a configuration reduces the delay time as the magnitude of the voltage VCN increases. Therefore, by changing the value of k, it is possible to change the delay time according to the voltage VCN as shown in the graph of FIG.

그런데, 이러한 종래의 전류-스타브드 인버터 지연회로는 트랜지스터의 크기비를 이용하여 전압변화에 따른 지연시간을 변화시키도록 하여 지연시간의 변화율의 조절에 한계가 있다. 그리고, 전류 미러(Current Mirror) 방식을 사용함으로써 항상 일정량의 전류가 소비되는 단점이 있다. 이러한 스탠바이(Standby) 전류 값 을 줄이기 위해 전류 미러에 흐르는 전류 값을 줄이게 되면, 단위 지연 요소의 기본 지연 값 자체가 증가하게 되는 문제점이 있다. 또한, 사용전압으로 전원전압 Vdd과 지연시간 조절전압 VCN의 2개의 전압이 필요하게 되는 문제점이 있다. However, the conventional current-stabbed inverter delay circuit has a limitation in controlling the rate of change of the delay time by changing the delay time according to the voltage change using the size ratio of the transistors. In addition, there is a disadvantage that a certain amount of current is always consumed by using a current mirror method. When the current value flowing in the current mirror is reduced to reduce the standby current value, the basic delay value of the unit delay element itself increases. In addition, there is a problem that two voltages, a power supply voltage Vdd and a delay time control voltage VCN, are required as the use voltage.

도 5는 종래의 캐패시터 로드(Capacitor-loaded) 인버터 지연회로에 관한 회로도이다. 5 is a circuit diagram of a conventional capacitor-loaded inverter delay circuit.

종래의 캐패시터 로드 인버터 지연회로는 복수개의 인버터 IV6~IV9와, 복수개의 NMOS 트랜지스터 N11~N14 및 복수개의 캐패시터 C1~C4를 구비한다. 이러한 구성을 갖는 종래의 캐패시터 로드 인버터 지연회로는 도 6의 전압 VCN 대비 지연시간을 나타내는 그래프에서 보는 바와 같이, 전압 VCN이 증가할수록 지연시간이 증가되는 경우에 사용되는 지연회로이다. 따라서, 이러한 종래의 캐패시터 로드 인버터 지연회로를 바탕으로 전압의 증가에 따라 지연시간이 감소되도록 하는 본 발명의 필요성이 대두되었다. The conventional capacitor load inverter delay circuit includes a plurality of inverters IV6 to IV9, a plurality of NMOS transistors N11 to N14, and a plurality of capacitors C1 to C4. The conventional capacitor load inverter delay circuit having such a configuration is a delay circuit used when the delay time increases as the voltage VCN increases, as shown in a graph showing the delay time compared to the voltage VCN of FIG. 6. Therefore, the necessity of the present invention to reduce the delay time with the increase of the voltage based on the conventional capacitor load inverter delay circuit has emerged.

본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로서, 다음과 같은 목적을 갖는다. The present invention has been made to solve the above problems, and has the following object.

첫째, 캐패시터 로드 인버터 지연회로의 구조에서 저항소자를 사용하여 전압증가에 따라 지연시간이 감소되도록 제어하고, 저항값을 조절하여 전압 변화량에 따른 지연시간을 변화시킬 수 있도록 하는데 그 목적이 있다. First, in a structure of a capacitor load inverter delay circuit, a resistance element is used to control the delay time according to the voltage increase, and the resistance time is adjusted to change the delay time according to the voltage change amount.

둘째, 캐패시터 로드 인버터 지연회로의 구조에서 테스트 모드나 퓨즈 커팅을 통해 모스 트랜지스터를 제어함으로써 인버터 지연시간을 가변시킬 수 있도록 하는데 그 목적이 있다. Secondly, in the structure of the capacitor load inverter delay circuit, the purpose of the inverter delay time can be changed by controlling the MOS transistor through a test mode or fuse cutting.

상기한 목적을 달성하기 위한 본 발명의 전압 제어 지연 회로는, 직렬 연결된 복수개의 인버터 소자를 구비하여 입력신호를 지연하여 출력신호를 출력하는 인버터부; 복수개의 인버터 소자의 각각의 연결노드에 한쪽 노드가 연결된 복수개의 저항; 및 복수개의 저항의 다른 한쪽 노드와 각각 연결된 복수개의 캐패시터를 포함하고, 복수개의 저항의 저항값을 조절하여 전원전압의 증가에 따른 복수개의 인버터의 지연시간을 감소시키는 것을 특징으로 한다. The voltage control delay circuit of the present invention for achieving the above object includes an inverter unit having a plurality of inverter elements connected in series to delay the input signal to output the output signal; A plurality of resistors with one node connected to each connection node of the plurality of inverter elements; And a plurality of capacitors respectively connected to the other node of the plurality of resistors, and adjusting the resistance values of the plurality of resistors to reduce delay times of the plurality of inverters according to an increase in power supply voltage.

또한, 본 발명은 직렬 연결된 복수개의 인버터 소자를 구비하여 입력신호를 지연하여 출력신호를 출력하는 인버터부; 복수개의 인버터 소자의 각각의 연결노드에 한쪽 단자가 연결되어 게이트 단자를 통해 인에이블신호가 인가되는 복수개의 모스 트랜지스터; 복수개의 모스 트랜지스터의 다른 한쪽 단자와 각각 연결된 복수개의 캐패시터; 및 테스트모드 신호와 퓨즈커팅 정보를 나타내는 퓨즈신호를 논리연산하여 인에이블 신호를 출력하는 논리연산부를 포함하고, 복수개의 모스 트랜지스터는 테스트모드 신호 또는 퓨즈신호의 활성화시 턴온되어 각각의 연결노드와 복수개의 캐패시터를 연결하며, 테스트모드신호와 퓨즈신호의 비활성화시 턴오프되어 각각의 연결노드와 복수개의 캐패시터의 연결을 차단함을 특징으로 한다.
또한, 본 발명의 전압 제어 지연 방법은, 테스트모드 신호 또는 퓨즈 신호를 수신하는 단계; 테스트모드 신호 또는 퓨즈 신호 중 어느 하나 이상이 활성화된 경우 인에이블 신호를 활성화하고, 테스트모드 신호 또는 퓨즈 신호가 모두 활성화되지 않은 경우 인에이블 신호를 비활성화하는 단계; 및 인에이블 신호가 활성화된 경우 지연회로의 지연시간을 감소시키는 단계를 포함하는 것을 특징으로 한다. In addition, the present invention includes an inverter unit having a plurality of inverter elements connected in series to delay the input signal to output the output signal; A plurality of MOS transistors in which one terminal is connected to each connection node of the plurality of inverter elements, and an enable signal is applied through the gate terminal; A plurality of capacitors each connected to the other terminal of the plurality of MOS transistors; And a logic operation unit configured to logically operate the fuse signal indicating the test mode signal and the fuse cutting information and output an enable signal, wherein the plurality of MOS transistors are turned on when the test mode signal or the fuse signal is activated, and each connection node and the plurality of MOS transistors are turned on. Two capacitors are connected, and the test mode signal and the fuse signal are turned off when the test mode signal and the fuse signal are inactivated, thereby disconnecting each connection node and the plurality of capacitors.
In addition, the voltage control delay method of the present invention, receiving a test mode signal or a fuse signal; Activating the enable signal when at least one of the test mode signal and the fuse signal is activated, and deactivating the enable signal when both the test mode signal and the fuse signal are not activated; And reducing the delay time of the delay circuit when the enable signal is activated.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 7은 본 발명에 따른 전압 제어 지연 회로의 회로도이다. 7 is a circuit diagram of a voltage controlled delay circuit according to the present invention.

본 발명은 인버터 IV10,IV11, 저항 R1,R2 및 캐패시터 C5,C6를 구비한다. The present invention includes inverters IV10, IV11, resistors R1, R2 and capacitors C5, C6.

여기서, 인버터 IV10는 입력신호 IN를 반전하여 출력하고, 인버터 IV11는 인버터 IV10의 출력을 반전하여 출력신호 OUT를 출력한다. 그리고, 저항 R1은 인버터 IV10의 출력단자와 캐패시터 C5 사이에 연결된다. 캐패시터 C5는 저항 R1과 접 지전압단 사이에 연결된다. 또한, 저항 R2은 인버터 IV11의 출력단자와 캐패시터 C6 사이에 연결된다. 캐패시터 C6는 저항 R2과 전원전압단 사이에 연결된다. Here, the inverter IV10 inverts and outputs the input signal IN, and the inverter IV11 inverts the output of the inverter IV10 and outputs the output signal OUT. The resistor R1 is connected between the output terminal of the inverter IV10 and the capacitor C5. Capacitor C5 is connected between resistor R1 and the ground voltage terminal. In addition, resistor R2 is connected between the output terminal of inverter IV11 and capacitor C6. Capacitor C6 is connected between resistor R2 and the supply voltage terminal.

여기서, 캐패시터 C5는 NMOS 캐패시터로 구성되고, 캐패시터 C6는 PMOS 캐패시터로 구성되는 것이 바람직하다. Here, capacitor C5 is preferably composed of NMOS capacitors, and capacitor C6 is preferably composed of PMOS capacitors.

이러한 구성을 갖는 본 발명은 CMOS 인버터 IV10,IV11가 동작할 때 저항 R1,R2의 저항값이 클수록 내부전압 Vint가 캐패시터 C5,C6에 충전되는 것이 어렵게 되어 캐패시터 전압 Vcap이 느리게 상승하게 된다. 반면에, 상대적으로 내부전압 Vint의 전위는 저항 R1,R2의 저항값이 클수록 더 빨리 상승하게 된다. 따라서, 저항 R1,R2의 저항값이 클수록 지연시간이 증가하게 된다. According to the present invention having such a configuration, when the CMOS inverters IV10 and IV11 operate, the larger the resistance value of the resistors R1 and R2, the more difficult the internal voltage Vint is charged to the capacitors C5 and C6, which causes the capacitor voltage Vcap to rise slowly. On the other hand, the potential of the internal voltage Vint relatively rises faster as the resistance values of the resistors R1 and R2 become larger. Therefore, the delay time increases as the resistance values of the resistors R1 and R2 become larger.

이때, 전원전압이 증가하게 되면 CMOS 트랜지스터의 턴온저항 Ron(Turn-on resistance)이 감소하게 되어 상대적으로 저항 R1,R2의 저항값이 커지게 된다. 이에 따라, 전원전압이 증가하거나 저항 R1,R2의 저항값이 증가할 경우 지연시간은 감소하게 됨을 알 수 있다. At this time, when the power supply voltage increases, the turn-on resistance Ron (Turn-on resistance) of the CMOS transistor decreases, so that the resistance values of the resistors R1 and R2 become relatively large. Accordingly, it can be seen that the delay time decreases when the power supply voltage increases or the resistance values of the resistors R1 and R2 increase.

따라서, 도 8의 그래프에서 보는 바와 같이 인가 전압(V)의 증가에 따라 지연시간이 감소되는 것을 알 수 있으며, 저항 R1,R2의 저항값을 조절하여 전압 변화량에 따른 지연시간을 변화시킬 수 있도록 한다. Therefore, as shown in the graph of FIG. 8, it can be seen that the delay time decreases as the applied voltage V increases, and the delay time according to the voltage change amount can be changed by adjusting the resistance values of the resistors R1 and R2. do.

예를 들어, 저항 R1,R2의 저항값을 0,2kohm,4kohm,6kohm,8kohm으로 증가시킴에 따라 지연시간이 전압 민감도 기울기는 증가하게 된다. 따라서, 저항 R1,R2의 저항값을 조절함으로써 원하는 전압 민감도를 구현할 수 있도록 한다. For example, as the resistance values of the resistors R1 and R2 are increased to 0,2kohm, 4kohm, 6kohm, and 8kohm, the delay time increases the voltage sensitivity slope. Therefore, by adjusting the resistance value of the resistors R1, R2 it is possible to achieve the desired voltage sensitivity.

도 9는 본 발명에 따른 전압 제어 지연 회로의 다른 실시예이다. 9 is another embodiment of a voltage controlled delay circuit according to the present invention.

본 발명은 인버터 IV12,IV13, NMMOS트랜지스터 N15, PMOS트랜지스터 P10, 캐패시터 C7,C8, 및 논리연산부를 구비한다. 여기서, 논리연산부는 노아게이트 NOR1와 인버터 IV14,IV15를 구비한다. The present invention includes inverters IV12, IV13, NMMOS transistor N15, PMOS transistor P10, capacitors C7, C8, and logic operation. Here, the logic operation unit includes a noble gate NOR1 and inverters IV14 and IV15.

여기서, 인버터 IV12는 입력신호 IN를 반전하여 출력하고, 인버터 IV13는 인버터 IV12의 출력을 반전하여 출력신호 OUT를 출력한다. 그리고, NMOS트랜지스터 N15는 인버터 IV12의 출력단자와 캐패시터 C7 사이에 연결되어 게이트 단자를 통해 인에이블신호 EN가 인가된다. 캐패시터 C7는 NMOS트랜지스터 N15와 접지전압단 사이에 연결된다. Here, the inverter IV12 inverts and outputs the input signal IN, and the inverter IV13 inverts the output of the inverter IV12 and outputs the output signal OUT. The NMOS transistor N15 is connected between the output terminal of the inverter IV12 and the capacitor C7 and the enable signal EN is applied through the gate terminal. Capacitor C7 is connected between NMOS transistor N15 and the ground voltage terminal.

또한, PMOS트랜지스터 P10는 캐패시터 C8와 인버터 IV13의 출력단자 사이에 연결되어 게이트 단자를 통해 인에이블바신호 ENB가 인가된다. 캐패시터 C8는 전원전압단과 PMOS트랜지스터 P10 사이에 연결된다. 여기서, 캐패시터 C7는 NMOS 캐패시터로 구성되고, 캐패시터 C8는 PMOS 캐패시터로 구성되는 것이 바람직하다. In addition, the PMOS transistor P10 is connected between the capacitor C8 and the output terminal of the inverter IV13 so that the enable bar signal ENB is applied through the gate terminal. Capacitor C8 is connected between the supply voltage terminal and the PMOS transistor P10. Here, capacitor C7 is preferably composed of NMOS capacitors, and capacitor C8 is preferably composed of PMOS capacitors.

또한, 노아게이트 NOR1는 테스트모드 신호 TM와 퓨즈신호 FUSE를 노아연산하여 출력한다. 인버터 IV14는 노아게이트 NOR1의 출력을 반전하여 인에이블신호 EN를 출력한다. 인버터 IV15는 인에이블신호 EN를 반전하여 인에이블바신호 ENB를 출력한다. In addition, the NOR gate NOR1 performs a NO operation on the test mode signal TM and the fuse signal FUSE and outputs the result. Inverter IV14 inverts the output of NOR gate NOR1 and outputs an enable signal EN. The inverter IV15 inverts the enable signal EN and outputs the enable bar signal ENB.

이러한 구성을 갖는 도 9의 실시예는 테스트모드신호 TM와 퓨즈신호 FUSE에 따라 지연시간을 가변할 수 있도록 한다. The embodiment of FIG. 9 having such a configuration makes it possible to vary the delay time according to the test mode signal TM and the fuse signal FUSE.

즉, 테스트모드임을 알리는 테스트 모드신호 TM 또는 퓨즈 커팅 정보를 나타내는 퓨즈신호 FUSE가 활성화될 경우 인에이블신호 EN가 하이가 되고, 인에이블바 신호 ENB가 로우가 된다. 이에 따라, NMOS트랜지스터 N15와 PMOS트랜지스터 P10가 턴온되어, 인가 전압(V)의 증가에 따라 지연시간이 감소되도록 한다. That is, when the test mode signal TM indicating the test mode or the fuse signal FUSE indicating the fuse cutting information is activated, the enable signal EN becomes high and the enable bar signal ENB becomes low. Accordingly, the NMOS transistor N15 and the PMOS transistor P10 are turned on so that the delay time decreases as the applied voltage V increases.

반면에, 테스트 모드신호 TM와 퓨즈신호 FUSE가 모두 비활성화될 경우 인에이블신호 EN가 로우가 되고, 인에이블바신호 ENB가 하이가 된다. 이에 따라, NMOS트랜지스터 N15와 PMOS트랜지스터 P10가 턴오프되어, 인버터 IV12,IV13에 의한 지연시간만 가질 수 있도록 한다.On the other hand, when both the test mode signal TM and the fuse signal FUSE are inactivated, the enable signal EN goes low and the enable bar signal ENB goes high. Accordingly, the NMOS transistor N15 and the PMOS transistor P10 are turned off, so that only the delay time of the inverters IV12 and IV13 can be obtained.

도 10은 본 발명에 따른 전압 제어 지연 회로의 또 다른 실시예이다. 10 is another embodiment of a voltage controlled delay circuit according to the present invention.

본 발명은 인버터 IV16~IV19, NMMOS트랜지스터 N16,N17, PMOS트랜지스터 P11,P12 캐패시터 C9~C12, 및 노아게이트 NOR2를 구비한다. The present invention includes inverters IV16 to IV19, NMMOS transistors N16 and N17, PMOS transistors P11 and P12 capacitors C9 to C12, and a noah gate NOR2.

여기서, 인버터 IV16는 입력신호 IN를 반전하여 출력하고, 인버터 IV17는 인버터 IV16의 출력을 반전하여 출력신호 OUT를 출력한다. 그리고, NMOS트랜지스터 N16는 인버터 IV16의 출력단자와 캐패시터 C9 사이에 연결되어 게이트 단자를 통해 인에이블신호 EN가 인가된다. 캐패시터 C9는 NMOS트랜지스터 N16와 접지전압단 사이에 연결된다. Here, the inverter IV16 inverts and outputs the input signal IN, and the inverter IV17 inverts the output of the inverter IV16 and outputs the output signal OUT. The NMOS transistor N16 is connected between the output terminal of the inverter IV16 and the capacitor C9 and the enable signal EN is applied through the gate terminal. Capacitor C9 is connected between NMOS transistor N16 and the ground voltage terminal.

또한, PMOS트랜지스터 P11는 캐패시터 C10와 인버터 IV16의 출력단자 사이에 연결되어 게이트 단자를 통해 인에이블바신호 ENB가 인가된다. 캐패시터 C10는 전원전압단과 PMOS트랜지스터 P11 사이에 연결된다. In addition, the PMOS transistor P11 is connected between the capacitor C10 and the output terminal of the inverter IV16 so that the enable bar signal ENB is applied through the gate terminal. Capacitor C10 is connected between the supply voltage terminal and the PMOS transistor P11.

그리고, NMOS트랜지스터 N17는 인버터 IV17의 출력단자와 캐패시터 C11 사이에 연결되어 게이트 단자를 통해 인에이블신호 EN가 인가된다. 캐패시터 C11는 NMOS트랜지스터 N17와 접지전압단 사이에 연결된다. The NMOS transistor N17 is connected between the output terminal of the inverter IV17 and the capacitor C11 and the enable signal EN is applied through the gate terminal. Capacitor C11 is connected between NMOS transistor N17 and the ground voltage terminal.

또한, PMOS트랜지스터 P12는 캐패시터 C12와 인버터 IV17의 출력단자 사이에 연결되어 게이트 단자를 통해 인에이블바신호 ENB가 인가된다. 캐패시터 C12는 전원전압단과 PMOS트랜지스터 P12 사이에 연결된다. In addition, the PMOS transistor P12 is connected between the capacitor C12 and the output terminal of the inverter IV17 and the enable bar signal ENB is applied through the gate terminal. Capacitor C12 is connected between the supply voltage terminal and the PMOS transistor P12.

여기서, 캐패시터 C9,C11는 NMOS 캐패시터로 구성되고, 캐패시터 C10,C12는 PMOS 캐패시터로 구성되는 것이 바람직하다. Here, capacitors C9 and C11 are preferably NMOS capacitors, and capacitors C10 and C12 are preferably PMOS capacitors.

또한, 노아게이트 NOR2는 테스트모드 신호 TM와 퓨즈신호 FUSE를 노아연산하여 출력한다. 인버터 IV18는 노아게이트 NOR2의 출력을 반전하여 인에이블신호 EN를 출력한다. 인버터 IV19는 인에이블신호 EN를 반전하여 인에이블바신호 ENB를 출력한다. In addition, the NOR gate NOR2 performs a NO operation on the test mode signal TM and the fuse signal FUSE and outputs the result. Inverter IV18 inverts the output of NOR gate NOR2 and outputs an enable signal EN. Inverter IV19 inverts the enable signal EN and outputs the enable bar signal ENB.

이러한 구성을 갖는 도 10의 실시예는 테스트모드신호 TM와 퓨즈신호 FUSE에 따라 지연시간을 가변할 수 있도록 한다. The embodiment of FIG. 10 having such a configuration makes it possible to vary the delay time according to the test mode signal TM and the fuse signal FUSE.

즉, 테스트모드임을 알리는 테스트 모드신호 TM 또는 퓨즈 커팅 정보를 나타내는 퓨즈신호 FUSE가 활성화될 경우 인에이블신호 EN가 하이가 되고, 인에이블바신호 ENB가 로우가 된다. 이에 따라, NMOS트랜지스터 N16,N17와 PMOS트랜지스터 P11,P12가 모두 턴온되어, 인가 전압(V)의 증가에 따라 지연시간이 감소되도록 제어한다. That is, when the test mode signal TM indicating the test mode or the fuse signal FUSE indicating the fuse cutting information is activated, the enable signal EN becomes high and the enable bar signal ENB becomes low. Accordingly, the NMOS transistors N16 and N17 and the PMOS transistors P11 and P12 are both turned on to control the delay time to decrease as the applied voltage V is increased.

반면에, 테스트 모드신호 TM와 퓨즈신호 FUSE가 모두 비활성화될 경우 인에이블신호 EN가 로우가 되고, 인에이블바신호 ENB가 하이가 된다. 이에 따라, NMOS트랜지스터 N16,N17와 PMOS트랜지스터 P11,P12가 모두 턴오프되어, 인버터 IV16,IV17에 의한 지연성분만 가질 수 있도록 한다.On the other hand, when both the test mode signal TM and the fuse signal FUSE are inactivated, the enable signal EN goes low and the enable bar signal ENB goes high. Accordingly, both the NMOS transistors N16 and N17 and the PMOS transistors P11 and P12 are turned off, so that only the delay components of the inverters IV16 and IV17 can be provided.

이상에서 설명한 바와 같이, 본 발명은 다음과 같은 효과를 제공한다. As described above, the present invention provides the following effects.

첫째, 캐패시터 로드 인버터 지연회로의 구조에서 저항소자를 사용하여 전압증가에 따라 지연시간이 감소되도록 제어하고, 저항값을 조절하여 지연시간을 변화시킴으로써 전압 변화량에 따른 지연시간의 변화 범위가 상대적으로 넓어지게 된다. First, in the structure of the capacitor load inverter delay circuit, the delay time is reduced according to the increase of the voltage by using a resistance element, and the delay time is changed according to the voltage change amount by changing the delay time by adjusting the resistance value. You lose.

둘째, 전원전압(Vdd) 하나 만으로 인버터의 지연시간을 제어하므로 회로의 면적을 줄이고 단순화시킬 수 있다 Second, since the delay time of the inverter is controlled by only one supply voltage Vdd, the circuit area can be reduced and simplified.

셋째, 캐패시터 로드 인버터 지연회로의 구조에서 테스트 모드나 퓨즈 커팅을 통해 모스 트랜지스터를 제어함으로써 인버터 지연시간을 효율적으로 가변시킬 수 있도록 하는 효과를 제공한다. Third, in the structure of the capacitor load inverter delay circuit, by controlling the MOS transistor through a test mode or fuse cutting, the inverter delay time can be effectively changed.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다. It will be apparent to those skilled in the art that various modifications, additions, and substitutions are possible, and that various modifications, additions and substitutions are possible, within the spirit and scope of the appended claims. As shown in Fig.

Claims (12)

직렬 연결된 복수개의 인버터 소자를 구비하여 입력신호를 지연하여 출력신호를 출력하는 인버터부; An inverter unit having a plurality of inverter elements connected in series and delaying an input signal to output an output signal; 상기 복수개의 인버터 소자의 각각의 연결노드에 한쪽 노드가 연결된 복수개의 저항; 및 A plurality of resistors in which one node is connected to each connection node of the plurality of inverter elements; And 상기 복수개의 저항의 다른 한쪽 노드와 각각 연결된 복수개의 캐패시터를 포함하고, A plurality of capacitors each connected with the other node of the plurality of resistors, 상기 복수개의 저항의 저항값을 조절하여 전원전압의 증가에 따른 상기 복수개의 인버터의 지연시간을 감소시키는 것을 특징으로 하는 전압 제어 지연 회로. And controlling the resistance values of the plurality of resistors to reduce delay times of the plurality of inverters due to an increase in power supply voltage. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제 1항에 있어서, 상기 복수개의 캐패시터는 상기 복수개의 저항과 접지전압단 사이에 연결된 NMOS 캐패시터를 포함하는 것을 특징으로 하는 전압 제어 지연 회로. 2. The voltage controlled delay circuit of claim 1, wherein the plurality of capacitors comprise NMOS capacitors coupled between the plurality of resistors and a ground voltage terminal. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 has been abandoned due to the setting registration fee. 제 1항에 있어서, 상기 복수개의 캐패시터는 상기 복수개의 저항과 전원전압단 사이에 연결된 PMOS 캐패시터를 포함하는 것을 특징으로 하는 전압 제어 지연 회로. 2. The voltage controlled delay circuit of claim 1, wherein the plurality of capacitors include a PMOS capacitor connected between the plurality of resistors and a power supply voltage terminal. 삭제delete 직렬 연결된 복수개의 인버터 소자를 구비하여 입력신호를 지연하여 출력신호를 출력하는 인버터부; An inverter unit having a plurality of inverter elements connected in series and delaying an input signal to output an output signal; 상기 복수개의 인버터 소자의 각각의 연결노드에 한쪽 단자가 연결되어 게이트 단자를 통해 인에이블신호가 인가되는 복수개의 모스 트랜지스터; A plurality of MOS transistors in which one terminal is connected to each connection node of the plurality of inverter elements, and an enable signal is applied through a gate terminal; 상기 복수개의 모스 트랜지스터의 다른 한쪽 단자와 각각 연결된 복수개의 캐패시터; 및 A plurality of capacitors each connected to the other terminal of the plurality of MOS transistors; And 테스트모드 신호와 퓨즈커팅 정보를 나타내는 퓨즈신호를 논리연산하여 상기 인에이블 신호를 출력하는 논리연산부를 포함하고, A logic operation unit configured to logically perform a test mode signal and a fuse signal indicating the fuse cutting information and output the enable signal; 상기 복수개의 모스 트랜지스터는 상기 테스트모드 신호 또는 상기 퓨즈신호의 활성화시 턴온되어 상기 각각의 연결노드와 상기 복수개의 캐패시터를 연결하며, 상기 테스트모드신호와 상기 퓨즈신호의 비활성화시 턴오프되어 상기 각각의 연결노드와 상기 복수개의 캐패시터의 연결을 차단함을 특징으로 하는 전압 제어 지연 회로. The plurality of MOS transistors are turned on when the test mode signal or the fuse signal is activated to connect the respective connection nodes and the plurality of capacitors, and are turned off when the test mode signal and the fuse signal are inactivated. Voltage-controlled delay circuit, characterized in that for disconnecting the connection node and the plurality of capacitors. 삭제delete 청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee. 제 5항에 있어서, 상기 복수개의 모스 트랜지스터는 The method of claim 5, wherein the plurality of MOS transistors 상기 각각의 연결노드 중 제 1노드와 제 1캐패시터 사이에 연결되어 게이트 단자를 통해 상기 인에이블신호가 인가되는 제 1NMOS트랜지스터; 및A first NMOS transistor connected between a first node and a first capacitor of each of the connection nodes to which the enable signal is applied through a gate terminal; And 청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid. 제 7항에 있어서, 상기 복수개의 모스 트랜지스터는 The method of claim 7, wherein the plurality of MOS transistors 상기 제 1노드와 제 3캐패시터 사이에 연결되어 게이트 단자를 통해 상기 인에이블신호의 반전신호가 인가되는 제 1PMOS트랜지스터; 및 A first PMOS transistor connected between the first node and a third capacitor to receive an inverted signal of the enable signal through a gate terminal; And 상기 제 2노드와 제 4캐패시터 사이에 연결되어 게이트 단자를 통해 상기 인에이블신호의 반전신호가 인가되는 제 2PMOS트랜지스터를 포함하는 것을 특징으로 하는 전압 제어 지연 회로. And a second PMOS transistor connected between the second node and the fourth capacitor to receive an inverted signal of the enable signal through a gate terminal. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 has been abandoned due to the setting registration fee. 제 5항에 있어서, 상기 논리연산부는 The method of claim 5, wherein the logical operation unit 상기 테스트모드 신호와 상기 퓨즈신호를 논리연산하는 논리소자; A logic element for performing a logic operation on the test mode signal and the fuse signal; 상기 논리소자의 출력을 반전하여 상기 인에이블 신호를 출력하는 제 1인버터; 및 A first inverter configured to invert an output of the logic device to output the enable signal; And 상기 인에이블 신호를 반전하는 제 2인버터를 포함하는 것을 특징으로 하는 전압 제어지연 회로. And a second inverter for inverting the enable signal. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 has been abandoned due to the setting registration fee. 제 5항에 있어서, 상기 복수개의 캐패시터는 상기 복수개의 모스 트랜지스터의 다른 한쪽 단자와 접지전압단 사이에 연결된 NMOS 캐패시터를 포함하는 것을 특 징으로 하는 전압 제어 지연 회로. 6. The voltage controlled delay circuit of claim 5, wherein the plurality of capacitors comprise an NMOS capacitor connected between the other terminal of the plurality of MOS transistors and a ground voltage terminal. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.Claim 11 was abandoned upon payment of a setup registration fee. 제 5항에 있어서, 상기 복수개의 캐패시터는 상기 복수개의 모스 트랜지스터의 다른 한쪽 단자와 전원전압단 사이에 연결된 PMOS 캐패시터를 포함하는 것을 특징으로 하는 전압 제어 지연 회로. 6. The voltage controlled delay circuit of claim 5, wherein the plurality of capacitors include a PMOS capacitor connected between the other terminal of the plurality of MOS transistors and a power supply voltage terminal. 테스트모드 신호 또는 퓨즈 신호를 수신하는 단계; Receiving a test mode signal or a fuse signal; 상기 테스트모드 신호 또는 퓨즈 신호 중 어느 하나 이상이 활성화된 경우 인에이블 신호를 활성화하고, 상기 테스트모드 신호 또는 퓨즈 신호가 모두 활성화되지 않은 경우 상기 인에이블 신호를 비활성화하는 단계; 및 Activating an enable signal when at least one of the test mode signal and the fuse signal is activated, and deactivating the enable signal when both the test mode signal and the fuse signal are not activated; And 상기 인에이블 신호가 활성화된 경우 지연회로의 지연시간을 감소시키는 단계를 포함하는 것을 특징으로 하는 전압 제어 지연 방법. And reducing the delay time of the delay circuit when the enable signal is activated.
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