KR101166071B1 - Voltage level converting circuit with stable transition delay characteristic - Google Patents

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Abstract

여기에 제공되는 전압 레벨 변환 회로는 제 1 전압의 입력 신호를 제 2 전압의 출력 신호로 변환하며, 상기 입력 신호를 입력받기 위한 입력 단자와; 상기 출력 단자를 출력하기 위한 출력 단자와; 그리고 상기 입력 단자와 상기 출력 단자 사이에 병렬 연결된 제 1 및 제 2 레벨 쉬프트 유니트들을 포함한다. 특히, 상기 제 1 및 제 2 레벨 쉬프트 유니트들은 상기 제 1 및 제 2 전압들의 변화시 상기 출력 신호의 상승 및 하강 천이 지연이 동일한 비율로 변화되도록 상이한 천이 지연 특성을 갖는다.

Figure 112005045725440-pat00001

The voltage level converting circuit provided herein includes an input terminal for converting an input signal of a first voltage into an output signal of a second voltage and receiving the input signal; An output terminal for outputting the output terminal; And first and second level shift units connected in parallel between the input terminal and the output terminal. In particular, the first and second level shift units have different transition delay characteristics such that the rising and falling transition delays of the output signal change at the same rate upon change of the first and second voltages.

Figure 112005045725440-pat00001

Description

안정된 천이 지연 특성을 갖는 전압 레벨 변환 회로{VOLTAGE LEVEL CONVERTING CIRCUIT WITH STABLE TRANSITION DELAY CHARACTERISTIC}VOLTAGE LEVEL CONVERTING CIRCUIT WITH STABLE TRANSITION DELAY CHARACTERISTIC}

도 1은 종래 기술에 따른 전압 레벨 변환 회로를 보여주는 회로도;1 is a circuit diagram showing a voltage level converting circuit according to the prior art;

도 2a 내지 도 2d는 모오스 트랜지스터의 게이트-소오스 전압에 따른 천이 지연 특성을 설명하기 위한 도면;2A to 2D are diagrams for explaining a transition delay characteristic according to a gate-source voltage of a MOS transistor;

도 3은 입력 및 출력 전압들의 변화에 따른 천이 지연 특성을 보여주는 도면;3 is a diagram illustrating a transition delay characteristic according to changes in input and output voltages;

도 4는 본 발명에 따른 전압 레벨 변환 회로를 보여주는 블록도;4 is a block diagram showing a voltage level converting circuit according to the present invention;

도 5a 및 도 5b는 도 4에 도시된 전압 레벨 변환 회로의 천이 지연 특성을 보여주는 도면;5A and 5B show transition delay characteristics of the voltage level converting circuit shown in FIG. 4;

도 6은 입력 및 출력 전압들의 변화에 따른 천이 지연 특성을 보여주는 도면; 그리고6 illustrates transition delay characteristics with changes in input and output voltages; And

도 7 내지 도 15은 본 발명의 다른 실시예들에 따른 도 4의 전압 레벨 변환 회로를 보여주는 회로도이다.7 through 15 are circuit diagrams illustrating the voltage level converting circuit of FIG. 4 according to other embodiments of the inventive concept.

* 도면의 주요 부분에 대한 부호 설명 *Description of the Related Art [0002]

100 : 전압 레벨 변환 회로 120 : 제 1 레벨 쉬프트 유니트100: voltage level converting circuit 120: first level shift unit

140 : 제 2 레벨 쉬프트 유니트140: second level shift unit

본 발명은 집적 회로 장치에 관한 것으로, 좀 더 구체적으로는 전압 레벨 변환 회로에 관한 것이다.TECHNICAL FIELD The present invention relates to integrated circuit devices and, more particularly, to voltage level conversion circuits.

모바일 시장의 증대에 따라 다양한 동작 조건들이 요구되고 있다. 예를 들면, 모바일 장치에 특히 요구되는 조건은 제한된 용량의 배터리를 이용하여 동작 성능이 적정하게 장시간 유지되어야 한다는 것이다. 이를 만족시키기 위한 여러 가지의 에너지 절약 기법들이 제안되어 오고 있다. 그러한 기법들 중 하나는 모바일 장치를 구성하는 기능 블록들에 블록 단위로 다른 전압들을 공급하는 것이다. 이 경우, 고성능이 요구되는 기능 블록에는 높은 전압이 인가되는 반면에, 저성능이 요구되는 블록에는 낮은 전압이 인가된다. 서로 다른 전압들이 기능 블록들에 공급되기 때문에, 잘 알려진 바와 같이, 외부 전압과 내부 전압 사이의 전압차로 인해 각 기능 블록의 인터페이스에서는 누설 전류가 증가하거나 정상적인 기능을 보장하는 것이 어렵다.As the mobile market grows, various operating conditions are required. For example, a particular requirement for mobile devices is that operating performance must be maintained for an adequately long time using a limited capacity battery. Various energy saving techniques have been proposed to satisfy this problem. One such technique is to supply different voltages block by block to the functional blocks that make up a mobile device. In this case, a high voltage is applied to a functional block requiring high performance, while a low voltage is applied to a block requiring low performance. Since different voltages are supplied to the functional blocks, as is well known, due to the voltage difference between the external voltage and the internal voltage, it is difficult to increase leakage current or to ensure normal function at the interface of each functional block.

앞서 언급된 문제점들을 해결하기 위해서, 잘 알려진 바와 같이, 기능 블록의 인터페이스에는 도 1에 도시된 바와 같은 전압 레벨 변환 회로(또는 "레벨 쉬프터 회로"라 불림)가 적용된다.In order to solve the aforementioned problems, as is well known, a voltage level converting circuit (or referred to as a "level shifter circuit") as shown in FIG. 1 is applied to the interface of the functional block.

다른 에너지 절약 기법으로서 동적 전압 스케일링(dynamic voltage scalling: DVS) 기법이 제안되었다. DVS 기법은 기능 블록에 공급되는 전압을 동작 조건에 따라 가변/조절함으로써 전력 소모를 줄이는 것이다. 예를 들면, 정상 상태에서는 높은 전압이 사용되는 반면에, 유휴 상태에서는 낮은 전압이 사용된다. DVS 기법이 적용되는 경우, 기능 블록의 동작 전압이 주변의 기능 블록의 동작 전압보다 낮아지거나 높아질 수 있다. 기능 블록의 동작 전압이 주변의 기능 블록의 동작 전압보다 낮아지거나 높아질 때, 회로 특성에 심각한 문제가 초래된다. 이를 좀 더 구체적으로 설명하면 다음과 같다.As another energy saving technique, a dynamic voltage scaling (DVS) technique has been proposed. The DVS technique reduces power consumption by varying / adjusting the voltage supplied to the functional block according to operating conditions. For example, high voltages are used in steady state, while low voltages are used in idle state. When the DVS technique is applied, the operating voltage of the functional block may be lower or higher than the operating voltage of the peripheral functional blocks. When the operating voltage of the functional block is lower or higher than the operating voltage of the peripheral functional blocks, serious problems arise in the circuit characteristics. If this is explained in more detail as follows.

신호 전송시 생기는 천이 지연은, 일반적으로, 신호 전송 경로를 구성하는 트랜지스터의 게이트-소오스 전압에 의해서 결정된다. 예를 들면, 도 2a에 도시된 바와 같이, 인버터의 입력 신호(IN1)가 접지 전압의 로우 레벨에서 제 1 전압(VDD1)의 하이 레벨로 천이할 때, NMOS 트랜지스터(M12)가 턴 온된다. 이때, 인버터의 출력(OUT1)은 제 1 전압(VDD1)의 하이 레벨에서 접지 전압의 로우 레벨로 천이하며, 출력 신호(OUT1)의 하이-로우 천이는 NMOS 트랜지스터(M12)의 게이트-소오스 전압에 의해서 결정된다. 마찬가지로, 도 2b에 도시된 바와 같이, 인버터의 입력 신호(IN2)가 접지 전압의 로우 레벨에서 제 2 전압(VDD2)의 하이 레벨로 천이할 때, NMOS 트랜지스터(M14)가 턴 온된다. 이때, 인버터의 출력(OUT2)은 제 1 전압(VDD1)의 하이 레벨에서 로우 레벨로 천이하며, 출력 신호(OUT2)의 하이-로우 천이는 NMOS 트랜지스터(M14)의 게이트-소오스 전압에 의해서 결정된다.The transition delay that occurs during signal transmission is generally determined by the gate-source voltage of the transistors that make up the signal transmission path. For example, as shown in FIG. 2A, when the input signal IN1 of the inverter transitions from the low level of the ground voltage to the high level of the first voltage VDD1, the NMOS transistor M12 is turned on. At this time, the output OUT1 of the inverter transitions from the high level of the first voltage VDD1 to the low level of the ground voltage, and the high-low transition of the output signal OUT1 is applied to the gate-source voltage of the NMOS transistor M12. Determined by Similarly, as shown in FIG. 2B, when the input signal IN2 of the inverter transitions from the low level of the ground voltage to the high level of the second voltage VDD2, the NMOS transistor M14 is turned on. At this time, the output OUT2 of the inverter transitions from the high level of the first voltage VDD1 to the low level, and the high-low transition of the output signal OUT2 is determined by the gate-source voltage of the NMOS transistor M14. .

여기서, 제 1 전압(VDD1)이 제 2 전압(VDD2)보다 높다고 가정하자. 이러한 가정에 따르면, 출력 신호(OUT1)의 하이-로우 천이는 NMOS 트랜지스터(M12)의 게이트-소오스 전압이 NMOS 트랜지스터(M14)의 게이트-소오스 전압보다 크기 때문에 출 력 신호(OUT2)의 하이-로우 천이보다 빠르다.Here, assume that the first voltage VDD1 is higher than the second voltage VDD2. According to this assumption, the high-low transition of the output signal OUT1 is the high-low of the output signal OUT2 because the gate-source voltage of the NMOS transistor M12 is greater than the gate-source voltage of the NMOS transistor M14. Faster than the transition

이하, 제 1 전압(VDD1)이 제 2 전압(VDD2)보다 높은 조건에서 출력 신호(OUT1)의 하이-로우 천이를 고속 천이(fast transition)이라 칭하고 출력 신호(OUT2)의 하이-로우 천이를 저속 천이(slow transition)이라 칭한다. 고속 천이시의 신호 지연 시간은 저속 천이시의 신호 지연 시간보다 짧다.Hereinafter, when the first voltage VDD1 is higher than the second voltage VDD2, the high-low transition of the output signal OUT1 is referred to as a fast transition, and the high-low transition of the output signal OUT2 is slow. This is called a slow transition. The signal delay time at the fast transition is shorter than the signal delay time at the slow transition.

이에 반해서, 도 2c에 도시된 바와 같이, 인버터의 입력 신호(IN3)가 제 1 전압(VDD1)의 하이 레벨에서 접지 전압의 로우 레벨로 천이할 때, PMOS 트랜지스터(M15)가 턴 온된다. 이때, 인버터의 출력(OUT3)은 접지 전압의 로우 레벨에서 제 1 전압(VDD1)의 하이 레벨로 천이하며, 출력 신호(OUT3)의 로우-하이 천이는 PMOS 트랜지스터(M15)의 게이트-소오스 전압에 의해서 결정된다. 마찬가지로, 도 2d에 도시된 바와 같이, 인버터의 입력 신호(IN4)가 제 2 전압(VDD2)의 하이 레벨에서 접지 전압의 로우 레벨로 천이할 때, NMOS 트랜지스터(M17)가 턴 온된다. 이때, 인버터의 출력(OUT4)은 접지 전압의 로우 레벨에서 제 1 전압(VDD1)의 하이 레벨로 천이하며, 출력 신호(OUT4)의 로우-하이 천이는 NMOS 트랜지스터(M17)의 게이트-소오스 전압에 의해서 결정된다.In contrast, as shown in FIG. 2C, when the input signal IN3 of the inverter transitions from the high level of the first voltage VDD1 to the low level of the ground voltage, the PMOS transistor M15 is turned on. At this time, the output OUT3 of the inverter transitions from the low level of the ground voltage to the high level of the first voltage VDD1, and the low-high transition of the output signal OUT3 is applied to the gate-source voltage of the PMOS transistor M15. Determined by Similarly, as shown in FIG. 2D, when the input signal IN4 of the inverter transitions from the high level of the second voltage VDD2 to the low level of the ground voltage, the NMOS transistor M17 is turned on. At this time, the output OUT4 of the inverter transitions from the low level of the ground voltage to the high level of the first voltage VDD1, and the low-high transition of the output signal OUT4 is applied to the gate-source voltage of the NMOS transistor M17. Determined by

여기서, 앞서의 가정(VDD1>VDD2)에 따르면, 출력 신호(OUT3)의 로우-하이 천이 뿐만 아니라 출력 신호(OUT4)의 로우-하이 천이는 PMOS 트랜지스터들(M15, M17) 각각의 게이트-소오스 전압이 최대 VDD1이 되기 때문에 고속 천이가 된다.Here, according to the above assumption (VDD1> VDD2), the low-high transition of the output signal OUT4 as well as the low-high transition of the output signal OUT3 is the gate-source voltage of each of the PMOS transistors M15 and M17. This becomes the maximum VDD1, which results in a fast transition.

앞서의 설명으로부터 알 수 있듯이, 제 1 전압(VDD1)이 제 2 전압(VDD2)보다 낮은 경우 출력 신호들(OUT1, OUT3, OUT4)은 각 트랜지스터의 게이트-소오스 전압 이 최대 VDD1이 되기 때문에 저속 천이를 갖는 반면에, 출력 신호(OUT2)는 트랜지스터의 게이트-소오스 전압이 최대 VDD2가 되기 때문에 고속 천이를 갖는다.As can be seen from the foregoing description, when the first voltage VDD1 is lower than the second voltage VDD2, the output signals OUT1, OUT3, and OUT4 have low-speed transitions because the gate-source voltage of each transistor becomes maximum VDD1. On the other hand, the output signal OUT2 has a fast transition since the gate-source voltage of the transistor is at most VDD2.

앞서 언급된 바와 같이, 기능 블록의 동작 전압이 주변의 기능 블록의 동작 전압보다 낮아지거나 높아질 때 전송 신호(특히, 클록 신호)의 듀티비(duty ratio)가 틀어지게 된다. 앞서 설명된 천이 특성을 이용하여 듀티비의 변화를 설명하면 다음과 같다.As mentioned above, the duty ratio of the transmission signal (especially the clock signal) is distorted when the operating voltage of the functional block is lower or higher than the operating voltage of the peripheral functional blocks. The change in duty ratio using the above-described transition characteristics is as follows.

도 1을 참조하면, 먼저, 제 1 전압(VDD1)이 제 2 전압(VDD2)보다 높다고 가정하자. 입력 단자(T1)에 제 1 전압(VDD1)의 하이 레벨에서 접지 전압의 로우 레벨로 천이하는 신호가 인가되는 경우, PMOS 트랜지스터(M1), NMOS 트랜지스터(M5), PMOS 트랜지스터(M4), 그리고 NMOS 트랜지스터(M10)가 턴 온된다. 이때, M1, M5, M4 및 M10 트랜지스터들은 각각 고속 천이, 고속 천이, 저속 천이, 그리고 저속 천이를 갖는다. 입력 단자(T1)에 접지 전압의 로우 레벨에서 제 1 전압(VDD1)의 하이 레벨로 천이하는 신호가 인가되는 경우, NMOS 트랜지스터(M2), PMOS 트랜지스터(M7), NMOS 트랜지스터(M6), 그리고 PMOS 트랜지스터(M9)가 턴 온된다. 이때, M2, M7, M6 및 M9 트랜지스터들은 각각 고속 천이, 고속 천이, 고속 천이, 그리고 저속 천이를 갖는다.Referring to FIG. 1, first, it is assumed that the first voltage VDD1 is higher than the second voltage VDD2. When a signal transitioning from the high level of the first voltage VDD1 to the low level of the ground voltage is applied to the input terminal T1, the PMOS transistor M1, NMOS transistor M5, PMOS transistor M4, and NMOS Transistor M10 is turned on. At this time, the M1, M5, M4, and M10 transistors have a fast transition, a fast transition, a slow transition, and a slow transition, respectively. When a signal transitioning from the low level of the ground voltage to the high level of the first voltage VDD1 is applied to the input terminal T1, the NMOS transistor M2, the PMOS transistor M7, the NMOS transistor M6, and the PMOS are applied. Transistor M9 is turned on. At this time, the M2, M7, M6, and M9 transistors have a fast transition, a fast transition, a fast transition, and a low speed transition, respectively.

계속해서 도 1을 참조하면, 제 1 전압(VDD1)이 제 2 전압(VDD2)보다 낮다고 가정하자. 입력 단자(T1)에 제 1 전압(VDD1)의 하이 레벨에서 접지 전압의 로우 레벨로 천이하는 신호가 인가되는 경우, PMOS 트랜지스터(M1), NMOS 트랜지스터(M5), PMOS 트랜지스터(M4), 그리고 NMOS 트랜지스터(M10)가 턴 온된다. 이때, M1, M5, M4 및 M10 트랜지스터들은 각각 저속 천이, 저속 천이, 고속 천이, 그리고 고속 천이를 갖는다. 입력 단자(T1)에 접지 전압의 로우 레벨에서 제 1 전압(VDD1)의 하이 레벨로 천이하는 신호가 인가되는 경우, NMOS 트랜지스터(M2), PMOS 트랜지스터(M7), NMOS 트랜지스터(M6), 그리고 PMOS 트랜지스터(M9)가 턴 온된다. 이때, M2, M7, M6 및 M9 트랜지스터들은 각각 저속 천이, 저속 천이, 저속 천이, 그리고 고속 천이를 갖는다.Subsequently, referring to FIG. 1, it is assumed that the first voltage VDD1 is lower than the second voltage VDD2. When a signal transitioning from the high level of the first voltage VDD1 to the low level of the ground voltage is applied to the input terminal T1, the PMOS transistor M1, NMOS transistor M5, PMOS transistor M4, and NMOS Transistor M10 is turned on. At this time, the M1, M5, M4, and M10 transistors have a slow transition, a slow transition, a fast transition, and a fast transition, respectively. When a signal transitioning from the low level of the ground voltage to the high level of the first voltage VDD1 is applied to the input terminal T1, the NMOS transistor M2, the PMOS transistor M7, the NMOS transistor M6, and the PMOS are applied. Transistor M9 is turned on. At this time, the M2, M7, M6, and M9 transistors have a slow transition, a slow transition, a slow transition, and a fast transition, respectively.

이하, 고속 천이는 "F"로 그리고 저속 천이는 "S"로 표기되며, 앞서의 천이 변화를 요약하면 아래의 표 1과 같다.Hereinafter, the high speed transition is denoted by "F" and the low speed transition is denoted by "S". Table 1 below summarizes the change of the previous transition.

ININ VDD1 > VDD2VDD1> VDD2 VDD1 < VDD2VDD1 <VDD2 HIGH->LOW (VDD1-> GND)HIGH-> LOW (VDD1-> GND) FFSSFFSS SSFFSSFF LOW->HIGH (GND-> VDD1)LOW-> HIGH (GND-> VDD1) FFFSFFFS SSSFSSSF

표 1에서 알 수 있듯이, 제 1 및 제 2 전압들(VDD1, VDD2)이 변화될 때 상승 및 하강 천이 지연이 변화된다. 하강 천이 지연 특성이 "FFSS"에서 "SSFF"로 바뀌었지만, 하강 천이 지연은 변화되지 않았다. 이에 반해서, 상승 천이 지연 특성은 "FFFS"에서 "SSSF"로 바뀌었고, 그 결과 상승 천이 지연은 2F2S만큼 변화되었다. 이는 전압 레벨 변환 회로(LS)를 통해 전달되는 신호(예를 들면, 클록 신호)의 듀티비가 변화됨을 의미한다. 예를 들면, VDD1>VDD2일 때 클록 신호(OUT_CLK)의 듀티비가 50:50이라고 가정하면, 도 3에 도시된 바와 같이, VDD1<VDD2일 때 클록 신호(OUT_CLK)의 듀티비가 50%를 벗어나게 된다. 왜냐하면, 앞서 설명된 바와 같이, 제 1 및 제 2 전압들(VDD1, VDD2)이 변화될 때 하강 천이 지연의 변화가 상승 천이 지연의 변화와 다르기 때문이다.As can be seen in Table 1, the rise and fall transition delays change when the first and second voltages VDD1 and VDD2 change. The falling transition delay characteristic changed from "FFSS" to "SSFF", but the falling transition delay did not change. In contrast, the rising transition delay characteristic was changed from "FFFS" to "SSSF", and as a result, the rising transition delay was changed by 2F2S. This means that the duty ratio of a signal (for example, a clock signal) transmitted through the voltage level converting circuit LS is changed. For example, assuming that the duty ratio of the clock signal OUT_CLK is 50:50 when VDD1> VDD2, as shown in FIG. 3, the duty ratio of the clock signal OUT_CLK is 50% when VDD1 <VDD2. . This is because, as described above, the change in the falling transition delay is different from the change in the rising transition delay when the first and second voltages VDD1 and VDD2 change.

잘 알려진 바와 같이, 클록 듀티비의 틀어짐으로 인해서 클록 스큐가 유발된다. 클록 스큐는 셋업 마진 및 홀드 마진의 감소를 초래하고, 이는 더 많은 마진이 요구됨을 의미한다. 따라서, 클록 스큐로 인해 속도 저하 및 기능 문제가 야기된다.As is well known, clock skew is caused by a skew in the clock duty ratio. Clock skew results in a reduction in setup margin and hold margin, which means more margin is required. Thus, clock skew causes speed degradation and functional problems.

본 발명의 목적은 동작 전압들의 변화에 무관하게 일정한 듀티비를 유지할 수 있는 전압 레벨 변환 회로를 제공하는 것이다.It is an object of the present invention to provide a voltage level converting circuit capable of maintaining a constant duty ratio regardless of changes in operating voltages.

상술한 제반 목적을 달성하기 위한 본 발명의 일 특징에 따르면, 제 1 전압의 입력 신호를 제 2 전압의 출력 신호로 변환하는 전압 레벨 변환 회로가 제공된다. 전압 레벨 변환 회로는 상기 입력 신호를 입력받기 위한 입력 단자와; 상기 출력 단자를 출력하기 위한 출력 단자와; 그리고 상기 입력 단자와 상기 출력 단자 사이에 병렬 연결된 제 1 및 제 2 레벨 쉬프트 유니트들을 포함하며, 상기 제 1 및 제 2 레벨 쉬프트 유니트들은 상기 제 1 및 제 2 전압들의 변화시 상기 출력 신호의 상승 및 하강 천이 지연이 동일한 비율로 변화되도록 상이한 천이 지연 특성을 갖는다.According to one aspect of the present invention for achieving the above object, there is provided a voltage level conversion circuit for converting an input signal of the first voltage to an output signal of the second voltage. The voltage level converting circuit includes an input terminal for receiving the input signal; An output terminal for outputting the output terminal; And first and second level shift units connected in parallel between the input terminal and the output terminal, wherein the first and second level shift units rise and fall of the output signal upon change of the first and second voltages. It has different transition delay characteristics so that the falling transition delay changes at the same rate.

바람직한 실시예에 있어서, 상기 제 1 및 제 2 레벨 쉬프트 유니트들 각각은 적어도 3개의 신호 천이 스테이지들을 포함한다.In a preferred embodiment, each of the first and second level shift units comprises at least three signal transition stages.

바람직한 실시예에 있어서, 상기 제 1 전압이 상기 제 2 전압보다 높고 상기 입력 신호가 로우 레벨에서 하이 레벨로 천이할 때, 상기 제 1 레벨 쉬프트 유니트의 신호 천이 스테이지들은 "FFF"의 천이 지연 특성을 갖고 상기 제 2 레벨 쉬프트 유니트의 신호 천이 스테이지들은 "FSS"의 천이 지연 특성을 가지며, 상기 "F"는 게이트-소오스 전압에 따른 모오스 트랜지스터의 고속 천이 지연을 나타내고, 상기 "S"는 게이트-소오스 전압에 따른 모오스 트랜지스터의 저속 천이 지연을 나타낸다.In a preferred embodiment, when the first voltage is higher than the second voltage and the input signal transitions from low level to high level, the signal transition stages of the first level shift unit have a transition delay characteristic of "FFF". And the signal transition stages of the second level shift unit have a transition delay characteristic of "FSS", "F" represents a fast transition delay of a MOS transistor according to a gate-source voltage, and "S" represents a gate-source The slow transition delay of the MOS transistor according to the voltage is shown.

바람직한 실시예에 있어서, 상기 제 1 전압이 상기 제 2 전압보다 높고 상기 입력 신호가 상기 하이 레벨에서 상기 로우 레벨로 천이할 때, 상기 제 1 레벨 쉬프트 유니트의 신호 천이 스테이지들은 "FFS"의 천이 지연 특성을 갖고 상기 제 2 레벨 쉬프트 유니트의 신호 천이 스테이지들은 "FFS"의 천이 지연 특성을 갖는다.In a preferred embodiment, when the first voltage is higher than the second voltage and the input signal transitions from the high level to the low level, the signal transition stages of the first level shift unit are delayed transitions of "FFS". And the signal transition stages of the second level shift unit have a transition delay characteristic of "FFS".

바람직한 실시예에 있어서, 상기 제 1 전압이 상기 제 2 전압보다 낮고 상기 입력 신호가 상기 로우 레벨에서 상기 하이 레벨로 천이할 때, 상기 제 1 레벨 쉬프트 유니트의 신호 천이 스테이지들은 "SSS"의 천이 지연 특성을 갖고 상기 제 2 레벨 쉬프트 유니트의 신호 천이 스테이지들은 "SFF"의 천이 지연 특성을 갖는다.In a preferred embodiment, when the first voltage is lower than the second voltage and the input signal transitions from the low level to the high level, the signal transition stages of the first level shift unit are delayed transitions of "SSS". And the signal transition stages of the second level shift unit have a transition delay characteristic of "SFF".

바람직한 실시예에 있어서, 상기 제 1 전압이 상기 제 2 전압보다 낮고 상기 입력 신호가 상기 하이 레벨에서 상기 로우 레벨로 천이할 때, 상기 제 1 레벨 쉬프트 유니트의 신호 천이 스테이지들은 "SSF"의 천이 지연 특성을 갖고 상기 제 2 레벨 쉬프트 유니트의 신호 천이 스테이지들은 "SSF"의 천이 지연 특성을 갖는다.In a preferred embodiment, when the first voltage is lower than the second voltage and the input signal transitions from the high level to the low level, the signal transition stages of the first level shift unit are delayed transitions of "SSF". And the signal transition stages of the second level shift unit have a transition delay characteristic of "SSF".

바람직한 실시예에 있어서, 상기 제 1 레벨 쉬프트 유니트는 상기 입력 단자에 연결된 제 1 인버터와; 상기 제 1 인버터의 출력에 연결된 제 2 인버터와; 그리 고 상기 제 1 및 제 2 인버터들의 출력들에 응답하여 상기 출력 단자를 상기 제 2 전압 및 접지 전압 중 하나로 구동하는 제 1 차동 증폭기를 포함하며, 상기 제 1 및 제 2 인버터들은 상기 제 1 전압을 공급받고, 상기 제 1 차동 증폭기는 상기 제 2 전압을 공급받는다.In a preferred embodiment, the first level shift unit comprises: a first inverter connected to the input terminal; A second inverter connected to the output of the first inverter; And a first differential amplifier for driving the output terminal to one of the second voltage and ground voltage in response to the outputs of the first and second inverters, wherein the first and second inverters comprise the first voltage. Is supplied, and the first differential amplifier is supplied with the second voltage.

바람직한 실시예에 있어서, 상기 제 1 레벨 쉬프트 유니트는 상기 제 1 차동 증폭기의 제 1 교차 접속 노드를 상기 출력 단자로부터 격리시키도록 구성된 격리부가 더 제공된다.In a preferred embodiment, the first level shift unit is further provided with an isolation configured to isolate the first cross connection node of the first differential amplifier from the output terminal.

바람직한 실시예에 있어서, 상기 격리부는 상기 제 2 전압과 상기 출력 단자 사이에 연결되며, 상기 제 1 차동 증폭기의 제 2 교차 접속 노드에 연결된 게이트를 갖는 PMOS 트랜지스터와; 그리고 상기 출력 단자와 접지 전압 사이에 연결되며, 상기 제 2 인버터의 출력에 연결된 게이트를 갖는 NMOS 트랜지스터를 포함한다.In a preferred embodiment, the isolation unit comprises: a PMOS transistor connected between the second voltage and the output terminal, the PMOS transistor having a gate connected to a second cross connection node of the first differential amplifier; And an NMOS transistor connected between the output terminal and the ground voltage and having a gate connected to the output of the second inverter.

바람직한 실시예에 있어서, 상기 제 2 레벨 쉬프트 유니트는 상기 입력 단자에 연결된 제 3 인버터와; 상기 제 3 인버터의 출력 및 상기 입력 신호에 응답하여 상기 제 2 전압 및 접지 전압 중 하나를 갖는 신호를 출력하는 제 2 차동 증폭기와; 그리고 상기 제 2 차동 증폭기의 출력과 상기 출력 단자 사이에 연결된 제 4 인버터를 포함하며, 상기 제 3 인버터는 상기 제 1 전압을 공급받고, 상기 제 2 차동 증폭기 및 상기 제 4 인버터는 상기 제 2 전압을 공급받는다.In a preferred embodiment, the second level shift unit comprises: a third inverter connected to the input terminal; A second differential amplifier outputting a signal having one of the second voltage and the ground voltage in response to the output of the third inverter and the input signal; And a fourth inverter connected between the output of the second differential amplifier and the output terminal, wherein the third inverter is supplied with the first voltage, and the second differential amplifier and the fourth inverter are the second voltage. To be supplied.

바람직한 실시예에 있어서, 상기 제 2 레벨 쉬프트 유니트는 상기 제 1 인버터의 출력 및 상기 입력 신호에 응답하여 상기 제 2 전압 및 접지 전압 중 하나를 갖는 신호를 출력하는 제 2 차동 증폭기와; 그리고 상기 제 2 차동 증폭기의 출력 과 상기 출력 단자 사이에 연결된 제 3 인버터를 포함하며, 상기 제 2 차동 증폭기 및 상기 제 3 인버터는 상기 제 2 전압을 공급받는다.In a preferred embodiment, the second level shift unit comprises: a second differential amplifier for outputting a signal having one of the second voltage and the ground voltage in response to the output of the first inverter and the input signal; And a third inverter connected between the output of the second differential amplifier and the output terminal, wherein the second differential amplifier and the third inverter are supplied with the second voltage.

바람직한 실시예에 있어서, 상기 제 2 레벨 쉬프트 유니트는 상기 제 2 전압과 내부 노드 사이에 연결되며, 상기 제 1 차동 증폭기의 제 1 교차 접속 노드에 연결된 게이트를 갖는 제 1 PMOS 트랜지스터와; 상기 내부 노드와 접지 전압 사이에 연결되며, 상기 입력 단자에 연결된 게이트를 갖는 제 1 NMOS 트랜지스터와; 상기 제 2 전압과 상기 제 1 교차 접속 노드 사이에 연결되며, 상기 내부 노드에 연결된 게이트를 갖는 제 2 PMOS 트랜지스터와; 그리고 상기 출력 단자와 상기 접지 전압 사이에 연결되며, 상기 제 1 차동 증폭기의 제 2 교차 접속 노드에 연결된 게이트를 갖는 제 2 NMOS 트랜지스터를 포함한다.In a preferred embodiment, the second level shift unit comprises: a first PMOS transistor connected between the second voltage and an internal node, the first PMOS transistor having a gate connected to a first cross connection node of the first differential amplifier; A first NMOS transistor connected between the internal node and a ground voltage and having a gate connected to the input terminal; A second PMOS transistor connected between the second voltage and the first cross connection node and having a gate connected to the internal node; And a second NMOS transistor connected between the output terminal and the ground voltage and having a gate connected to a second cross connection node of the first differential amplifier.

바람직한 실시예에 있어서, 상기 제 1 차동 증폭기의 제 1 교차 접속 노드는 상기 출력 단자에 연결된다.In a preferred embodiment, the first cross connection node of the first differential amplifier is connected to the output terminal.

바람직한 실시예에 있어서, 상기 출력 단자에 연결되며, 상기 제 2 전압을 공급받는 인버터가 더 제공된다.In a preferred embodiment, there is further provided an inverter connected to said output terminal and receiving said second voltage.

실시예에 있어서, 상기 제 1 및 제 2 레벨 쉬프트 유니트들 각각은 4개의 신호 천이 스테이지들을 포함한다. 상기 제 1 전압이 상기 제 2 전압보다 높고 상기 입력 신호가 로우 레벨에서 하이 레벨로 천이할 때, 상기 제 1 레벨 쉬프트 유니트의 신호 천이 스테이지들은 "FFFS"의 천이 지연 특성을 갖고 상기 제 2 레벨 쉬프트 유니트의 신호 천이 스테이지들은 "FSSS"의 천이 지연 특성을 가지며, 상기 "F"는 게이트-소오스 전압에 따른 모오스 트랜지스터의 고속 천이 지연을 나타내고, 상기 "S"는 게이트-소오스 전압에 따른 모오스 트랜지스터의 저속 천이 지연을 나타낸다. 이에 반해서, 상기 제 1 전압이 상기 제 2 전압보다 높고 상기 입력 신호가 상기 하이 레벨에서 상기 로우 레벨로 천이할 때, 상기 제 1 레벨 쉬프트 유니트의 신호 천이 스테이지들은 "FFSS"의 천이 지연 특성을 갖고 상기 제 2 레벨 쉬프트 유니트의 신호 천이 스테이지들은 "FFSS"의 천이 지연 특성을 갖는다.In an embodiment, each of the first and second level shift units comprises four signal transition stages. When the first voltage is higher than the second voltage and the input signal transitions from low level to high level, the signal transition stages of the first level shift unit have a transition delay characteristic of "FFFS" and the second level shift The signal transition stages of the unit have a transition delay characteristic of "FSSS", where "F" represents a fast transition delay of the MOS transistor according to the gate-source voltage, and "S" represents a transition delay of the MOS transistor according to the gate-source voltage. Indicates a slow transition delay. In contrast, when the first voltage is higher than the second voltage and the input signal transitions from the high level to the low level, the signal transition stages of the first level shift unit have a transition delay characteristic of "FFSS". The signal transition stages of the second level shift unit have a transition delay characteristic of "FFSS".

또한, 상기 제 1 전압이 상기 제 2 전압보다 낮고 상기 입력 신호가 상기 로우 레벨에서 상기 하이 레벨로 천이할 때, 상기 제 1 레벨 쉬프트 유니트의 신호 천이 스테이지들은 "SSSF"의 천이 지연 특성을 갖고 상기 제 2 레벨 쉬프트 유니트의 신호 천이 스테이지들은 "SFFF"의 천이 지연 특성을 갖는다. 상기 제 1 전압이 상기 제 2 전압보다 낮고 상기 입력 신호가 상기 하이 레벨에서 상기 로우 레벨로 천이할 때, 상기 제 1 레벨 쉬프트 유니트의 신호 천이 스테이지들은 "SSFF"의 천이 지연 특성을 갖고 상기 제 2 레벨 쉬프트 유니트의 신호 천이 스테이지들은 "SSFF"의 천이 지연 특성을 갖는다.Further, when the first voltage is lower than the second voltage and the input signal transitions from the low level to the high level, the signal transition stages of the first level shift unit have a transition delay characteristic of "SSSF" and the The signal transition stages of the second level shift unit have a transition delay characteristic of "SFFF". When the first voltage is lower than the second voltage and the input signal transitions from the high level to the low level, the signal transition stages of the first level shift unit have a transition delay characteristic of "SSFF" and the second The signal transition stages of the level shift unit have a transition delay characteristic of "SSFF".

실시예에 있어서, 상기 제 1 레벨 쉬프트 유니트는 상기 입력 단자에 연결된 제 1 인버터와; 상기 제 1 인버터의 출력에 연결된 제 2 인버터와; 제 1 및 제 2 교차 접속 노드들을 가지며, 상기 제 1 및 제 2 인버터들의 출력들에 응답하여 동작하는 제 1 차동 증폭기와; 그리고 상기 제 1 차동 증폭기의 제 1 교차 접속 노드를 상기 출력 단자로부터 격리시키며, 상기 제 2 교차 접속 노드 및 상기 제 2 인버터의 출력들에 응답하여 상기 출력 단자를 상기 제 2 전압 및 접지 전압 중 하나로 구동하는 제 1 격리부를 포함하며, 상기 제 1 및 제 2 인버터들은 상기 제 1 전 압을 공급받고, 상기 제 1 차동 증폭기 및 상기 제 1 격리부는 상기 제 2 전압을 공급받는다. 상기 제 1 격리부는 상기 제 2 전압과 상기 출력 단자 사이에 연결되며, 상기 제 1 차동 증폭기의 제 2 교차 접속 노드에 연결된 게이트를 갖는 PMOS 트랜지스터와; 그리고 상기 출력 단자와 접지 전압 사이에 연결되며, 상기 제 2 인버터의 출력에 연결된 게이트를 갖는 NMOS 트랜지스터를 포함한다.The first level shift unit may include: a first inverter connected to the input terminal; A second inverter connected to the output of the first inverter; A first differential amplifier having first and second cross connection nodes and operative in response to the outputs of the first and second inverters; And isolate the first cross connection node of the first differential amplifier from the output terminal, and in response to the outputs of the second cross connection node and the second inverter, set the output terminal to one of the second voltage and the ground voltage. And a first isolator for driving, wherein the first and second inverters are supplied with the first voltage, and the first differential amplifier and the first isolator are supplied with the second voltage. The first isolator comprises a PMOS transistor connected between the second voltage and the output terminal and having a gate connected to a second cross connection node of the first differential amplifier; And an NMOS transistor connected between the output terminal and the ground voltage and having a gate connected to the output of the second inverter.

실시예에 있어서, 상기 제 2 레벨 쉬프트 유니트는 상기 입력 단자에 연결된 제 3 인버터와; 제 3 및 제 4 교차 접속 노드들을 가지며, 상기 제 3 인버터의 출력 및 상기 입력 신호에 응답하여 상기 제 2 전압 및 접지 전압 중 하나를 갖는 신호를 출력하는 제 2 차동 증폭기와; 상기 제 4 교차 접속 노드 및 상기 3 인버터의 출력들에 응답하여 상기 제 2 전압 및 접지 전압 중 하나를 갖는 신호를 출력하는 제 2 격리부와; 그리고 상기 제 2 격리부의 출력과 상기 출력 단자 사이에 연결된 제 4 인버터를 포함하며, 상기 제 3 인버터는 상기 제 1 전압을 공급받고, 상기 제 2 차동 증폭기, 상기 제 2 격리부, 그리고 상기 제 4 인버터는 상기 제 2 전압을 공급받는다. 상기 제 2 격리부는 상기 제 2 전압과 상기 제 4 인버터의 입력 사이에 연결되며, 상기 제 2 차동 증폭기의 제 4 교차 접속 노드에 연결된 게이트를 갖는 PMOS 트랜지스터와; 그리고 상기 제 4 인버터의 입력과 접지 전압 사이에 연결되며, 상기 제 3 인버터의 출력에 연결된 게이트를 갖는 NMOS 트랜지스터를 포함한다.In an embodiment, the second level shift unit comprises: a third inverter connected to the input terminal; A second differential amplifier having third and fourth cross connection nodes and outputting a signal having one of the second voltage and ground voltage in response to the output of the third inverter and the input signal; A second isolator for outputting a signal having one of the second voltage and the ground voltage in response to the outputs of the fourth cross connection node and the third inverter; And a fourth inverter connected between the output of the second isolator and the output terminal, wherein the third inverter is supplied with the first voltage, the second differential amplifier, the second isolator, and the fourth inverter. The inverter is supplied with the second voltage. The second isolator comprises a PMOS transistor coupled between the second voltage and an input of the fourth inverter and having a gate connected to a fourth cross connection node of the second differential amplifier; And an NMOS transistor connected between an input of the fourth inverter and a ground voltage and having a gate connected to an output of the third inverter.

실시예에 있어서, 상기 제 2 레벨 쉬프트 유니트는 제 3 및 제 4 교차 접속 노드들을 가지며, 상기 제 1 인버터의 출력 및 상기 입력 신호에 응답하여 상기 제 2 전압 및 접지 전압 중 하나를 갖는 신호를 출력하는 제 2 차동 증폭기와; 상기 제 4 교차 접속 노드 및 상기 1 인버터의 출력들에 응답하여 상기 제 2 전압 및 접지 전압 중 하나를 갖는 신호를 출력하는 제 2 격리부와; 그리고 상기 제 2 격리부의 출력과 상기 출력 단자 사이에 연결된 제 4 인버터를 포함하며, 상기 제 2 차동 증폭기, 상기 제 2 격리부, 그리고 상기 제 4 인버터는 상기 제 2 전압을 공급받는 다. 상기 제 2 격리부는 상기 제 2 전압과 상기 제 4 인버터의 입력 사이에 연결되며, 상기 제 2 차동 증폭기의 제 4 교차 접속 노드에 연결된 게이트를 갖는 PMOS 트랜지스터와; 그리고 상기 제 4 인버터의 입력과 접지 전압 사이에 연결되며, 상기 제 1 인버터의 출력에 연결된 게이트를 갖는 NMOS 트랜지스터를 포함한다.In an embodiment, said second level shift unit has third and fourth cross connection nodes and outputs a signal having one of said second voltage and ground voltage in response to an output of said first inverter and said input signal. A second differential amplifier; A second isolator for outputting a signal having one of the second voltage and the ground voltage in response to the fourth cross connection node and the outputs of the first inverter; And a fourth inverter connected between the output of the second isolator and the output terminal, wherein the second differential amplifier, the second isolator, and the fourth inverter are supplied with the second voltage. The second isolator comprises a PMOS transistor coupled between the second voltage and an input of the fourth inverter and having a gate connected to a fourth cross connection node of the second differential amplifier; And an NMOS transistor connected between an input of the fourth inverter and a ground voltage and having a gate connected to an output of the first inverter.

참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.Reference numerals are shown in detail in preferred embodiments of the invention, examples of which are shown in the reference figures. In any case, like reference numerals are used in the description and the drawings to refer to the same or like parts.

아래에서, 전압 레벨 변환 회로가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.In the following, a voltage level converting circuit is used as an example for explaining the features and functions of the present invention. However, one of ordinary skill in the art will readily appreciate the other advantages and performances of the present invention in accordance with the teachings herein. The present invention may be implemented or applied through other embodiments as well. In addition, the detailed description may be modified or changed according to aspects and applications without departing from the scope, technical spirit and other objects of the present invention.

도 4는 본 발명에 따른 전압 레벨 변환 회로를 보여주는 블록도이다.4 is a block diagram showing a voltage level converting circuit according to the present invention.

도 4를 참조하면, 본 발명에 따른 전압 레벨 변환 회로(100)는 제 1 및 제 2 레벨 쉬프트 유니트들(120, 140)을 포함한다. 제 1 레벨 쉬프트 유니트(120)는 입력 신호(IN)를 입력받기 위한 입력 단자(101)와 출력 신호를 출력하기 위한 출력 단자(102) 사이에 연결되어 있다. 제 2 레벨 쉬프트 유니트(140)는 입력 단자(101)와 출력 단자(102) 사이에 연결되어 있다. 즉, 제 1 및 제 2 레벨 쉬프트 유니트들(120, 140)은 입력 단자(101)와 출력 단자(102) 사이에 병렬 연결되어 있다. 제 1 및 제 2 레벨 쉬프트 유니트들(120, 140)은 서로 다른 천이 지연 특성을 갖는다. 특히, 제 1 및 제 2 레벨 쉬프트 유니트들(120, 140)은 전압 변화에 따른 상승 천이 지연 및 하강 천이 지연이 동일한 비율로 변화되도록 서로 다른 천이 지연 특성을 갖는다. 상승 천이 지연 및 하강 천이 지연이 동일한 비율로 변화됨에 따라, 전압 레벨 변환 회로(100)의 전압들이 변화되더라도 초기 설정된 듀티비(예를 들면, 50%)가 유지될 수 있다.Referring to FIG. 4, the voltage level converting circuit 100 according to the present invention includes first and second level shift units 120 and 140. The first level shift unit 120 is connected between an input terminal 101 for receiving an input signal IN and an output terminal 102 for outputting an output signal. The second level shift unit 140 is connected between the input terminal 101 and the output terminal 102. That is, the first and second level shift units 120 and 140 are connected in parallel between the input terminal 101 and the output terminal 102. The first and second level shift units 120 and 140 have different transition delay characteristics. In particular, the first and second level shift units 120 and 140 have different transition delay characteristics such that the rising transition delay and the falling transition delay according to the voltage change are changed at the same rate. As the rising transition delay and the falling transition delay are changed at the same rate, even if the voltages of the voltage level converting circuit 100 are changed, the initially set duty ratio (eg, 50%) may be maintained.

제 1 전압(VDD1)이 제 2 전압(VDD2)보다 낮고 제 1 전압(VDD1)의 입력 신호(IN)를 제 2 전압(VDD2)의 출력 신호(OUT)로 변환하는 경우, 도 5a에 도시된 바와 같이, 제 1 레벨 쉬프트 유니트(120)는 입력 신호(IN)의 하이-로우 천이시 "SSF"의 천이 지연 특성을 갖도록 그리고 입력 신호(IN)의 로우-하이 천이시 "SSS"의 천이 지연 특성을 갖도록 구성된다. 게다가, 제 2 레벨 쉬프트 유니트(140)는 입력 신호(IN)의 하이-로우 천이시 "SSF"의 천이 지연 특성을 갖도록 그리고 입력 신호(IN)의 로우-하이 천이시 "SFF"의 천이 지연 특성을 갖도록 구성된다. 따라서, 도 5a의 출력 단자(102)에는 2개의 변환 경로들의 천이 지연 특성의 평균이 나타난다. 즉, 하강 천이 지연은 "SSF"와 "SSF"의 평균인 "SSF"의 지연 특성을 갖고, 상승 천이 지연은 "SSS"와 "SFF"의 평균인 "SSF"의 지연 특성을 갖는다.When the first voltage VDD1 is lower than the second voltage VDD2 and the input signal IN of the first voltage VDD1 is converted into the output signal OUT of the second voltage VDD2, the voltage shown in FIG. 5A is illustrated. As described above, the first level shift unit 120 has a transition delay characteristic of "SSF" during the high-low transition of the input signal IN and a delay delay of the "SSS" during the low-high transition of the input signal IN. Configured to have characteristics. In addition, the second level shift unit 140 has a transition delay characteristic of "SSF" during a high-low transition of the input signal IN and a transition delay characteristic of "SFF" during a low-high transition of the input signal IN. It is configured to have. Thus, the output terminal 102 of FIG. 5A shows the average of the transition delay characteristics of the two conversion paths. That is, the falling transition delay has a delay characteristic of "SSF" which is an average of "SSF" and "SSF", and the rising transition delay has a delay characteristic of "SSF" which is an average of "SSS" and "SFF".

제 1 전압(VDD1)이 제 2 전압(VDD2)보다 높고 제 1 전압(VDD1)의 입력 신호(IN)를 제 2 전압(VDD2)의 출력 신호(OUT)로 변환하는 경우, 도 5b에 도시된 바와 같이, 제 1 레벨 쉬프트 유니트(120)는 입력 신호(IN)의 하이-로우 천이시 "FFS"의 천이 지연 특성을 갖도록 그리고 입력 신호(IN)의 로우-하이 천이시 "FFF"의 천이 지연 특성을 갖도록 구성된다. 게다가, 제 2 레벨 쉬프트 유니트(140)는 입력 신호(IN)의 하이-로우 천이시 "FFS"의 천이 지연 특성을 갖도록 그리고 입력 신호(IN)의 로우-하이 천이시 "FSS"의 천이 지연 특성을 갖도록 구성된다. 따라서, 도 5b의 출력 단자(102)에는 2개의 변환 경로들의 천이 지연 특성의 평균이 나타난다. 즉, 하강 천이 지연은 "FFS"와 "FFS"의 평균인 "FFS"의 지연 특성을 갖고, 상승 천이 지연은 "FFF"와 "FSS"의 평균인 "FFS"의 지연 특성을 갖는다.When the first voltage VDD1 is higher than the second voltage VDD2 and converts the input signal IN of the first voltage VDD1 into the output signal OUT of the second voltage VDD2, the signal shown in FIG. 5B is illustrated. As described above, the first level shift unit 120 has a transition delay characteristic of "FFS" during a high-low transition of the input signal IN and a delay delay of "FFF" during a low-high transition of the input signal IN. Configured to have characteristics. In addition, the second level shift unit 140 has a transition delay characteristic of "FFS" during a high-low transition of the input signal IN and a transition delay characteristic of "FSS" during a low-high transition of the input signal IN. It is configured to have. Thus, the output terminal 102 of FIG. 5B shows the average of the transition delay characteristics of the two conversion paths. That is, the falling transition delay has a delay characteristic of "FFS" which is an average of "FFS" and "FFS", and the rising transition delay has a delay characteristic of "FFS" which is an average of "FFF" and "FSS".

아래의 표 2는 전압 변화에 따른 천이 지연 변화를 보여준다.Table 2 below shows the change in the transition delay according to the voltage change.

ININ VDD1 > VDD2VDD1> VDD2 VDD1 < VDD2VDD1 <VDD2 HIGH->LOW (VDD1-> GND)HIGH-> LOW (VDD1-> GND) FFSFFS SSFSSF LOW->HIGH (GND-> VDD1)LOW-> HIGH (GND-> VDD1) FFSFFS SSFSSF

표 1에서 알 수 있듯이, 제 1 및 제 2 전압들(VDD1, VDD2)이 변화될 때, 하강 천이 지연 특성이 "FFS"에서 "SSF"로 또는 그 반대로 바뀌고, 상승 천이 지연 특성이 "FFS"에서 "SSF"로 또는 그 반대로 바뀐다. 즉, 하강 천이 지연 및 상승 천이 지연은 동일한 천이 지연(예를 들면, 1F1S)만큼 변화된다. 이는 제 1 및 제 2 전압들(VDD1, VDD2)이 변화되더라도 본 발명의 전압 레벨 변환 회로(100)를 통해 전달되는 신호(예를 들면, 클록 신호)의 듀티비가 일정하게 유지됨을 의미한다. 예를 들면, VDD1>VDD2일 때 클록 신호(OUT_CLK)의 듀티비가 50:50이고 가정하면, 도 6에 도시된 바와 같이, VDD1<VDD2일 때 클록 신호(OUT_CLK)의 듀티비가 50:50으로 유지된다. 왜냐하면, 앞서 설명된 바와 같이, 제 1 및 제 2 전압들(VDD1, VDD2)이 변화될 때 하강 천이 지연의 변화가 상승 천이 지연의 변화와 동일하기 때문이다.As can be seen from Table 1, when the first and second voltages VDD1 and VDD2 are changed, the falling transition delay characteristic is changed from "FFS" to "SSF" or vice versa, and the rising transition delay characteristic is "FFS". From "SSF" to vice versa. That is, the falling transition delay and the rising transition delay are changed by the same transition delay (for example, 1F1S). This means that even if the first and second voltages VDD1 and VDD2 are changed, the duty ratio of a signal (for example, a clock signal) transmitted through the voltage level converting circuit 100 of the present invention is kept constant. For example, assuming that the duty ratio of the clock signal OUT_CLK is 50:50 when VDD1> VDD2, as shown in FIG. 6, the duty ratio of the clock signal OUT_CLK is maintained at 50:50 when VDD1 <VDD2. do. This is because, as described above, the change in the falling transition delay is the same as the change in the rising transition delay when the first and second voltages VDD1 and VDD2 are changed.

도 7 내지 도 15은 본 발명의 다른 실시예들에 따라 전압 레벨 변환 회로를 보여주는 회로도이다. 도 7 내지 도 15에 있어서, 동일한 기능을 갖는 구성 요소들은 동일한 참조 번호들로 표기되며, 그것에 대한 상세한 설명은 그러므로 생략된다.7 to 15 are circuit diagrams illustrating a voltage level converting circuit according to other embodiments of the present invention. 7 to 15, components having the same function are denoted by the same reference numerals, and detailed description thereof is therefore omitted.

먼저, 도 7을 참조하면, 본 발명의 실시예에 따른 전압 레벨 변환 회로(100)는 입력 단자(101)와 출력 단자(102) 사이에 병렬 연결된 제 1 및 제 2 레벨 쉬프트 유니트들(120, 140)로 구성된다.First, referring to FIG. 7, the voltage level converting circuit 100 according to an exemplary embodiment of the present invention may include first and second level shift units 120, connected in parallel between an input terminal 101 and an output terminal 102. 140).

제 1 레벨 쉬프트 유니트(120)는 4개의 PMOS 트랜지스터들(M31, M33, M34, M37)과 4개의 NMOS 트랜지스터들(M32, M35, M36, M38)를 포함한다. 게이트가 입력 단자(101)에 연결된 PMOS 트랜지스터(M31)는 제 1 전압(VDD1)과 ND1 노드 사이에 연결되고, 게이트가 입력 단자(101)에 연결된 NMOS 트랜지스터(M32)는 ND1 노드와 접지 전압 사이에 연결된다. PMOS 트랜지스터(M37)는 ND1 노드에 연결된 게이트, 제 1 전압(VDD1)에 연결된 소오스, 그리고 ND2 노드에 연결된 드레인을 갖는다. NMOS 트랜지스터(M38)는 ND1 노드에 연결된 게이트, ND2 노드에 연결된 드레인, 그리고 접지된 소오스를 갖는다. PMOS 트랜지스터(M33)는 제 2 전압(VDD2)과 ND3 노드 사이에 연결되고, PMOS 트랜지스터(M34)는 제 2 전압(VDD2)과 ND4 노드 사이에 연결된다. PMOS 트랜지스터들(M33, M34)의 게이트들은 ND3 및 ND4 노드들에 각각 교차 접속된다. NMOS 트랜지스터(M35)는 ND3 노드와 접지 전압 사에 연결되고, ND1 노드에 연결된 게이트를 갖는다. NMOS 트랜지스터(M36)는 ND2 노드에 연결된 게이트를 가지며, ND4 노드와 접지 전압 사이에 연결된다.The first level shift unit 120 includes four PMOS transistors M31, M33, M34, and M37 and four NMOS transistors M32, M35, M36, and M38. The PMOS transistor M31 having its gate connected to the input terminal 101 is connected between the first voltage VDD1 and the ND1 node, and the NMOS transistor M32 having its gate connected to the input terminal 101 is connected between the ND1 node and the ground voltage. Is connected to. The PMOS transistor M37 has a gate connected to the ND1 node, a source connected to the first voltage VDD1, and a drain connected to the ND2 node. The NMOS transistor M38 has a gate connected to the ND1 node, a drain connected to the ND2 node, and a grounded source. The PMOS transistor M33 is connected between the second voltage VDD2 and the ND3 node, and the PMOS transistor M34 is connected between the second voltage VDD2 and the ND4 node. Gates of the PMOS transistors M33 and M34 are cross-connected to the ND3 and ND4 nodes, respectively. The NMOS transistor M35 is connected to the ND3 node and the ground voltage, and has a gate connected to the ND1 node. NMOS transistor M36 has a gate connected to the ND2 node, and is connected between the ND4 node and the ground voltage.

계속해서 도 7을 참조하면, 제 2 레벨 쉬프트 유니트(140)는 4개의 PMOS 트랜지스터들(M39, M40, M43, M45)과 4개의 NMOS 트랜지스터들(M41, M42, M44, M46)를 포함한다. PMOS 트랜지스터(M43)는 입력 단자(101)에 연결된 게이트, 제 1 전압(VDD1)에 연결된 소오스, 그리고 ND5 노드에 연결된 드레인을 갖는다. NMOS 트랜지스터(M44)는 입력 단자(101)에 연결된 게이트, ND5 노드에 연결된 드레인, 그리고 접지된 소오스를 갖는다. PMOS 트랜지스터(M39)는 제 2 전압(VDD2)과 ND6 노드 사이에 연결되고, PMOS 트랜지스터(M40)는 제 2 전압(VDD2)과 ND7 노드 사이에 연결된다. PMOS 트랜지스터들(M39, M40)의 게이트들은 ND6 및 ND7 노드들에 각각 교차 접속된다. NMOS 트랜지스터(M41)는 ND6 노드와 접지 전압 사에 연결되고, 입력 단자(101)에 연결된 게이트를 갖는다. NMOS 트랜지스터(M42)는 ND6 노드에 연결된 게이트를 가지며, ND7 노드와 접지 전압 사이에 연결된다. 게이트가 ND7 노드에 연결된 PMOS 트랜지스터(M45)는 제 2 전압(VDD2)과 출력 단자(102) 사이에 연결되고, 게이트가 ND7 노드에 연결된 NMOS 트랜지스터(M46)는 출력 단자(102)와 접지 전압 사이에 연결된다. 출력 단자(102)에는 PMOS 및 NMOS 트랜지스터들(M47, M48)로 구성되고 제 2 전압(VDD2)을 공급받는 인버터가 연결되어 있다.7, the second level shift unit 140 includes four PMOS transistors M39, M40, M43, and M45 and four NMOS transistors M41, M42, M44, and M46. The PMOS transistor M43 has a gate connected to the input terminal 101, a source connected to the first voltage VDD1, and a drain connected to the ND5 node. The NMOS transistor M44 has a gate connected to the input terminal 101, a drain connected to the ND5 node, and a grounded source. The PMOS transistor M39 is connected between the second voltage VDD2 and the ND6 node, and the PMOS transistor M40 is connected between the second voltage VDD2 and the ND7 node. Gates of the PMOS transistors M39 and M40 are cross-connected to the ND6 and ND7 nodes, respectively. The NMOS transistor M41 is connected to the ND6 node and the ground voltage and has a gate connected to the input terminal 101. NMOS transistor M42 has a gate connected to the ND6 node, and is connected between the ND7 node and the ground voltage. The PMOS transistor M45, whose gate is connected to the ND7 node, is connected between the second voltage VDD2 and the output terminal 102, and the NMOS transistor M46, whose gate is connected to the ND7 node, is connected between the output terminal 102 and the ground voltage. Is connected to. The output terminal 102 is connected to an inverter composed of PMOS and NMOS transistors M47 and M48 and supplied with a second voltage VDD2.

제 1 레벨 쉬프트 유니트(120)의 PMOS 및 NMOS 트랜지스터들(M33, M34, M35, M36)은 차동 증폭기로서 동작한다. 마찬가지로, 제 2 레벨 쉬프트 유니트(140)의 PMOS 및 NMOS 트랜지스터들(M39, M40, M41, M42)은 차동 증폭기로서 동작한다. 도 7에서, 각 인버터 스테이지는 신호 천이 스테이지를 구성한다.The PMOS and NMOS transistors M33, M34, M35, and M36 of the first level shift unit 120 operate as differential amplifiers. Similarly, the PMOS and NMOS transistors M39, M40, M41, M42 of the second level shift unit 140 operate as differential amplifiers. In Fig. 7, each inverter stage constitutes a signal transition stage.

먼저, 제 1 전압(VDD1)이 제 2 전압(VDD2)보다 낮다고 가정하자. 이러한 가정하에서, 모오스 트랜지스터는 그것의 게이트-소오스 전압이 VDD1일 때 저속 천이 지연 특성을 갖고 그것의 게이트-소오스 전압이 VDD2일 때 고속 천이 지연 특성을 갖는다. 입력 신호(IN)가 제 1 전압(VDD1)의 하이 레벨에서 접지 전압의 로우 레벨로 천이할 때, 제 1 레벨 쉬프트 유니트(120)의 트랜지스터들(M31, M35, M34)이 턴 온되고 제 2 레벨 쉬프트 유니트(140)의 트랜지스터들(M43, M42, M45)가 턴 온된다. 이는 제 1 레벨 쉬프트 유니트(120)가 "SSF"의 천이 지연 특성을 갖고 제 2 레벨 쉬프트 유니트(140)이 "SSF"의 천이 지연 특성을 가짐을 의미한다. 따라서, 입력 신호의 하이-로우 천이시, "SSF"와 "SSF"의 평균인 "SSF"의 하강 천이 지연 특성을 갖는 신호가 출력 단자(102)에서 생성된다.First, assume that the first voltage VDD1 is lower than the second voltage VDD2. Under this assumption, the Morse transistor has a slow transition delay characteristic when its gate-source voltage is VDD1 and a fast transition delay characteristic when its gate-source voltage is VDD2. When the input signal IN transitions from the high level of the first voltage VDD1 to the low level of the ground voltage, the transistors M31, M35, and M34 of the first level shift unit 120 are turned on and the second The transistors M43, M42, and M45 of the level shift unit 140 are turned on. This means that the first level shift unit 120 has a transition delay characteristic of "SSF" and the second level shift unit 140 has a transition delay characteristic of "SSF". Thus, at the high-low transition of the input signal, a signal having a falling transition delay characteristic of "SSF" which is an average of "SSF" and "SSF" is generated at the output terminal 102.

입력 신호(IN)가 접지 전압의 로우 레벨에서 제 1 전압(VDD1)의 하이 레벨로 천이할 때, 제 1 레벨 쉬프트 유니트(120)의 트랜지스터들(M32, M37, M36)이 턴 온되고 제 2 레벨 쉬프트 유니트(140)의 트랜지스터들(M41, M40, M46)이 턴 온된다. 이는 제 1 레벨 쉬프트 유니트(120)가 "SSS"의 천이 지연 특성을 갖고 제 2 레벨 쉬프트 유니트(140)이 "SFF"의 천이 지연 특성을 가짐을 의미한다. 따라서, "SSS"와 "SFF"의 평균인 "SSF"의 상승 천이 지연 특성을 갖는 신호가 출력 단자(102)에서 생성된다.When the input signal IN transitions from the low level of the ground voltage to the high level of the first voltage VDD1, the transistors M32, M37, M36 of the first level shift unit 120 are turned on and the second The transistors M41, M40, M46 of the level shift unit 140 are turned on. This means that the first level shift unit 120 has a transition delay characteristic of "SSS" and the second level shift unit 140 has a transition delay characteristic of "SFF". Thus, a signal having a rising transition delay characteristic of "SSF" which is an average of "SSS" and "SFF" is generated at the output terminal 102.

이에 반해서, 제 1 전압(VDD1)이 제 2 전압(VDD2)보다 높다고 가정하자. 이러한 가정 하에서 입력 신호(IN)가 제 1 전압(VDD1)의 하이 레벨에서 접지 전압의 로우 레벨로 천이할 때, 제 1 레벨 쉬프트 유니트(120)의 트랜지스터들(M31, M35, M34)이 턴 온되고 제 2 레벨 쉬프트 유니트(140)의 트랜지스터들(M43, M42, M45)가 턴 온된다. 이는 제 1 레벨 쉬프트 유니트(120)가 "FFS"의 천이 지연 특성을 갖고 제 2 레벨 쉬프트 유니트(140)이 "FFS"의 천이 지연 특성을 가짐을 의미한다. 따라서, 입력 신호의 하이-로우 천이시, "FFS"와 "FFS"의 평균인 "FFS"의 하강 천이 지연 특성을 갖는 신호가 출력 단자(102)에서 생성된다.In contrast, suppose that the first voltage VDD1 is higher than the second voltage VDD2. Under this assumption, when the input signal IN transitions from the high level of the first voltage VDD1 to the low level of the ground voltage, the transistors M31, M35, and M34 of the first level shift unit 120 turn on. The transistors M43, M42, and M45 of the second level shift unit 140 are turned on. This means that the first level shift unit 120 has a transition delay characteristic of "FFS" and the second level shift unit 140 has a transition delay characteristic of "FFS". Thus, at the high-low transition of the input signal, a signal having a falling transition delay characteristic of "FFS" which is an average of "FFS" and "FFS" is generated at the output terminal 102.

입력 신호(IN)가 접지 전압의 로우 레벨에서 제 1 전압(VDD1)의 하이 레벨로 천이할 때, 제 1 레벨 쉬프트 유니트(120)의 트랜지스터들(M32, M37, M36)이 턴 온되고 제 2 레벨 쉬프트 유니트(140)의 트랜지스터들(M41, M40, M46)이 턴 온된다. 이는 제 1 레벨 쉬프트 유니트(120)가 "FFF"의 천이 지연 특성을 갖고 제 2 레벨 쉬프트 유니트(140)이 "FSS"의 천이 지연 특성을 가짐을 의미한다. 따라서, "FFF"와 "FSS"의 평균인 "FFS"의 상승 천이 지연 특성을 갖는 신호가 출력 단자(102)에서 생성된다.When the input signal IN transitions from the low level of the ground voltage to the high level of the first voltage VDD1, the transistors M32, M37, M36 of the first level shift unit 120 are turned on and the second The transistors M41, M40, M46 of the level shift unit 140 are turned on. This means that the first level shift unit 120 has a transition delay characteristic of "FFF" and the second level shift unit 140 has a transition delay characteristic of "FSS". Thus, a signal having a rising transition delay characteristic of "FFS" which is an average of "FFF" and "FSS" is generated at the output terminal 102.

이상의 설명으로부터 알 수 있듯이, 본 발명의 실시예에 따른 전압 레벨 변환 회로(100)가 표 2에 도시된 것과 같은 천이 지연 특성을 갖는다. 다시 말해서, 제 1 및 제 2 전압들(VDD1, VDD2)이 변화될 때, 하강 천이 지연 특성이 "FFS"에서 "SSF"로 또는 그 반대로 바뀌고, 상승 천이 지연 특성이 "FFS"에서 "SSF"로 또는 그 반대로 바뀐다. 이는 하강 천이 지연 및 상승 천이 지연이 동일한 천이 지연(예를 들면, 1F1S)만큼 변화되며, 그 결과 제 1 및 제 2 전압들(VDD1, VDD2)이 변화되더라도 본 발명의 전압 레벨 변환 회로(100)를 통해 전달되는 신호(예를 들면, 클록 신호)의 듀티비가 일정하게 유지될 수 있다. 예를 들면, VDD1<VDD2일 때 클록 신호(OUT)의 듀티비가 50:50이라고 가정하자. 만약 제 1 전압(VDD1)이 제 2 전압(VDD2)보다 높아지면, 전압 레벨 변환 회로(100)의 천이 지연 특성이 변화된다. 앞서 언급된 바와 같이, 본 발명의 전압 레벨 변환 회로(100)의 경우, VDD1>VDD2일 때 상승 및 하강 천이 지연이 "1F1S"만큼 변화된다. 도 6에 도시된 바와 같이, VDD1<VDD2의 경우와 비교하여 볼 때, VDD1>VDD2의 클록 신호의 상승 및 하강 천이 지연이 △TD(1F1S)만큼 동일하게 변화된다. 즉, 클록 신호(OUT)의 듀티비가 50:50으로 유지된다. 따라서, 전압 레벨 변환 회로의 입력 및 출력 전압들이 변화되더라도 클록 스큐를 최소화시키는 것이 가능하다.As can be seen from the above description, the voltage level converting circuit 100 according to the embodiment of the present invention has a transition delay characteristic as shown in Table 2. In other words, when the first and second voltages VDD1 and VDD2 are changed, the falling transition delay characteristic is changed from "FFS" to "SSF" and vice versa, and the rising transition delay characteristic is changed from "FFS" to "SSF". Change to or vice versa. This is because the falling transition delay and the rising transition delay are changed by the same transition delay (for example, 1F1S), so that even if the first and second voltages VDD1 and VDD2 are changed, the voltage level converting circuit 100 of the present invention is changed. The duty ratio of a signal (for example, a clock signal) transmitted through may be kept constant. For example, assume that the duty ratio of the clock signal OUT is 50:50 when VDD1 < VDD2. If the first voltage VDD1 is higher than the second voltage VDD2, the transition delay characteristic of the voltage level converting circuit 100 is changed. As mentioned above, in the case of the voltage level converting circuit 100 of the present invention, the rising and falling transition delay is changed by &quot; 1F1S " when VDD1 &gt; VDD2. As shown in Fig. 6, as compared with the case of VDD1 < VDD2, the rising and falling transition delays of the clock signals of VDD1 > VDD2 are changed by DELTA TD (1F1S). That is, the duty ratio of the clock signal OUT is maintained at 50:50. Thus, it is possible to minimize clock skew even if the input and output voltages of the voltage level converting circuit change.

본 발명의 다른 실시예에 따른 전압 레벨 변환 회로가 도 8에 도시되어 있다. 도 8에 도시된 전압 레벨 변환 회로(100)는 PMOS 및 NMOS 트랜지스터들(M43, M44)이 제거되고 NMOS 트랜지스터(M42)의 게이트가 ND1 노드에 연결되어 있다는 점을 제외하면 도 7에 도시된 것과 실질적으로 동일하며, 그것에 대한 설명은 생략된다. 도 8에 도시된 회로(100)는 도 7에 도시된 것과 동일한 천이 지연 특성을 갖기 때문에 도 7에 도시된 것과 동일한 효과를 갖는다.A voltage level converting circuit according to another embodiment of the present invention is shown in FIG. The voltage level conversion circuit 100 shown in FIG. 8 is similar to that shown in FIG. 7 except that the PMOS and NMOS transistors M43 and M44 are removed and the gate of the NMOS transistor M42 is connected to the ND1 node. It is substantially the same and description thereof is omitted. The circuit 100 shown in FIG. 8 has the same transition delay characteristics as shown in FIG. 7, and therefore has the same effect as that shown in FIG.

도 9는 본 발명의 다른 실시예에 따른 전압 레벨 변환 회로를 보여주는 회로도이다.9 is a circuit diagram illustrating a voltage level converting circuit according to another embodiment of the present invention.

도 9를 참조하면, 본 발명의 제 3 실시예에 따른 전압 레벨 변환 회로(100)는 PMOS 및 NMOS 트랜지스터들(M49, M50)이 추가되었다는 점을 제외하면 도 7에 도시된 것과 동일하며, 그것에 대한 설명은 그러므로 생략된다. 도 9에 도시된 회로(100)는 도 7에 도시된 것과 동일한 천이 지연 특성을 갖기 때문에 도 7에 도시된 것과 동일한 효과를 갖는다. PMOS 트랜지스터(M49)는 ND1 노드에 연결된 게이트, 제 2 전압(VDD2)에 연결된 소오스, 그리고 출력 단자(102)에 연결된 드레인을 갖는다. NMOS 트랜지스터(M50)는 출력 단자(102)에 연결된 드레인, 접지된 소오스, 그리고 ND2 노드에 연결된 게이트를 갖는다. PMOS 및 NMOS 트랜지스터들(M49, M50)은 교차 접속 노드 즉, ND4 노드를 제 2 레벨 쉬프트 유니트(140)와 격리시키기 위한 것이다. 또한, PMOS 및 NMOS 트랜지스터들(M49, M50)은 PMOS 및 NMOS 트랜지스터들(M34, M36)의 기능 즉, ND4 노드 및 ND1 노드의 로직 상태들에 따라 출력 단자(102)를 풀업/풀다운하는 기능을 수행한다.Referring to FIG. 9, the voltage level converting circuit 100 according to the third embodiment of the present invention is the same as that shown in FIG. 7 except that PMOS and NMOS transistors M49 and M50 are added. The description is therefore omitted. The circuit 100 shown in FIG. 9 has the same transition delay characteristics as shown in FIG. 7, and therefore has the same effect as that shown in FIG. The PMOS transistor M49 has a gate connected to the ND1 node, a source connected to the second voltage VDD2, and a drain connected to the output terminal 102. NMOS transistor M50 has a drain connected to output terminal 102, a grounded source, and a gate connected to the ND2 node. The PMOS and NMOS transistors M49 and M50 are for isolating the cross connect node, that is, the ND4 node, from the second level shift unit 140. In addition, the PMOS and NMOS transistors M49 and M50 have a function of the PMOS and NMOS transistors M34 and M36, that is, pulling up / pulling down the output terminal 102 according to the logic states of the ND4 node and the ND1 node. To perform.

본 발명의 또 다른 실시예에 따른 전압 레벨 변환 회로가 도 10에 도시되어 있다. 도 10에 도시된 전압 레벨 변환 회로(100)는 PMOS 및 NMOS 트랜지스터들(M43, M44)이 제거되고 NMOS 트랜지스터(M42)의 게이트가 ND1 노드에 연결되어 있다는 점을 제외하면 도 9에 도시된 것과 실질적으로 동일하며, 그것에 대한 설명은 생략된다. 도 10에 도시된 회로(100)는 도 7에 도시된 것과 동일한 천이 지연 특성을 갖기 때문에 도 7에 도시된 것과 동일한 효과를 갖는다.A voltage level converting circuit according to another embodiment of the present invention is shown in FIG. The voltage level conversion circuit 100 shown in FIG. 10 is similar to that shown in FIG. 9 except that the PMOS and NMOS transistors M43 and M44 are removed and the gate of the NMOS transistor M42 is connected to the ND1 node. It is substantially the same and description thereof is omitted. The circuit 100 shown in FIG. 10 has the same transition delay characteristics as shown in FIG. 7, and therefore has the same effect as that shown in FIG.

도 11은 본 발명의 또 다른 실시예에 따른 전압 레벨 변환 회로를 보여주는 회로도이다.11 is a circuit diagram illustrating a voltage level converting circuit according to another embodiment of the present invention.

도 11을 참조하면, 본 발명의 실시예에 따른 전압 레벨 변환 회로(100)는 PMOS 트랜지스터(M51)와 NMOS 트랜지스터(M52)가 제 2 레벨 쉬프트 유니트(140)에 추가되었다는 점을 제외하면 도 9에 도시된 것과 실질적으로 동일한다. PMOS 및 NMOS 트랜지스터들(M51, M52)은 교차 접속 노드 즉, ND7 노드를 트랜지스터들(M45, M46)의 공통 게이트 노드와 격리시키기 위한 것이다. 또한, PMOS 및 NMOS 트랜지스터들(M51, M52)은 PMOS 및 NMOS 트랜지스터들(M40, M42)의 기능 즉, ND6 노드 및 ND5 노드의 로직 상태들에 따라 트랜지스터들(M45, M46)의 공통 게이트 노드를 풀업/풀다운하는 기능을 수행한다. 따라서, 도 11에 도시된 회로(100)는 상술한 내용을 제외하면 도 9에 도시된 것과 동일하며, 그것에 대한 상세한 설명은 생략된다. 도 11에 도시된 회로(100)는 도 7에 도시된 것과 동일한 천이 지연 특성을 갖기 때문에 도 7에 도시된 것과 동일한 효과를 갖는다.Referring to FIG. 11, the voltage level converting circuit 100 according to the embodiment of the present invention is illustrated in FIG. 9 except that the PMOS transistor M51 and the NMOS transistor M52 are added to the second level shift unit 140. It is substantially the same as that shown in. The PMOS and NMOS transistors M51 and M52 are for isolating the cross connect node, i.e., the ND7 node, from the common gate node of the transistors M45 and M46. In addition, the PMOS and NMOS transistors M51 and M52 are connected to the common gate node of the transistors M45 and M46 according to the functions of the PMOS and NMOS transistors M40 and M42, that is, the logic states of the ND6 and ND5 nodes. Perform pull up / pull down functions. Accordingly, the circuit 100 shown in FIG. 11 is the same as that shown in FIG. 9 except for the above description, and a detailed description thereof is omitted. The circuit 100 shown in FIG. 11 has the same transition delay characteristics as shown in FIG. 7, and therefore has the same effect as that shown in FIG.

본 발명의 또 다른 실시예에 따른 전압 레벨 변환 회로가 도 12에 도시되어 있다. 도 12에 도시된 전압 레벨 변환 회로(100)는 PMOS 및 NMOS 트랜지스터들(M43, M44)이 제거되고 NMOS 트랜지스터들(M42, M52)의 게이트들이 ND1 노드에 전기적으로 연결되어 있다는 점을 제외하면 도 11에 도시된 것과 실질적으로 동일하며, 그것에 대한 설명은 생략된다. 도 12에 도시된 회로(100)는 도 7에 도시된 것과 동일한 천이 지연 특성을 갖기 때문에 도 7에 도시된 것과 동일한 효과를 갖는다.A voltage level converting circuit according to another embodiment of the present invention is shown in FIG. The voltage level conversion circuit 100 shown in FIG. 12 is removed except that the PMOS and NMOS transistors M43 and M44 are removed and the gates of the NMOS transistors M42 and M52 are electrically connected to the ND1 node. It is substantially the same as that shown in 11, and the description thereof is omitted. The circuit 100 shown in FIG. 12 has the same transition delay characteristics as shown in FIG. 7, and therefore has the same effect as that shown in FIG.

도 13은 본 발명의 또 다른 실시예에 따른 전압 레벨 변환 회로를 보여주는 회로도이다.13 is a circuit diagram illustrating a voltage level converting circuit according to another embodiment of the present invention.

도 13을 참조하면, 본 발명의 실시예에 따른 전압 레벨 변환 회로(100)는 6개의 PMOS 트랜지스터들(M53, M55, M56, M59, M61, M63)과 6개의 NMOS 트랜지스터들로 구성된다. 트랜지스터들(M53-M60)은 제 1 레벨 쉬프트 유니트(120)를 구성하고, 트랜지스터들(M61-M64)은 제 2 레벨 쉬프트 유니트(140)를 구성한다. 제 1 쉬프트 유니트를 구성하는 트랜지스터들(M53-M60)은 도 7에 도시된 것과 동일한 방식으로 연결되어 있으며, 그것에 대한 설명은 그러므로 생략된다. PMOS 트랜지스터(M61)는 제 2 전압(VDD2)과 ND6 노드 사이에 연결되며, ND3 노드에 연결된 게이트를 갖는다. 게이트가 입력 단자(101)에 연결된 NMOS 트랜지스터(M62)는 ND6 노드와 접지 전압 사이에 연결된다. PMOS 트랜지스터(M63)는 제 2 전압(VDD2)과 ND3 노드 사이에 연결되며, ND6 노드에 연결된 게이트를 갖는다. 게이트가 ND3 노드에 연결된 NMOS 트랜지스터(M64)는 ND4 노드 즉, 출력 단자(102)에 연결된 드레인 및 접지된 소오스를 갖는다.Referring to FIG. 13, the voltage level converting circuit 100 according to an exemplary embodiment of the present invention includes six PMOS transistors M53, M55, M56, M59, M61, and M63 and six NMOS transistors. The transistors M53-M60 constitute a first level shift unit 120, and the transistors M61-M64 constitute a second level shift unit 140. The transistors M53-M60 constituting the first shift unit are connected in the same manner as shown in FIG. 7, and a description thereof is therefore omitted. The PMOS transistor M61 is connected between the second voltage VDD2 and the ND6 node and has a gate connected to the ND3 node. An NMOS transistor M62 having a gate connected to the input terminal 101 is connected between the ND6 node and the ground voltage. The PMOS transistor M63 is connected between the second voltage VDD2 and the ND3 node and has a gate connected to the ND6 node. NMOS transistor M64 having a gate connected to the ND3 node has a drain and a grounded source connected to the ND4 node, that is, the output terminal 102.

도 13에 도시된 회로 구성에 따르면, 전압 레벨 변환 회로(100)는 3개의 신호 전송 경로들을 갖는다. 예를 들면, 입력 신호의 로우-하이 천이시 제 1 및 제 2 레벨 쉬프트 유니트들(120, 140)에는 각각 하나의 신호 전송 경로가 생기는 반면에, 입력 신호의 하이-로우 천이시 제 1 레벨 쉬프트 유니트(120)에만 하나의 신호 전송 경로가 생긴다. 입력 신호가 로우-하이 천이를 가질 때, 제 1 레벨 쉬프트 유니트(120)의 트랜지스터들(M54, M59, M58)로 구성된 신호 경로가 형성되고 제 2 레벨 쉬프트 유니트(140)의 트랜지스터들(M62, M63, M64)로 구성된 신호 경로가 형성된다. 입력 신호가 하이-로우 천이를 가질 때, 제 1 레벨 쉬프트 유니트(120)의 트랜지스터들(M53, M57, M56)로 구성된 신호 경로가 형성된다. 이때, 제 2 레벨 쉬프트 유니트(140)에는 신호 경로가 형성되지 않는다.According to the circuit configuration shown in FIG. 13, the voltage level converting circuit 100 has three signal transmission paths. For example, the first and second level shift units 120 and 140 each have a signal transmission path during the low-high transition of the input signal, while the first level shift is during the high-low transition of the input signal. Only one unit 120 has one signal transmission path. When the input signal has a low-high transition, a signal path consisting of the transistors M54, M59, M58 of the first level shift unit 120 is formed and the transistors M62, of the second level shift unit 140 are formed. A signal path consisting of M63 and M64 is formed. When the input signal has a high-low transition, a signal path consisting of the transistors M53, M57, M56 of the first level shift unit 120 is formed. At this time, the signal path is not formed in the second level shift unit 140.

제 1 전압(VDD1)이 제 2 전압(VDD2)보다 높다고 가정하자. 이러한 가정 하에서 입력 신호(IN)가 접지 전압의 로우 레벨에서 제 1 전압(VDD1)의 하이 레벨로 천이할 때, 제 1 레벨 쉬프트 유니트(120)는 "FFF"의 천이 지연 특성을 갖고 제 2 레벨 쉬프트 유니트(140)는 "FSS"의 천이 지연 특성을 가짐을 의미한다. 따라서, 입력 신호의 하이-로우 천이시, "FFF"와 "FSS"의 평균인 "FFS"의 하강 천이 지연 특성을 갖는 신호가 출력 단자(102)에서 생성된다. 입력 신호(IN)가 제 1 전압(VDD1)의 하이 레벨에서 접지 전압의 로우 레벨로 천이할 때, 제 1 레벨 쉬프트 유니트(120)는 "FSS"의 천이 지연 특성을 갖는다. 따라서, 입력 신호의 로우-하이 천이시, "FSS"의 하강 천이 지연 특성을 갖는 신호가 출력 단자(102)에서 생성된다.Assume that the first voltage VDD1 is higher than the second voltage VDD2. Under this assumption, when the input signal IN transitions from the low level of the ground voltage to the high level of the first voltage VDD1, the first level shift unit 120 has a transition delay characteristic of "FFF" and the second level. The shift unit 140 may have a transition delay characteristic of "FSS". Thus, at the high-low transition of the input signal, a signal having a falling transition delay characteristic of "FFS" which is an average of "FFF" and "FSS" is generated at the output terminal 102. When the input signal IN transitions from the high level of the first voltage VDD1 to the low level of the ground voltage, the first level shift unit 120 has a transition delay characteristic of "FSS". Thus, upon low-high transition of the input signal, a signal having a falling transition delay characteristic of "FSS" is generated at the output terminal 102.

제 1 전압(VDD1)이 제 2 전압(VDD2)보다 낮다고 가정하자. 이러한 가정 하에서 입력 신호(IN)가 접지 전압의 로우 레벨에서 제 1 전압(VDD1)의 하이 레벨로 천이할 때, 제 1 레벨 쉬프트 유니트(120)는 "SSS"의 천이 지연 특성을 갖고 제 2 레벨 쉬프트 유니트(140)는 "SFF"의 천이 지연 특성을 가짐을 의미한다. 따라서, 입력 신호의 하이-로우 천이시, "SSS"와 "SFF"의 평균인 "SSF"의 하강 천이 지연 특성을 갖는 신호가 출력 단자(102)에서 생성된다. 입력 신호(IN)가 제 1 전압(VDD1)의 하이 레벨에서 접지 전압의 로우 레벨로 천이할 때, 제 1 레벨 쉬프트 유니트(120)는 "SFF"의 천이 지연 특성을 갖는다. 따라서, 입력 신호의 로우-하이 천이시, "SFF"의 하강 천이 지연 특성을 갖는 신호가 출력 단자(102)에서 생성된다. 따라서, 전압 조건이 VDD1<VDD2에서 VDD1>VDD2로 변화될 때 상승 및 하강 천이 지연이 "1F1S"만큼 변화되기 때문에, 클록 신호의 듀티비가 일정하게 유지된다.Assume that the first voltage VDD1 is lower than the second voltage VDD2. Under this assumption, when the input signal IN transitions from the low level of the ground voltage to the high level of the first voltage VDD1, the first level shift unit 120 has a transition delay characteristic of "SSS" and the second level. The shift unit 140 may have a transition delay characteristic of "SFF". Thus, at the high-low transition of the input signal, a signal having a falling transition delay characteristic of " SSF " which is an average of " SSS " and " SFF " When the input signal IN transitions from the high level of the first voltage VDD1 to the low level of the ground voltage, the first level shift unit 120 has a transition delay characteristic of “SFF”. Thus, upon low-high transition of the input signal, a signal having a falling transition delay characteristic of "SFF" is generated at the output terminal 102. Therefore, since the rising and falling transition delays are changed by " 1F1S " when the voltage condition is changed from VDD1 < VDD2 to VDD1 > VDD2, the duty ratio of the clock signal remains constant.

도 14는 본 발명의 또 다른 실시예에 따른 전압 레벨 변환 회로를 보여주는 회로도이다.14 is a circuit diagram illustrating a voltage level converting circuit according to another embodiment of the present invention.

도 14를 참조하면, 본 발명에 따른 전압 레벨 변환 회로(100)는 입력 단자(101)와 출력 단자(102) 사이에 병렬 연결된 제 1 및 제 2 레벨 쉬프트 유니트들(120, 140)로 구성된다.Referring to FIG. 14, the voltage level converting circuit 100 according to the present invention includes first and second level shift units 120 and 140 connected in parallel between an input terminal 101 and an output terminal 102. .

제 1 레벨 쉬프트 유니트(120)는 5개의 PMOS 트랜지스터들(M31, M33, M34, M37, M67)과 5개의 NMOS 트랜지스터들(M32, M35, M36, M38, M47)를 포함한다. 게이트가 입력 단자(101)에 연결된 PMOS 트랜지스터(M31)는 제 1 전압(VDD1)과 ND1 노드 사이에 연결되고, 게이트가 입력 단자(101)에 연결된 NMOS 트랜지스터(M32)는 ND1 노드와 접지 전압 사이에 연결된다. PMOS 트랜지스터(M37)는 ND1 노드에 연결된 게이트, 제 1 전압(VDD1)에 연결된 소오스, 그리고 ND2 노드에 연결된 드레인을 갖는다. NMOS 트랜지스터(M38)는 ND1 노드에 연결된 게이트, ND2 노드에 연결된 드레인, 그리고 접지된 소오스를 갖는다. PMOS 트랜지스터(M33)는 제 2 전압(VDD2)과 ND3 노드 사이에 연결되고, PMOS 트랜지스터(M34)는 제 2 전압(VDD2)과 ND4 노드 사이에 연결된다. PMOS 트랜지스터들(M33, M34)의 게이트들은 ND3 및 ND4 노드들에 각각 교차 접속된다. NMOS 트랜지스터(M35)는 ND3 노드와 접지 전압 사에 연결되고, ND1 노드에 연결된 게이트를 갖는다. NMOS 트랜지스터(M36)는 ND2 노드에 연결된 게이트를 가지며, ND4 노드와 접지 전압 사이에 연결된다. PMOS 트랜지스터(M67)는 ND4 노드에 연결된 게이트, 제 2 전압(VDD2)에 연결된 소오스, 그리고 출력 단자(102)에 연결된 드레인을 갖는다. NMOS 트랜지스터(M68)는 ND4 노드에 연결된 게이트, 출력 단자(102)에 연결된 드레인, 그리고 접지 전압에 연결된 소오스를 갖는다.The first level shift unit 120 includes five PMOS transistors M31, M33, M34, M37, and M67 and five NMOS transistors M32, M35, M36, M38, and M47. The PMOS transistor M31 having its gate connected to the input terminal 101 is connected between the first voltage VDD1 and the ND1 node, and the NMOS transistor M32 having its gate connected to the input terminal 101 is connected between the ND1 node and the ground voltage. Is connected to. The PMOS transistor M37 has a gate connected to the ND1 node, a source connected to the first voltage VDD1, and a drain connected to the ND2 node. The NMOS transistor M38 has a gate connected to the ND1 node, a drain connected to the ND2 node, and a grounded source. The PMOS transistor M33 is connected between the second voltage VDD2 and the ND3 node, and the PMOS transistor M34 is connected between the second voltage VDD2 and the ND4 node. Gates of the PMOS transistors M33 and M34 are cross-connected to the ND3 and ND4 nodes, respectively. The NMOS transistor M35 is connected to the ND3 node and the ground voltage, and has a gate connected to the ND1 node. NMOS transistor M36 has a gate connected to the ND2 node, and is connected between the ND4 node and the ground voltage. The PMOS transistor M67 has a gate connected to the ND4 node, a source connected to the second voltage VDD2, and a drain connected to the output terminal 102. The NMOS transistor M68 has a gate connected to the ND4 node, a drain connected to the output terminal 102, and a source connected to the ground voltage.

제 2 레벨 쉬프트 유니트(140)는 5개의 PMOS 트랜지스터들(M39, M40, M43, M45, M69)과 4개의 NMOS 트랜지스터들(M41, M42, M44, M46, M70)를 포함한다. PMOS 트랜지스터(M43)는 입력 단자(101)에 연결된 게이트, 제 1 전압(VDD1)에 연결된 소오스, 그리고 ND5 노드에 연결된 드레인을 갖는다. NMOS 트랜지스터(M44)는 입력 단자(101)에 연결된 게이트, ND5 노드에 연결된 드레인, 그리고 접지된 소오스를 갖는다. PMOS 트랜지스터(M39)는 제 2 전압(VDD2)과 ND6 노드 사이에 연결되고, PMOS 트랜지스터(M40)는 제 2 전압(VDD2)과 ND7 노드 사이에 연결된다. PMOS 트랜지스터들(M39, M40)의 게이트들은 ND6 및 ND7 노드들에 각각 교차 접속된다. NMOS 트랜지스터(M41)는 ND6 노드와 접지 전압 사에 연결되고, 입력 단자(101)에 연결된 게이트를 갖는다. NMOS 트랜지스터(M42)는 ND6 노드에 연결된 게이트를 가지며, ND7 노드와 접지 전압 사이에 연결된다. 게이트가 ND7 노드에 연결된 PMOS 트랜지스터(M45)는 제 2 전압(VDD2)과 ND8 노드 사이에 연결되고, 게이트가 ND7 노드에 연결된 NMOS 트랜지스터(M46)는 ND8 노드와 접지 전압 사이에 연결된다. PMOS 트랜지스터(M69)는 ND8 노드에 연결된 게이트, 제 2 전압(VDD2)에 연결된 소오스, 그리고 출력 단자(102)에 연결된 드레인을 갖는다. NMOS 트랜지스터(M70)는 ND8 노드에 연결된 게이트, 출력 단자(102)에 연결된 드레인, 그리고 접지 전압에 연결된 소오스를 갖는다.The second level shift unit 140 includes five PMOS transistors M39, M40, M43, M45, and M69 and four NMOS transistors M41, M42, M44, M46, and M70. The PMOS transistor M43 has a gate connected to the input terminal 101, a source connected to the first voltage VDD1, and a drain connected to the ND5 node. The NMOS transistor M44 has a gate connected to the input terminal 101, a drain connected to the ND5 node, and a grounded source. The PMOS transistor M39 is connected between the second voltage VDD2 and the ND6 node, and the PMOS transistor M40 is connected between the second voltage VDD2 and the ND7 node. Gates of the PMOS transistors M39 and M40 are cross-connected to the ND6 and ND7 nodes, respectively. The NMOS transistor M41 is connected to the ND6 node and the ground voltage and has a gate connected to the input terminal 101. NMOS transistor M42 has a gate connected to the ND6 node, and is connected between the ND7 node and the ground voltage. The PMOS transistor M45 having its gate connected to the ND7 node is connected between the second voltage VDD2 and the ND8 node, and the NMOS transistor M46 having the gate connected to the ND7 node is connected between the ND8 node and the ground voltage. The PMOS transistor M69 has a gate connected to the ND8 node, a source connected to the second voltage VDD2, and a drain connected to the output terminal 102. The NMOS transistor M70 has a gate connected to the ND8 node, a drain connected to the output terminal 102, and a source connected to the ground voltage.

먼저, 제 1 전압(VDD1)이 제 2 전압(VDD2)보다 낮다고 가정하자. 이러한 가정하에서, 모오스 트랜지스터는 그것의 게이트-소오스 전압이 VDD1일 때 저속 천이 지연 특성을 갖고 그것의 게이트-소오스 전압이 VDD2일 때 고속 천이 지연 특성을 갖는다. 입력 신호(IN)가 제 1 전압(VDD1)의 하이 레벨에서 접지 전압의 로우 레벨로 천이할 때, 제 1 레벨 쉬프트 유니트(120)의 트랜지스터들(M31, M35, M34, M68)이 턴 온되고 제 2 레벨 쉬프트 유니트(140)의 트랜지스터들(M43, M42, M45, M70)가 턴 온된다. 이는 제 1 레벨 쉬프트 유니트(120)가 "SSFF"의 천이 지연 특성을 갖고 제 2 레벨 쉬프트 유니트(140)이 "SSFF"의 천이 지연 특성을 가짐을 의미한다. 따라서, 입력 신호의 하이-로우 천이시, "SSFF"와 "SSFF"의 평균인 "SSFF"의 하강 천이 지연 특성을 갖는 신호가 출력 단자(102)에서 생성된다.First, assume that the first voltage VDD1 is lower than the second voltage VDD2. Under this assumption, the Morse transistor has a slow transition delay characteristic when its gate-source voltage is VDD1 and a fast transition delay characteristic when its gate-source voltage is VDD2. When the input signal IN transitions from the high level of the first voltage VDD1 to the low level of the ground voltage, the transistors M31, M35, M34, and M68 of the first level shift unit 120 are turned on. The transistors M43, M42, M45, and M70 of the second level shift unit 140 are turned on. This means that the first level shift unit 120 has a transition delay characteristic of "SSFF" and the second level shift unit 140 has a transition delay characteristic of "SSFF". Thus, at the high-low transition of the input signal, a signal having a falling transition delay characteristic of "SSFF" which is an average of "SSFF" and "SSFF" is generated at the output terminal 102.

입력 신호(IN)가 접지 전압의 로우 레벨에서 제 1 전압(VDD1)의 하이 레벨로 천이할 때, 제 1 레벨 쉬프트 유니트(120)의 트랜지스터들(M32, M37, M36, M67)이 턴 온되고 제 2 레벨 쉬프트 유니트(140)의 트랜지스터들(M41, M40, M46, M69)이 턴 온된다. 이는 제 1 레벨 쉬프트 유니트(120)가 "SSSF"의 천이 지연 특성을 갖고 제 2 레벨 쉬프트 유니트(140)이 "SFFF"의 천이 지연 특성을 가짐을 의미한다. 따라서, "SSSF"와 "SFFF"의 평균인 "SSFF"의 상승 천이 지연 특성을 갖는 신호가 출력 단자(102)에서 생성된다.When the input signal IN transitions from the low level of the ground voltage to the high level of the first voltage VDD1, the transistors M32, M37, M36, and M67 of the first level shift unit 120 are turned on. The transistors M41, M40, M46 and M69 of the second level shift unit 140 are turned on. This means that the first level shift unit 120 has a transition delay characteristic of "SSSF" and the second level shift unit 140 has a transition delay characteristic of "SFFF". Thus, a signal having a rising transition delay characteristic of "SSFF" which is an average of "SSSF" and "SFFF" is generated at the output terminal 102.

이에 반해서, 제 1 전압(VDD1)이 제 2 전압(VDD2)보다 높다고 가정하자. 이러한 가정 하에서 입력 신호(IN)가 제 1 전압(VDD1)의 하이 레벨에서 접지 전압의 로우 레벨로 천이할 때, 제 1 레벨 쉬프트 유니트(120)의 트랜지스터들(M31, M35, M34, M68)이 턴 온되고 제 2 레벨 쉬프트 유니트(140)의 트랜지스터들(M43, M42, M45, M70)가 턴 온된다. 이는 제 1 레벨 쉬프트 유니트(120)가 "FFSS"의 천이 지연 특성을 갖고 제 2 레벨 쉬프트 유니트(140)이 "FFSS"의 천이 지연 특성을 가짐을 의미한다. 따라서, 입력 신호의 하이-로우 천이시, "FFSS"와 "FFSS"의 평균인 "FFSS"의 하강 천이 지연 특성을 갖는 신호가 출력 단자(102)에서 생성된다.In contrast, suppose that the first voltage VDD1 is higher than the second voltage VDD2. Under this assumption, when the input signal IN transitions from the high level of the first voltage VDD1 to the low level of the ground voltage, the transistors M31, M35, M34, and M68 of the first level shift unit 120 The transistors M43, M42, M45, and M70 of the second level shift unit 140 are turned on. This means that the first level shift unit 120 has a transition delay characteristic of "FFSS" and the second level shift unit 140 has a transition delay characteristic of "FFSS". Thus, at the high-low transition of the input signal, a signal having a falling transition delay characteristic of "FFSS" which is an average of "FFSS" and "FFSS" is generated at the output terminal 102.

입력 신호(IN)가 접지 전압의 로우 레벨에서 제 1 전압(VDD1)의 하이 레벨로 천이할 때, 제 1 레벨 쉬프트 유니트(120)의 트랜지스터들(M32, M37, M36, M67)이 턴 온되고 제 2 레벨 쉬프트 유니트(140)의 트랜지스터들(M41, M40, M46, M69)이 턴 온된다. 이는 제 1 레벨 쉬프트 유니트(120)가 "FFFS"의 천이 지연 특성을 갖고 제 2 레벨 쉬프트 유니트(140)이 "FSSS"의 천이 지연 특성을 가짐을 의미한다. 따라서, "FFFS"와 "FSSS"의 평균인 "FFSS"의 상승 천이 지연 특성을 갖는 신호가 출력 단자(102)에서 생성된다.When the input signal IN transitions from the low level of the ground voltage to the high level of the first voltage VDD1, the transistors M32, M37, M36, and M67 of the first level shift unit 120 are turned on. The transistors M41, M40, M46 and M69 of the second level shift unit 140 are turned on. This means that the first level shift unit 120 has a transition delay characteristic of "FFFS" and the second level shift unit 140 has a transition delay characteristic of "FSSS". Thus, a signal having a rising transition delay characteristic of " FFSS " which is an average of " FFFS " and " FSSS "

이상의 설명으로부터 알 수 있듯이, 제 1 및 제 2 전압들(VDD1, VDD2)이 변화될 때, 하강 천이 지연 특성이 "FFSS"에서 "SSFF"로 또는 그 반대로 바뀌고, 상승 천이 지연 특성이 "FFSS"에서 "SSFF"로 또는 그 반대로 바뀐다. 이는 하강 천이 지연 및 상승 천이 지연이 동일한 천이 지연만큼 변화되며, 그 결과 제 1 및 제 2 전압들(VDD1, VDD2)이 변화되더라도 본 발명의 전압 레벨 변환 회로(100)를 통해 전달되는 신호(예를 들면, 클록 신호)의 듀티비가 일정하게 유지될 수 있다.As can be seen from the above description, when the first and second voltages VDD1 and VDD2 are changed, the falling transition delay characteristic is changed from "FFSS" to "SSFF" or vice versa, and the rising transition delay characteristic is "FFSS". To "SSFF" or vice versa. This is because the falling transition delay and the rising transition delay are changed by the same transition delay, and as a result, even if the first and second voltages VDD1 and VDD2 are changed, the signal transmitted through the voltage level conversion circuit 100 of the present invention (eg, For example, the duty ratio of the clock signal can be kept constant.

본 발명의 또 다른 실시예에 따른 전압 레벨 변환 회로가 도 15에 도시되어 있다. 도 15에 도시된 전압 레벨 변환 회로(100)는 PMOS 및 NMOS 트랜지스터들(M43, M44)이 제거되고 NMOS 트랜지스터(M42)의 게이트가 ND1 노드에 연결되어 있다는 점을 제외하면 도 14에 도시된 것과 실질적으로 동일하며, 그것에 대한 설명은 생략된다.A voltage level converting circuit according to another embodiment of the present invention is shown in FIG. The voltage level conversion circuit 100 shown in FIG. 15 is similar to that shown in FIG. 14 except that the PMOS and NMOS transistors M43 and M44 are removed and the gate of the NMOS transistor M42 is connected to the ND1 node. It is substantially the same and description thereof is omitted.

비록 도면에는 도시되지 않았지만, 모오스 트랜지스터의 게이트-소오스 전압 뿐만 아니라 드레인 전압을 고려함으로써 보다 정밀하게 신호 천이 지연을 결정하는 것이 가능하다. 본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.Although not shown in the figure, it is possible to more accurately determine the signal transition delay by considering the drain voltage as well as the gate-source voltage of the MOS transistor. It will be apparent to those skilled in the art that the structure of the present invention can be variously modified or changed without departing from the scope or spirit of the present invention. In view of the foregoing, it is intended that the present invention cover the modifications and variations of this invention provided they fall within the scope of the following claims and equivalents.

상술한 바와 같이, 전압 레벨 변환 회로의 입력 및 출력 전압들이 변화될 때 동일한 비율로 출력 신호의 상승 및 하강 천이 지연이 변화되게 함으로써 전송 신호(예를 들면, 클록 신호)의 듀티비를 일정하게 유지할 수 있다.As described above, the duty ratio of the transmission signal (e.g. clock signal) is kept constant by causing the rising and falling transition delays of the output signal to change at the same rate as the input and output voltages of the voltage level conversion circuit change. Can be.

Claims (28)

제 1 전압의 입력 신호를 제 2 전압의 출력 신호로 변환하는 전압 레벨 변환 회로에 있어서:In a voltage level converting circuit for converting an input signal of a first voltage into an output signal of a second voltage: 상기 입력 신호를 입력받기 위한 입력 단자와;An input terminal for receiving the input signal; 상기 출력 신호를 출력하기 위한 출력 단자와; 그리고An output terminal for outputting the output signal; And 상기 입력 단자와 상기 출력 단자 사이에 병렬 연결된 제 1 및 제 2 레벨 쉬프트 유니트들을 포함하며,First and second level shift units connected in parallel between the input terminal and the output terminal, 상기 제 1 및 제 2 레벨 쉬프트 유니트들은 상기 제 1 및 제 2 전압들의 변화시 상기 출력 신호의 상승 및 하강 천이 지연이 동일한 비율로 변화되도록 상이한 천이 지연 특성을 가지고,The first and second level shift units have different transition delay characteristics such that the rising and falling transition delays of the output signal change at the same rate when the first and second voltages change, 상기 제 1 전압이 상기 제 2 전압보다 높고 상기 입력 신호가 로우 레벨에서 하이 레벨로 천이할 때, 상기 제 1 레벨 쉬프트 유니트의 신호 천이 스테이지들은 "FFF"의 천이 지연 특성을 갖고 상기 제 2 레벨 쉬프트 유니트의 신호 천이 스테이지들은 "FSS"의 천이 지연 특성을 가지며,When the first voltage is higher than the second voltage and the input signal transitions from low level to high level, the signal transition stages of the first level shift unit have a transition delay characteristic of "FFF" and the second level shift The signal transition stages of the unit have a transition delay characteristic of "FSS", 상기 "F"는 게이트-소오스 전압에 따른 모오스 트랜지스터의 고속 천이 지연을 나타내고, 상기 "S"는 게이트-소오스 전압에 따른 모오스 트랜지스터의 저속 천이 지연을 나타내는 것을 특징으로 하는 전압 레벨 변환 회로.Wherein "F" represents a fast transition delay of a MOS transistor according to a gate-source voltage, and "S" represents a slow transition delay of a MOS transistor according to a gate-source voltage. 제 1 항에 있어서,The method of claim 1, 상기 제 1 및 제 2 레벨 쉬프트 유니트들 각각은 적어도 3개의 신호 천이 스테이지들을 포함하는 것을 특징으로 하는 전압 레벨 변환 회로.Each of said first and second level shift units comprises at least three signal transition stages. 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 제 1 전압이 상기 제 2 전압보다 높고 상기 입력 신호가 상기 하이 레벨에서 상기 로우 레벨로 천이할 때, 상기 제 1 레벨 쉬프트 유니트의 신호 천이 스테이지들은 "FFS"의 천이 지연 특성을 갖고 상기 제 2 레벨 쉬프트 유니트의 신호 천이 스테이지들은 "FFS"의 천이 지연 특성을 가지며,When the first voltage is higher than the second voltage and the input signal transitions from the high level to the low level, the signal transition stages of the first level shift unit have a transition delay characteristic of "FFS" and the second The signal transition stages of the level shift unit have a transition delay characteristic of "FFS", 상기 제 1 전압이 상기 제 2 전압보다 낮고 상기 입력 신호가 상기 로우 레벨에서 상기 하이 레벨로 천이할 때, 상기 제 1 레벨 쉬프트 유니트의 신호 천이 스테이지들은 "SSS"의 천이 지연 특성을 갖고 상기 제 2 레벨 쉬프트 유니트의 신호 천이 스테이지들은 "SFF"의 천이 지연 특성을 갖고, 그리고 상기 제 1 전압이 상기 제 2 전압보다 낮고 상기 입력 신호가 상기 하이 레벨에서 상기 로우 레벨로 천이할 때, 상기 제 1 레벨 쉬프트 유니트의 신호 천이 스테이지들은 "SSF"의 천이 지연 특성을 갖고 상기 제 2 레벨 쉬프트 유니트의 신호 천이 스테이지들은 "SSF"의 천이 지연 특성을 갖는 것을 특징으로 하는 전압 레벨 변환 회로.When the first voltage is lower than the second voltage and the input signal transitions from the low level to the high level, the signal transition stages of the first level shift unit have a transition delay characteristic of "SSS" and the second The signal transition stages of the level shift unit have a transition delay characteristic of " SFF ", and when the first voltage is lower than the second voltage and the input signal transitions from the high level to the low level, the first level The signal transition stages of the shift unit have a transition delay characteristic of "SSF" and the signal transition stages of the second level shift unit have a transition delay characteristic of "SSF". 삭제delete 삭제delete 제 1 전압의 입력 신호를 제 2 전압의 출력 신호로 변환하는 전압 레벨 변환 회로에 있어서:In a voltage level converting circuit for converting an input signal of a first voltage into an output signal of a second voltage: 상기 입력 신호를 입력받기 위한 입력 단자와;An input terminal for receiving the input signal; 상기 출력 신호를 출력하기 위한 출력 단자와; 그리고An output terminal for outputting the output signal; And 상기 입력 단자와 상기 출력 단자 사이에 병렬 연결된 제 1 및 제 2 레벨 쉬프트 유니트들을 포함하며,First and second level shift units connected in parallel between the input terminal and the output terminal, 상기 제 1 및 제 2 레벨 쉬프트 유니트들은 상기 제 1 및 제 2 전압들의 변화시 상기 출력 신호의 상승 및 하강 천이 지연이 동일한 비율로 변화되도록 상이한 천이 지연 특성을 가지고,The first and second level shift units have different transition delay characteristics such that the rising and falling transition delays of the output signal change at the same rate when the first and second voltages change, 상기 제 1 레벨 쉬프트 유니트는The first level shift unit 상기 입력 단자에 연결된 제 1 인버터와;A first inverter connected to the input terminal; 상기 제 1 인버터의 출력에 연결된 제 2 인버터;A second inverter connected to the output of the first inverter; 상기 제 1 및 제 2 인버터들의 출력들에 응답하여 상기 출력 단자를 상기 제 2 전압 및 접지 전압 중 하나로 구동하는 제 1 차동 증폭기; 그리고A first differential amplifier driving the output terminal to one of the second voltage and ground voltage in response to the outputs of the first and second inverters; And 상기 제 1 차동 증폭기의 제 1 교차 접속 노드를 상기 출력 단자로부터 격리시키도록 구성된 격리부를 포함하며,An isolator configured to isolate a first cross connect node of said first differential amplifier from said output terminal, 상기 제 1 및 제 2 인버터들은 상기 제 1 전압을 공급받고, 상기 제 1 차동 증폭기는 상기 제 2 전압을 공급받고,The first and second inverters are supplied with the first voltage, the first differential amplifier is supplied with the second voltage, 상기 격리부는The isolation part 상기 제 2 전압과 상기 출력 단자 사이에 연결되며, 상기 제 1 차동 증폭기의 제 2 교차 접속 노드에 연결된 게이트를 갖는 PMOS 트랜지스터와; 그리고A PMOS transistor connected between the second voltage and the output terminal and having a gate connected to a second cross connection node of the first differential amplifier; And 상기 출력 단자와 접지 전압 사이에 연결되며, 상기 제 2 인버터의 출력에 연결된 게이트를 갖는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 전압 레벨 변환 회로.And an NMOS transistor connected between the output terminal and the ground voltage and having a gate connected to the output of the second inverter. 삭제delete 삭제delete 제 7 항에 있어서,The method of claim 7, wherein 상기 제 2 레벨 쉬프트 유니트는The second level shift unit 상기 입력 단자에 연결된 제 3 인버터와;A third inverter connected to the input terminal; 상기 제 3 인버터의 출력 및 상기 입력 신호에 응답하여 상기 제 2 전압 및 접지 전압 중 하나를 갖는 신호를 출력하는 제 2 차동 증폭기와; 그리고A second differential amplifier outputting a signal having one of the second voltage and the ground voltage in response to the output of the third inverter and the input signal; And 상기 제 2 차동 증폭기의 출력과 상기 출력 단자 사이에 연결된 제 4 인버터를 포함하며,A fourth inverter connected between the output of the second differential amplifier and the output terminal, 상기 제 3 인버터는 상기 제 1 전압을 공급받고, 상기 제 2 차동 증폭기 및 상기 제 4 인버터는 상기 제 2 전압을 공급받는 것을 특징으로 하는 전압 레벨 변환 회로.And the third inverter is supplied with the first voltage, and the second differential amplifier and the fourth inverter are supplied with the second voltage. 삭제delete 제 7 항에 있어서,The method of claim 7, wherein 상기 제 2 레벨 쉬프트 유니트는The second level shift unit 상기 제 2 전압과 내부 노드 사이에 연결되며, 상기 제 1 차동 증폭기의 제 1 교차 접속 노드에 연결된 게이트를 갖는 제 1 PMOS 트랜지스터와;A first PMOS transistor connected between the second voltage and an internal node, the first PMOS transistor having a gate connected to a first cross-connect node of the first differential amplifier; 상기 내부 노드와 접지 전압 사이에 연결되며, 상기 입력 단자에 연결된 게이트를 갖는 제 1 NMOS 트랜지스터와;A first NMOS transistor connected between the internal node and a ground voltage and having a gate connected to the input terminal; 상기 제 2 전압과 상기 제 1 교차 접속 노드 사이에 연결되며, 상기 내부 노드에 연결된 게이트를 갖는 제 2 PMOS 트랜지스터와; 그리고A second PMOS transistor connected between the second voltage and the first cross connection node and having a gate connected to the internal node; And 상기 출력 단자와 상기 접지 전압 사이에 연결되며, 상기 제 1 차동 증폭기의 제 2 교차 접속 노드에 연결된 게이트를 갖는 제 2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 전압 레벨 변환 회로.And a second NMOS transistor coupled between the output terminal and the ground voltage and having a gate connected to a second cross connection node of the first differential amplifier. 삭제delete 삭제delete 삭제delete 제 1 전압의 입력 신호를 제 2 전압의 출력 신호로 변환하는 전압 레벨 변환 회로에 있어서:In a voltage level converting circuit for converting an input signal of a first voltage into an output signal of a second voltage: 상기 입력 신호를 입력받기 위한 입력 단자와;An input terminal for receiving the input signal; 상기 출력 신호를 출력하기 위한 출력 단자와; 그리고An output terminal for outputting the output signal; And 상기 입력 단자와 상기 출력 단자 사이에 병렬 연결된 제 1 및 제 2 레벨 쉬프트 유니트들을 포함하며,First and second level shift units connected in parallel between the input terminal and the output terminal, 상기 제 1 및 제 2 레벨 쉬프트 유니트들은 상기 제 1 및 제 2 전압들의 변화시 상기 출력 신호의 상승 및 하강 천이 지연이 동일한 비율로 변화되도록 상이한 천이 지연 특성을 가지고,The first and second level shift units have different transition delay characteristics such that the rising and falling transition delays of the output signal change at the same rate when the first and second voltages change, 상기 제 1 전압이 상기 제 2 전압보다 높고 상기 입력 신호가 로우 레벨에서 하이 레벨로 천이할 때, 상기 제 1 레벨 쉬프트 유니트의 신호 천이 스테이지들은 "FFFS"의 천이 지연 특성을 갖고 상기 제 2 레벨 쉬프트 유니트의 신호 천이 스테이지들은 "FSSS"의 천이 지연 특성을 가지며,When the first voltage is higher than the second voltage and the input signal transitions from low level to high level, the signal transition stages of the first level shift unit have a transition delay characteristic of "FFFS" and the second level shift The signal transition stages of the unit have a transition delay characteristic of "FSSS", 상기 "F"는 게이트-소오스 전압에 따른 모오스 트랜지스터의 고속 천이 지연을 나타내고, 상기 "S"는 게이트-소오스 전압에 따른 모오스 트랜지스터의 저속 천이 지연을 나타내는 것을 특징으로 하는 전압 레벨 변환 회로.Wherein "F" represents a fast transition delay of a MOS transistor according to a gate-source voltage, and "S" represents a slow transition delay of a MOS transistor according to a gate-source voltage. 제 16 항에 있어서,17. The method of claim 16, 상기 제 1 전압이 상기 제 2 전압보다 높고 상기 입력 신호가 상기 하이 레벨에서 상기 로우 레벨로 천이할 때, 상기 제 1 레벨 쉬프트 유니트의 신호 천이 스테이지들은 "FFSS"의 천이 지연 특성을 갖고 상기 제 2 레벨 쉬프트 유니트의 신호 천이 스테이지들은 "FFSS"의 천이 지연 특성을 갖고,When the first voltage is higher than the second voltage and the input signal transitions from the high level to the low level, the signal transition stages of the first level shift unit have a transition delay characteristic of "FFSS" and the second The signal transition stages of the level shift unit have a transition delay characteristic of "FFSS", 상기 제 1 전압이 상기 제 2 전압보다 낮고 상기 입력 신호가 상기 로우 레벨에서 상기 하이 레벨로 천이할 때, 상기 제 1 레벨 쉬프트 유니트의 신호 천이 스테이지들은 "SSSF"의 천이 지연 특성을 갖고 상기 제 2 레벨 쉬프트 유니트의 신호 천이 스테이지들은 "SFFF"의 천이 지연 특성을 가지며, 그리고When the first voltage is lower than the second voltage and the input signal transitions from the low level to the high level, the signal transition stages of the first level shift unit have a transition delay characteristic of "SSSF" and the second The signal transition stages of the level shift unit have a transition delay characteristic of "SFFF", and 상기 제 1 전압이 상기 제 2 전압보다 낮고 상기 입력 신호가 상기 하이 레벨에서 상기 로우 레벨로 천이할 때, 상기 제 1 레벨 쉬프트 유니트의 신호 천이 스테이지들은 "SSFF"의 천이 지연 특성을 갖고 상기 제 2 레벨 쉬프트 유니트의 신호 천이 스테이지들은 "SSFF"의 천이 지연 특성을 갖는 것을 특징으로 하는 전압 레벨 변환 회로.When the first voltage is lower than the second voltage and the input signal transitions from the high level to the low level, the signal transition stages of the first level shift unit have a transition delay characteristic of "SSFF" and the second And the signal transition stages of the level shift unit have a transition delay characteristic of " SSFF ". 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
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* Cited by examiner, † Cited by third party
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Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6445226B2 (en) 2000-05-18 2002-09-03 Nec Corporation Output circuit converting an internal power supply potential into an external supply potential in a semiconductor apparatus
US20030146776A1 (en) * 2002-02-01 2003-08-07 Mitsubishi Denki Kabushiki Kaisha Semiconductor device capable of maintaining output signal even if internal power supply potential is turned off

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