KR101153997B1 - Circuit for generating clock - Google Patents

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Abstract

본 발명은, 외부 클럭을 수신하여 버퍼링하여 클럭 버퍼 신호를 출력하는 클럭 버퍼부와; 상기 버퍼링된 클럭이 소정 구간 이상의 클럭 사이클 타임을 갖는 저주파 신호인지 감지하여 저주파 감지 신호를 출력하는 저주파 감지부와; 상기 저주파 감지 신호의 디스에이블에 응답하여 상기 클럭 버퍼 신호를 버퍼링하여 출력하는 신호 처리부와; 상기 저주파 감지 신호를 소정 구간 지연시키는 지연소자와, 상기 지연소자의 출력신호와 상기 신호 처리부의 출력신호를 논리연산하여 출력하는 논리소자를 포함하는 제어신호 생성부와; 상기 제어신호 생성부의 출력신호를 래치하는 래치부; 및 상기 저주파 감지 신호와 상기 래치부의 출력 신호의 인에이블에 응답하여 상기 신호처리부의 출력단을 풀-업 구동하는 풀-업 구동부를 포함하는 클럭 생성 회로를 제공한다.

Figure R1020050134291

클럭 사이클 타임, 저주파 감지 신호, 클럭 지연

The present invention includes a clock buffer unit for receiving and buffering an external clock to output a clock buffer signal; A low frequency detector for detecting whether the buffered clock is a low frequency signal having a clock cycle time greater than a predetermined period and outputting a low frequency detection signal; A signal processor configured to buffer and output the clock buffer signal in response to disabling the low frequency detection signal; A control signal generation unit including a delay element for delaying the low frequency detection signal by a predetermined period, and a logic element for performing a logic operation on an output signal of the delay element and an output signal of the signal processor; A latch unit for latching an output signal of the control signal generator; And a pull-up driving unit configured to pull-up the output terminal of the signal processing unit in response to enabling the low frequency detection signal and the output signal of the latch unit.

Figure R1020050134291

Clock Cycle Time, Low Frequency Sense Signal, Clock Delay

Description

클럭 생성 회로{Circuit for generating clock}Circuit for generating clock {Circuit for generating clock}

도 1은 본 발명에 따른 클럭 생성 회로를 나타낸 도면이다.1 is a diagram illustrating a clock generation circuit according to the present invention.

도 2는 본 발명의 클럭 생성 회로의 내부동작을 보여주는 타이밍도이다. 2 is a timing diagram showing the internal operation of the clock generation circuit of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

105 : 클럭 패드 110 : 클럭버퍼부 105: clock pad 110: clock buffer unit

120 : 저주파 감지부 130 : 신호 처리부 120: low frequency detection unit 130: signal processing unit

131 : 버퍼부 140 : 제어신호 생성부131: buffer unit 140: control signal generation unit

150 : 래치부 151 : 래치150: latch portion 151: latch

본 발명은 클럭 생성 회로에 관한 것으로, 보다 구체적으로는 소정 구간의 이상의 클럭 사이클 타임을 갖는 저주파의 외부 클럭이 입력될 때, 이를 감지하여 주파수를 증가시킨 내부 클럭을 생성하여 출력함으로써, 오토리프레쉬 동작 중 외 부 클럭 신호의 주기가 뱅크 활성화 주기보다 길어 발생하는 뱅크의 활성화 오류를 방지할 수 있는 클럭 생성 회로에 관한 것이다.The present invention relates to a clock generation circuit. More specifically, when an external clock having a low frequency having a clock cycle time of a predetermined period or more is input, an automatic refresh operation is generated by generating and outputting an internal clock having an increased frequency. The present invention relates to a clock generation circuit capable of preventing an activation error of a bank caused by a period of an external clock signal being longer than a bank activation period.

일반적으로 집적 회로 내부에서 동작하는 반도체 디바이스는 빠른 주파수의 클럭 신호로서 고주파 클럭 사이클 타임(이하, tCK)을 사용한다. 이러한 클럭 신호는 집적 회로의 외부 패드로부터 인가되며, 이 클럭 신호는 클럭 버퍼를 지나 집적 회로의 내부 회로에 전달된다. In general, a semiconductor device operating inside an integrated circuit uses a high frequency clock cycle time (hereinafter referred to as tCK) as a clock signal of a high frequency. This clock signal is applied from an external pad of the integrated circuit, which is passed through the clock buffer to the internal circuit of the integrated circuit.

이때, 디램 동작에서 중요한 리프레쉬 커맨드(refresh command)가 입력되면, 리프레쉬 인에이블 플래그 신호가 클럭 tCK에 동기되어 발생한다. 즉, 상기 리프레쉬 인에이블 플래그 신호는 tCK(예컨대, 출력 클럭)의 펄스 폭과 동일한 펄스폭을 갖으며, tCK의 상승 에지(rising edge)에 트리거(trigger)되어 tCK의 하강 에지(falling edge)까지 유효한 신호가 된다.At this time, when a refresh command important in the DRAM operation is input, the refresh enable flag signal is generated in synchronization with the clock tCK. That is, the refresh enable flag signal has a pulse width equal to the pulse width of tCK (for example, an output clock), and is triggered on the rising edge of tCK to the falling edge of tCK. This is a valid signal.

한편, 이와 같은 리프레쉬 인에이블 플래그 신호는 상승 에지에서 뱅크 활성화(bank active) 신호를 트리거시키며, 이 뱅크 활성화 신호에 의해 뱅크가 활성화 된다. 이때, 뱅크가 활성화되면 디램 내부 회로의 동작 지연 회로가 동작되어, 소정 시간 경과 후, 오토 리프레쉬 신호를 발생시킨다. 이 오토 리프레쉬 신호가 인에이블(enable) 될 때 상기 뱅크가 비활성화된다. On the other hand, such a refresh enable flag signal triggers a bank active signal at the rising edge, and the bank is activated by the bank activation signal. At this time, when the bank is activated, the operation delay circuit of the DRAM internal circuit is operated to generate an auto refresh signal after a predetermined time elapses. The bank is deactivated when this auto refresh signal is enabled.

그러나, 만약 저주파의 신호, 즉 tCK의 한 주기가 길어지는 롱(long)-tCK를 사용하게 되면, tCK의 상승 에지부터 하강 에지까지 유효한 리프레쉬 인에이블 플래그 신호 역시 긴 듀티 사이클(duty cycle)을 갖게 된다. 즉, 리프레쉬 인에이블 플래그 신호는 상기 뱅크 활성화되기 시작하는 시점부터 오토 리프레쉬 신호가 발생될 때까지 비교적 긴 듀티 사이클을 갖게 된다는 것이다. 이때, 상기 동작 지연 회로에 의해 지연되는 시간이 상기 tCK보다 짧은 경우, 여전히 리프레쉬 인에이블 플래그가 인에이블 상태에 있기 때문에, 뱅크가 비활성화되어야 함에도 불구하고 상기 인에이블 상태에 있는 리프레쉬 인에이블 플래그에 의해 활성화 상태를 유지하는 문제가 있었다.However, if a low frequency signal, i.e., long-tCK with one cycle of tCK is used, the refresh enable flag signal valid from the rising edge to the falling edge of tCK also has a long duty cycle. do. That is, the refresh enable flag signal has a relatively long duty cycle from the time when the bank is activated until the auto refresh signal is generated. At this time, if the time delayed by the operation delay circuit is shorter than the tCK, because the refresh enable flag is still in the enable state, the refresh enable flag in the enable state despite the bank should be deactivated. There was a problem of staying active.

따라서, 본 발명의 목적은 소정 구간의 이상의 tCK를 갖는 저주파의 외부 클럭이 입력될 때, 이를 감지하여 주파수를 증가시킨 내부 클럭을 생성하여 출력함으로써, 오토리프레쉬 동작 중 외부 클럭 신호의 주기가 뱅크 활성화 주기보다 길어 발생하는 뱅크의 활성화 오류를 방지할 수 있는 클럭 생성 회로를 제공하는 데 있다.Accordingly, an object of the present invention is to generate and output an internal clock with increased frequency by detecting when a low frequency external clock having a tCK of a predetermined period or more is inputted, whereby the cycle of the external clock signal is activated during the auto refresh operation. The present invention provides a clock generation circuit that can prevent an activation error of a bank occurring longer than a period.

상기한 본 발명의 목적을 달성하기 위하여, 본 발명은, 외부 클럭을 수신하여 버퍼링하여 클럭 버퍼 신호를 출력하는 클럭 버퍼부와; 상기 버퍼링된 클럭이 소정 구간 이상의 클럭 사이클 타임을 갖는 저주파 신호인지 감지하여 저주파 감지 신호를 출력하는 저주파 감지부와; 상기 저주파 감지 신호의 디스에이블에 응답하여 상기 클럭 버퍼 신호를 버퍼링하여 출력하는 신호 처리부와; 상기 저주파 감지 신호를 소정 구간 지연시키는 지연소자와, 상기 지연소자의 출력신호와 상기 신호 처리부의 출력신호를 논리연산하여 출력하는 논리소자를 포함하는 제어신호 생성부와; 상기 제어신호 생성부의 출력신호를 래치하는 래치부; 및 상기 저주파 감지 신호와 상기 래치부의 출력 신호의 인에이블에 응답하여 상기 신호처리부의 출력단을 풀-업 구동하는 풀-업 구동부를 포함하는 클럭 생성 회로를 제공한다.In order to achieve the above object of the present invention, the present invention includes a clock buffer unit for receiving and buffering an external clock to output a clock buffer signal; A low frequency detector for detecting whether the buffered clock is a low frequency signal having a clock cycle time greater than a predetermined period and outputting a low frequency detection signal; A signal processor configured to buffer and output the clock buffer signal in response to disabling the low frequency detection signal; A control signal generation unit including a delay element for delaying the low frequency detection signal by a predetermined period, and a logic element for performing a logic operation on an output signal of the delay element and an output signal of the signal processor; A latch unit for latching an output signal of the control signal generator; And a pull-up driving unit configured to pull-up the output terminal of the signal processing unit in response to enabling the low frequency detection signal and the output signal of the latch unit.

본 발명에서, 상기 신호 처리부는 상기 저주파 감지 신호와 상기 래치부의 출력신호의 디스에이블에 응답하여 상기 클럭버퍼신호를 버퍼링하는 버퍼부로 구성되는 것이 바람직하다.In the present invention, it is preferable that the signal processing unit comprises a buffer unit for buffering the clock buffer signal in response to the disable of the low frequency detection signal and the output signal of the latch unit.

본 발명에서, 상기 신호처리부는 상기 저주파 감지 신호에 응답하여 동작하는 제 1 소자와; 상기 래치부의 출력신호에 응답하여 동작하는 제 2 소자 및; 상기 클럭버퍼신호를 버퍼링하는 버퍼부를 포함하되, 상기 제 1 소자는 전원전압단과 상기 버퍼부 사이에 연결되고, 상기 제 2 소자는 상기 버퍼부와 접지단 사이에 연결되는 것이 바람직하다.In the present invention, the signal processing unit and the first element which operates in response to the low frequency detection signal; A second element operating in response to an output signal of the latch unit; And a buffer unit for buffering the clock buffer signal, wherein the first element is connected between a power supply voltage terminal and the buffer unit, and the second element is connected between the buffer unit and a ground terminal.

본 발명에서, 상기 제 1 소자는 PMOS 이고, 상기 제 2 소자는 NMOS 인 것이 바람직하다.In the present invention, it is preferable that the first device is a PMOS, and the second device is an NMOS.

본 발명에서, 상기 논리소자는 상기 클럭지연부의 출력신호와 상기 신호 처리부의 출력신호를 부정논리곱 연산하여 출력하는 것이 바람직하다.In the present invention, it is preferable that the logic element performs a negative logical product operation on an output signal of the clock delay unit and an output signal of the signal processing unit.

본 발명에서, 제 1 항에 있어서, 풀-업 구동부는 상기 저주파 감지 신호의 인에이블에 응답하여 동작하는 제 1 풀-업 소자 및; 상기 래치부의 출력 신호의 인에이블에 응답하여 동작하는 제 2 풀-업 소자를 포함하는 것이 바람직하다.The apparatus of claim 1, wherein the pull-up driving unit comprises: a first pull-up element operative in response to the enabling of the low frequency sensing signal; It is preferable to include a second pull-up element that operates in response to the enable of the output signal of the latch portion.

본 발명에서, 제 1 풀-업 소자 및 제 2 풀-업 소자는 PMOS 인 것이 바람직하다.In the present invention, the first pull-up element and the second pull-up element are preferably PMOS.

본 발명에서, 상기 신호처리부의 출력 신호를 버퍼링하는 버퍼부를 더 포함하는 것이 바람직하다.In the present invention, it is preferable to further include a buffer for buffering the output signal of the signal processor.

본 발명에서, 상기 버퍼부는 상기 신호처리부의 출력신호를 반전 버퍼링하는 제 1 인버터와; 상기 제 1 인버터와 래치형태로 연결된 제 2 인버터를 포함하는 것이 바람직하다.In the present invention, the buffer unit and the first inverter for inverting and buffering the output signal of the signal processor; It is preferable to include a second inverter connected in a latch form with the first inverter.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다. Hereinafter, the present invention will be described in more detail with reference to Examples. These embodiments are only for illustrating the present invention, and the scope of rights of the present invention is not limited by these embodiments.

이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명한다. Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

도 1은 본 발명에 따른 클럭 생성 회로를 나타낸 회로도이며, 도 2는 본 발명의 클럭 생성 회로의 내부동작을 보여주는 타이밍도이다. 1 is a circuit diagram showing a clock generation circuit according to the present invention, Figure 2 is a timing diagram showing the internal operation of the clock generation circuit of the present invention.

도 1에 도시한 바와 같이 , 본 발명의 클럭 생성 회로는 클럭 패드(105, CLK PAD), 클럭 버퍼부(110, Buffer), 저주파 감지부(120), 신호처리부(130), 제어신호생성부(140), 래치부(150), 풀-업 구동부(160) 및 출력회로부(170)를 포함한다. As shown in FIG. 1, the clock generation circuit of the present invention includes a clock pad 105, a CLK PAD, a clock buffer 110, a low frequency detector 120, a signal processor 130, and a control signal generator. 140, a latch unit 150, a pull-up driving unit 160, and an output circuit unit 170.

상기 클럭 패드(105)에 외부 클럭 신호가 인가되면, 상기 클럭 버퍼부(110)는 클럭 패드(105, CLK PAD)에 입력된 외부 클럭 신호를 버퍼링하여 클럭 버퍼 신호를 출력한다. When an external clock signal is applied to the clock pad 105, the clock buffer unit 110 outputs a clock buffer signal by buffering an external clock signal input to the clock pad 105 (CLK PAD).

상기 저주파 감지부(120)는 클럭 버퍼 신호(CLK_in) 중 소정 구간의 이상의 클럭 사이클 타임을 갖는 저주파 클럭 신호를 감지하여, 하이 레벨(high level)의 저주파 감지 신호(DET_tCK)를 출력한다. The low frequency detector 120 detects a low frequency clock signal having a clock cycle time longer than a predetermined period of the clock buffer signal CLK_in, and outputs a high level low frequency detection signal DET_tCK.

상기 신호처리부(130)는 저주파 감지 신호(DET_tCK)가 로우레벨일 때 턴-온되는 제 1 PMOS(P1)와 상기 래치부(150)의 출력 신호가 하이레벨일 때 턴-온되는 제 2 NMOS(N2) 및 제 1 PMOS(P1)와 제 2 NMOS(N2) 사이에 연결되어, 제 1 PMOS(P1)와 제 2 NMOS(N2)의 턴-온에 의해 클럭 버퍼 신호(CLK_in)를 버퍼링하여 출력하는 버퍼부(131)를 포함한다.The signal processor 130 is turned on when the low frequency detection signal DET_tCK is at a low level, and is turned on when the output signal of the latch unit 150 is at a high level. (N2) and a connection between the first PMOS P1 and the second NMOS N2, buffering the clock buffer signal CLK_in by turning on the first PMOS P1 and the second NMOS N2. And a buffer unit 131 for outputting.

상기 제어신호 생성부(140)는 저주파 감지 신호(DET_tCK)를 소정 구간(tD) 지연시키는 지연소자(delay)와, 상기 지연소자(delay)의 출력신호와 신호 처리부(130)의 출력신호를 부정논리곱 연산하여 출력하는 낸드게이트(ND3)을 포함하여 구성된다. The control signal generator 140 negates a delay element delaying the low frequency detection signal DET_tCK by a predetermined period tD, an output signal of the delay element, and an output signal of the signal processor 130. And a NAND gate ND3 outputted by performing a logical AND operation.

상기 래치부(150)는 상기 제어신호 생성부(140)의 출력신호를 래치하는 래치(151)와, 래치(151)의 출력신호를 반전시키는 인버터(INV5)를 포함한다. 상기 래치(151)는 알려진 바와 같이 서로의 출력 단자가 서로의 입력 단자에 접속되도록 연결된 2개의 낸드 게이트(ND1,ND2)로 구성될 수 있다. The latch unit 150 includes a latch 151 for latching the output signal of the control signal generator 140 and an inverter INV5 for inverting the output signal of the latch 151. The latch 151 may be configured as two NAND gates ND1 and ND2 connected to each other so that output terminals of the latch 151 are connected to each other's input terminals.

또한, 출력회로부(170)는 신호처리부(130)의 출력 신호를 래치하는 출력 래치를 포함하며, 상기 출력 래치는 서로의 출력 단자가 서로의 입력 단자에 접속되는 한 쌍의 인버터(INV2,INV3)로 구성될 수 있다. In addition, the output circuit unit 170 includes an output latch for latching the output signal of the signal processing unit 130, wherein the output latch is a pair of inverters (INV2, INV3) in which each output terminal is connected to each other input terminal It can be configured as.

이와 같은 구성을 갖는 클럭 생성 회로의 동작을 살펴보면 다음과 같은 동작을 한다.Looking at the operation of the clock generation circuit having such a configuration is as follows.

먼저, tCK이 짧을 경우, 저주파 감지부(120)는 로우(low)레벨의 저주파 감지 신호(DET_tCK)를 생성하여 신호처리부(130)의 제 1 PMOS 트랜지스터(P1)를 턴-온시키고, 풀업 구동부(160)의 제 2 PMOS 트랜지스터(P2)를 턴-오프 시켜 제 2 및 제 4 PMOS 트랜지스터(P2,P4)의 패스를 차단시킨다. First, when tCK is short, the low frequency detector 120 generates a low frequency low frequency detection signal DET_tCK to turn on the first PMOS transistor P1 of the signal processor 130, and the pull-up driver The second PMOS transistor P2 of 160 is turned off to block paths of the second and fourth PMOS transistors P2 and P4.

한편, 외부 클럭 신호가 저주파인 경우, 즉, tCK이 긴 경우, 상기 저주파 감지부(120)는 저주파 감지 신호를 감지하여 인에이블된 저주파 감지 신호(DET_tCK)를 발생시킨다. 이때, 저주파 감지 신호(DET_tCK)의 위상은 하이 레벨(high level)을 갖도록 한다. 이러한 저주파 감지부(120)는 일종의 비교기로서, 상기 클럭 버퍼 신호가 일정 시간 동안 천이가 없는 경우 저주파로 결정하여, 하이 레벨의 신호를 출력한다. 이와 같은 하이 레벨의 저주파 감지 신호(DET_tCK)에 의해 풀업 구동부(160)의 제 2 PMOS 트랜지스터(P2)가 턴-온 된다. On the other hand, when the external clock signal is low frequency, that is, tCK is long, the low frequency detection unit 120 detects the low frequency detection signal to generate the enabled low frequency detection signal (DET_tCK). At this time, the phase of the low frequency sensing signal DET_tCK is set to have a high level. The low frequency detector 120 is a kind of comparator. When the clock buffer signal has no transition for a predetermined time, the low frequency detector 120 determines a low frequency and outputs a high level signal. The second PMOS transistor P2 of the pull-up driver 160 is turned on by the high level low frequency sensing signal DET_tCK.

아울러, 상기 하이 레벨을 갖는 저주파 감지 신호(DET_tCK)는 제어신호 생성부(140)에도 입력된다. 이때, 상기 제어신호 생성부(140)에는 저주파 감지 신호(DET_tCK) 발생 시, 소정의 지연 구간(tD)이 경과되기 전 까지는 노드 A의 신호(클럭제어부의 출력 신호)가 반전되어 입력되므로, 상기 제어신호 생성부(140)는 하이 레벨을 출력하게 된다. In addition, the low frequency detection signal DET_tCK having the high level is also input to the control signal generator 140. In this case, when the low frequency detection signal DET_tCK is generated, the control signal generator 140 inverts and inputs the signal of the node A (output signal of the clock controller) until a predetermined delay period tD elapses. The control signal generator 140 outputs a high level.

이때, 제어신호 생성부(140)를 통과한 신호에 의해 노드 B는 로우 레벨이 되 어, 풀-업 소자인 제 4 PMOS 트랜지스터(P4)를 턴-온시키게 되고, 제 2 및 제 4 PMOS 트랜지스터(P2, P4) 패스가 발생된다. 이에 따라 노드 A의 신호가 반전되어, 내부 클럭 신호가 로우가 되는 펄스를 발생시킨다. 상기 발생된 펄스의 폭은 제어신호 생성부(140)의 신호 지연 구간(tD) 만큼임이 바람직하다.At this time, the node B goes low by the signal passing through the control signal generator 140 to turn on the fourth PMOS transistor P4 which is a pull-up device, and the second and fourth PMOS transistors are turned on. (P2, P4) pass is generated. As a result, the signal of the node A is inverted to generate a pulse in which the internal clock signal becomes low. The width of the generated pulse is preferably as long as the signal delay period tD of the control signal generator 140.

즉, 본 실시예에 의하면, 외부에서 긴 tCK을 갖는 클럭 신호가 입력된다 하여도, 저주파 감지부(120)에서 긴 tCK를 검출하고, 소정 시간(tD) 만큼을 갖는 고주파의 새로운 내부 클럭을 발생시킬 수 있다. That is, according to the present embodiment, even when a clock signal having a long tCK is input from the outside, the low frequency detector 120 detects the long tCK and generates a new internal clock of high frequency having a predetermined time tD. You can.

그러므로, 도 2에 도시된 바와 같이, 저주파 외부 클럭(CLK)이 인가되고, 리프레쉬 커맨드(Refresh)가 입력되어, 리프레쉬 인에이블 플래그(FACTp)를 발생시킬때, 상기 리프레쉬 인에이블 플래그(FACTp)는 본 실시예에 의한 내부 클럭 생성 회로에서 생성된 내부 클럭(CLK_out)의 tCK의 펄스폭에 의존하여, 동일한 펄스폭을 갖고 형성되므로, 리프레쉬 인에이블 플래그(FACTp)는 짧은 듀티 사이클을 갖게 된다. Therefore, as shown in FIG. 2, when the low frequency external clock CLK is applied and a refresh command Refresh is input to generate the refresh enable flag FACTp, the refresh enable flag FACTp is generated. The refresh enable flag FACTp has a short duty cycle because it is formed with the same pulse width depending on the pulse width of tCK of the internal clock CLK_out generated by the internal clock generation circuit according to the present embodiment.

이에 따라, 리프레쉬 인에이블 플래그 신호(FACTp)에 의해 뱅크(bank)가 액티브 되고, 소정 내부 회로 지연 구간(tRAS) 경과 후에 오토 리프레쉬 신호(REp)가 발생되어 뱅크가 디스에이블될 때, 이미 리프레쉬 인에이블 플래그 신호(FACTp)는 디스에이블된 상태이므로, 뱅크에 동작에 영향을 미치지 않아 뱅크의 활성화 오류가 발생하지 않게 된다. Accordingly, when the bank is activated by the refresh enable flag signal FACTp and the auto refresh signal REp is generated after a predetermined internal circuit delay period tRAS has elapsed, the bank is already refreshed. Since the enable flag signal FACTp is disabled, the operation of the bank is not affected and the activation error of the bank does not occur.

상기에서 본 발명에 따른 클럭 생성 회로는 비록 오토리프레쉬 동작을 수행 하기 위한 내부 클럭 신호를 발생시키는데 사용되는 것을 예로 들어 설명했지만, 저주파의 외부 클럭(CLK)에 의해 뱅크의 활성화 오류가 발생하는 다양한 장치의 동작에 널리 사용될 수 있다.Although the clock generation circuit according to the present invention has been described as an example of being used to generate an internal clock signal for performing an auto refresh operation, various devices in which an activation error of a bank is generated by a low frequency external clock CLK. It can be widely used in the operation of.

이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 소정 구간의 이상의 클럭 사이클 타임을 갖는 저주파의 외부 클럭이 입력될 때, 이를 감지하여 주파수를 증가시킨 내부 클럭을 생성하여 출력함으로써, 오토리프레쉬 동작 중 외부 클럭 신호의 주기가 뱅크 활성화 주기보다 길어 발생하는 뱅크의 활성화 오류를 방지할 수 있는 효과가 있다. As described in detail above, according to the present invention, when the low frequency external clock having a clock cycle time of a predetermined interval is input, the internal clock is increased by generating and outputting an internal clock having an increased frequency. The period of the clock signal is longer than the bank activation period, thereby preventing the activation error of the bank.

또한, 고주파에서 저주파에 이르기까지 다양한 주파수 대역의 외부 클럭을 이용할 수 있어, 회로의 동작 주파수의 범위를 증대시킬 수 있는 효과도 있다.In addition, it is possible to use an external clock of various frequency bands from high frequency to low frequency, which also has the effect of increasing the operating frequency range of the circuit.

Claims (9)

외부 클럭을 수신하여 버퍼링하여 클럭 버퍼 신호를 출력하는 클럭 버퍼부와;A clock buffer unit for receiving and buffering an external clock to output a clock buffer signal; 상기 버퍼링된 클럭이 소정 구간 이상의 클럭 사이클 타임을 갖는 저주파 감지 신호인지 감지하여 저주파 감지 신호를 출력하는 저주파 감지부와; A low frequency detector for detecting whether the buffered clock is a low frequency sense signal having a clock cycle time of a predetermined period or more and outputting a low frequency sense signal; 상기 저주파 감지 신호의 디스에이블에 응답하여 상기 클럭 버퍼 신호를 버퍼링하여 출력하는 신호 처리부와;A signal processor configured to buffer and output the clock buffer signal in response to disabling the low frequency detection signal; 상기 저주파 감지 신호를 소정 구간 지연시키는 지연소자와, 상기 지연소자의 출력신호와 상기 신호 처리부의 출력신호를 논리연산하여 출력하는 논리소자를 포함하는 제어신호 생성부와;A control signal generation unit including a delay element for delaying the low frequency detection signal by a predetermined period, and a logic element for performing a logic operation on an output signal of the delay element and an output signal of the signal processor; 상기 제어신호 생성부의 출력신호를 래치하는 래치부; 및A latch unit for latching an output signal of the control signal generator; And 상기 저주파 감지 신호와 상기 래치부의 출력 신호의 인에이블에 응답하여 상기 신호처리부의 출력단을 풀-업 구동하는 풀-업 구동부를 포함하는 클럭 생성 회로.And a pull-up driving unit configured to pull-up the output terminal of the signal processing unit in response to enabling the low frequency detection signal and the output signal of the latch unit. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제 1 항에 있어서, 상기 신호 처리부는 상기 저주파 감지 신호와 상기 래치부의 출력신호의 디스에이블에 응답하여 상기 클럭 버퍼 신호를 버퍼링하는 버퍼부로 구성된 클럭 생성 회로.The clock generation circuit of claim 1, wherein the signal processor comprises a buffer unit configured to buffer the clock buffer signal in response to disabling the low frequency detection signal and the output signal of the latch unit. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 제 1 항에 있어서, 상기 신호처리부는 상기 저주파 감지 신호에 응답하여 동작하는 제 1 소자와;The display device of claim 1, wherein the signal processor comprises: a first element operative in response to the low frequency detection signal; 상기 래치부의 출력신호에 응답하여 동작하는 제 2 소자 및;A second element operating in response to an output signal of the latch unit; 상기 클럭버퍼신호를 버퍼링하는 버퍼부를 포함하되, 상기 제 1 소자는 전원전압단과 상기 버퍼부 사이에 연결되고, 상기 제 2 소자는 상기 버퍼부와 접지단 사이에 연결된 것을 특징으로 하는 클럭 생성 회로.And a buffer unit for buffering the clock buffer signal, wherein the first element is connected between a power supply voltage terminal and the buffer unit, and the second element is connected between the buffer unit and a ground terminal. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 제 3 항에 있어서, 상기 제 1 소자는 PMOS 이고, 상기 제 2 소자는 NMOS 인것을 특징으로 하는 클럭 생성 회로.4. The clock generation circuit of claim 3, wherein the first device is a PMOS and the second device is an NMOS. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제 1 항에 있어서, 상기 논리소자는 상기 지연소자의 출력신호와 상기 신호 처리부의 출력신호를 부정논리곱 연산하여 출력하는 클럭 생성 회로.The clock generation circuit of claim 1, wherein the logic device performs a negative logical product operation on an output signal of the delay device and an output signal of the signal processor. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 제 1 항에 있어서, 상기 풀-업 구동부는 상기 저주파 감지 신호의 인에이블에 응답하여 동작하는 제 1 풀-업 소자 및;2. The apparatus of claim 1, wherein the pull-up driver comprises: a first pull-up element operative in response to the enabling of the low frequency sensing signal; 청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee. 제 6 항에 있어서, 상기 제 1 풀-업 소자 및 상기 제 2 풀-업 소자는 PMOS 인 것을 특징으로 하는 클럭 생성 회로.7. The clock generation circuit of claim 6, wherein the first pull-up element and the second pull-up element are PMOSs. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid. 제 1 항에 있어서, 상기 신호처리부의 출력 신호를 버퍼링하는 버퍼부를 더 포함하는 클럭 생성 회로.The clock generation circuit of claim 1, further comprising a buffer configured to buffer an output signal of the signal processor. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 was abandoned upon payment of a set-up fee. 제 8항에 있어서, 상기 버퍼부는 상기 신호처리부의 출력신호를 반전 버퍼링하는 제 1 인버터와;9. The apparatus of claim 8, wherein the buffer unit comprises: a first inverter configured to invert and buffer an output signal of the signal processor; 상기 제 1 인버터와 래치형태로 연결된 제 2 인버터를 포함하는 클럭 생성 회로.And a second inverter connected in a latch form to the first inverter.
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