KR101144159B1 - 3d multi-core processors using thermal-aware floorplan schemes - Google Patents

3d multi-core processors using thermal-aware floorplan schemes Download PDF

Info

Publication number
KR101144159B1
KR101144159B1 KR1020100124398A KR20100124398A KR101144159B1 KR 101144159 B1 KR101144159 B1 KR 101144159B1 KR 1020100124398 A KR1020100124398 A KR 1020100124398A KR 20100124398 A KR20100124398 A KR 20100124398A KR 101144159 B1 KR101144159 B1 KR 101144159B1
Authority
KR
South Korea
Prior art keywords
processor
processor core
alpha
core
integer
Prior art date
Application number
KR1020100124398A
Other languages
Korean (ko)
Inventor
김철홍
손동오
Original Assignee
전남대학교산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 전남대학교산학협력단 filed Critical 전남대학교산학협력단
Priority to KR1020100124398A priority Critical patent/KR101144159B1/en
Application granted granted Critical
Publication of KR101144159B1 publication Critical patent/KR101144159B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/50—Allocation of resources, e.g. of the central processing unit [CPU]
    • G06F9/5094—Allocation of resources, e.g. of the central processing unit [CPU] where the allocation takes into account power or heat criteria
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/16—Constructional details or arrangements
    • G06F1/20—Cooling means
    • G06F1/206—Cooling means comprising thermal management

Abstract

PURPOSE: A three-dimensional multi core processor to which a temperature management floor plan is applied is provided to minimize heat island effect by replacing the location of a stack queue unit with a location of the other unit. CONSTITUTION: A first processor core(110) is laminated on a heat plate. A second processor core(120) is laminated on the first processor core and is connected through the first processor core and a TSV(Through-Silicon Via). A floor plan does not locate integer registers of the first/second process cores on same vertical lines. The integer registers of the processor cores differentiate the location of an integer computing unit and the integer register.

Description

온도관리 플로어플랜이 적용된 3차원 멀티코어 프로세서{3D multi-core processors using thermal-aware floorplan schemes}The present invention relates to a 3D multi-core processor using thermal-aware floorplan schemes,

본 발명은 3차원 멀티코어 프로세서에 관한 것으로, 보다 구체적으로는 각 프로세서 코어의 유닛들 중 상대적으로 발열량이 큰 유닛들이 서로 동일한 수직선상에 위치하지 않도록 배치하여 열섬현상을 줄일 수 있는 온도관리 플로어플랜이 적용된 3차원 멀티코어 프로세서에 관한 것이다.
The present invention relates to a three-dimensional multi-core processor, and more particularly, to a three-dimensional multi-core processor capable of reducing a heat island phenomenon by arranging units having relatively large heating values, To a three-dimensional multicore processor to which the present invention is applied.

프로세서의 공정 기술의 발달에 기인하여 프로세서의 크기는 점차 감소하고 성능은 크게 향상되고 있다.Due to the development of the process technology of the processor, the size of the processor gradually decreases and performance is greatly improved.

이에 따라 복수 개의 프로세서 코어를 평면상에 배치하여 하나의 프로세서를 구성함으로써 처리 속도가 매우 향상된 멀티코어 프로세서가 개발되었는데, 이러한 멀티 코어 프로세서는 2차원 평면상에 배치되므로 각 코어를 연결하는 내부 연결망이 길어지게 되어 처리속도가 느려지는 단점이 있고, 내부 연결망에서 발생하는 병목현상(Bottle neck)으로 인해 프로세서의 전체의 성능 향상이 제약되고 있는 실정이다.Accordingly, a multicore processor having a very high processing speed has been developed by arranging a plurality of processor cores on a plane to form a single processor. Since these multicore processors are arranged on a two-dimensional plane, an internal connection network There is a disadvantage that the processing speed is slowed down due to an increase in the number of processors, and the bottleneck occurring in the internal connection network limits the overall performance improvement of the processor.

이러한 문제점을 해결하기 위해 프로세서 코어를 평면상에 배치하지 않고 관통전극(TSV:Through-Silicon Via)을 이용하여 적층함으로써 내부 연결망의 길이 감소에 따른 프로세서의 성능을 향상과 전력 소모 감소를 실현하기 위한 연구가 있어 왔다. In order to solve this problem, the processor core is stacked by using through-silicon vias (TSV) instead of being arranged on a plane, thereby improving the performance of the processor and reducing power consumption Research has been done.

그러나, 프로세서 코어를 적층하는 3차원 멀티코어 프로세서는 2차원 멀티코어 프로세서에 비해 처리속도가 빨라지는 장점이 있으나 전력밀도가 높아져 고열이 발생하므로 열섬(Hotspot)현상이 악화되어 프로세서 코어 칩의 성능 및 신뢰성이 저하되는 문제점이 있으며, 실질적으로 3차원 멀티코어 프로세서는 2차원 멀티코어 프로세서에 비해 최고 온도가 약 17℃ 내지 20℃ 증가한다고 보고되고 있다.
However, the three-dimensional multicore processor stacking the processor cores has the advantage that the processing speed is faster than the two-dimensional multicore processor, but since the power density is increased and the high temperature is generated, the hotspot phenomenon is deteriorated, There is a problem that the reliability is lowered. In fact, it is reported that the maximum temperature of the three-dimensional multicore processor is increased by about 17 ° C to 20 ° C compared with the two-dimensional multicore processor.

본 발명자들은 3차원 멀티코어 프로세서의 열섬현상을 방지하여 멀티코어 프로세서의 성능 및 신뢰성을 향상시키고자 연구 노력한 결과, 각 프로세서 코어의 유닛들 중 발열량이 큰 유닛의 위치가 서로 동일한 수직선상에 위치하지 않게 하여 열섬현상을 방지할 수 있는 3차원 멀티코어 프로세서의 기술적 구성을 개발하게 되어 본 발명을 완성하게 되었다.As a result of efforts to improve the performance and reliability of a multi-core processor by preventing a heat island phenomenon of a three-dimensional multicore processor, the inventors have found that the positions of units with a large caloric value among the units of each processor core are located on the same vertical line Core multi-core processor capable of preventing a heat island phenomenon, thereby completing the present invention.

따라서, 본 발명의 목적은 열섬현상을 방지함으로써 성능 및 신뢰성을 향상시킬 수 있는 3차원 멀티코어 프로세서를 제공하는 것이다.
Accordingly, an object of the present invention is to provide a three-dimensional multicore processor capable of improving performance and reliability by preventing heat island phenomenon.

본 발명의 목적들은 이상에서 언급한 목적들로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
The objects of the present invention are not limited to the above-mentioned objects, and other objects not mentioned can be clearly understood by those skilled in the art from the following description.

상기의 목적을 달성하기 위하여 본 발명은 방열판에 적층되는 제1 프로세서 코어; 및 상기 제1 프로세서 코어에 적층되고, 상기 제1 프로세서 코어와 관통전극(TSV:Through-Silicon Via)을 통해 연결되는 제2 프로세서 코어;를 포함하고, 상기 제1 프로세서 코어 및 상기 제2 프로세서 코어의 각 유닛들 중 발열량이 가장 큰 유닛인 정수형 레지스터(IntReg)는 서로 동일한 수직선상에 위치하지 않도록 플로어플랜(Floorplan)되는 것을 특징으로 하는 3차원 멀티코어 프로세서를 제공한다.According to an aspect of the present invention, there is provided a semiconductor device comprising: a first processor core stacked on a heat sink; And a second processor core stacked on the first processor core and connected to the first processor core through a through-silicon via (TSV), wherein the first processor core and the second processor core And the integer registers (IntReg), which is the unit with the largest calorific value, are floorplan so that they are not positioned on the same vertical line.

바람직한 실시예에 있어서,상기 각 프로세서 코어는 알파 프로세서(DEC Alpha) 또는 상기 알파 프로세서의 플로어플랜이 벤치 마크된 프로세서 코어이며, 상기 제2 프로세서 코어의 정수형 레지스터와 정수 연산 유닛(IntExec)의 위치를 서로 뒤바꿈으로써 상기 프로세서 코어들의 정수형 레지스터가 서로 동일한 수직선상에 위치하지 않게 한다.In a preferred embodiment, each of the processor cores is a processor core in which the floor plan of the alpha processor (DEC Alpha) or the alpha processor is a benchmarked processor, and the position of the integer register and the integer operation unit (IntExec) By reversing each other, the integer registers of the processor cores do not lie on the same vertical line with respect to each other.

바람직한 실시예에 있어서, 상기 각 프로세서 코어는 알파 프로세서(DEC Alpha) 또는 상기 알파 프로세서의 플로어플랜이 벤치 마크된 프로세서 코어이며, 상기 제2 프로세서 코어의 정수형 레지스터와 정수형 명령어 큐(IntQ)의 위치를 서로 뒤바꿈으로써 상기 프로세서 코어들의 정수형 레지스터가 서로 동일한 수직선상에 위치하지 않게 한다.In a preferred embodiment, each of the processor cores has an Alpha processor (DEC Alpha) or a floor plan of the alpha processor is a benchmarked processor core, and the integer register of the second processor core and the position of the integer instruction queue IntQ By reversing each other, the integer registers of the processor cores do not lie on the same vertical line with respect to each other.

바람직한 실시예에 있어서, 상기 프로세서 코어들은 적재/저장 큐(LdStQ)가 서로 동일한 수직선상에 더 위치하지 않도록 플로어플랜된다.In a preferred embodiment, the processor cores are floorplanned such that the load / store queues LdStQ are not located further on the same vertical line.

바람직한 실시예에 있어서, 상기 각 프로세서 코어는 알파 프로세서(DEC Alpha) 또는 상기 알파 프로세서의 플로어플랜이 벤치 마크된 프로세서 코어이며, 상기 제2 프로세서 코어의 적재/저장 큐와 부동 소수점 덧셈 유닛(FPAdd)의 위치를 서로 뒤바꿈으로써 상기 프로세서 코어들의 정수 연산 유닛이 서로 동일한 수직선상에 위치하지 않게 한다.In a preferred embodiment, each of the processor cores is a processor core in which the floor plan of the alpha processor (DEC Alpha) or the alpha processor is benchmarked, and the load / store queue and the floating-point addition unit (FPAdd) So that the integer arithmetic units of the processor cores are not located on the same vertical line with respect to each other.

바람직한 실시예에 있어서, 상기 각 프로세서 코어는 알파 프로세서(DEC Alpha) 또는 상기 알파 프로세서의 플로어플랜이 벤치 마크된 프로세서 코어이며, 상기 제2 프로세서 코어의 적재/저장 큐와 부동 소수점 곱셈 유닛(FPMul)의 위치를 서로 뒤바꿈으로써 상기 프로세서 코어들의 정수 연산 유닛이 서로 동일한 수직선상에 위치하지 않게 한다.In a preferred embodiment, each of the processor cores is a processor core in which the floor plan of the alpha processor (DEC Alpha) or the alpha processor is a benchmarked processor core, and a load / store queue and a floating point multiply unit (FPMul) So that the integer arithmetic units of the processor cores are not located on the same vertical line with respect to each other.

바람직한 실시예에 있어서, 상기 각 프로세서 코어는 알파 21264 프로세서(Alpha 21264)이다.In a preferred embodiment, each processor core is an Alpha 21264 processor (Alpha 21264).

바람직한 실시예에 있어서, 상기 제2 프로세서 코어에 적층되는 적어도 하나의 제3 프로세서 코어를 더 포함한다.
In a preferred embodiment, the apparatus further comprises at least one third processor core stacked on the second processor core.

본 발명은 다음과 같은 우수한 효과를 가진다.The present invention has the following excellent effects.

본 발명의 3차원 멀티코어 프로세서에 의하면 프로세서 코어에서 발열량이 큰 정수형 레지스터(IntReg) 또는 적재/저장 큐(LdStQ) 유닛의 위치를 다른 유닛의 위치와 교체함으로써 열섬현상을 최소화하여 성능 및 신뢰성을 매우 향상시킬 수 있는 효과가 있다.According to the three-dimensional multicore processor of the present invention, by replacing the position of an integral register (IntReg) or a load / store queue (LdStQ) unit with a large calorific value in the processor core with the position of another unit, heat island phenomenon is minimized, There is an effect that can be improved.

또한, 본 발명의 3차원 멀티코어 프로세서에 의하면 상기 정수형 레지스터 또는 적재/저장 큐 유닛의 위치가 변화하더라도 프로세서 코어의 전체 면적이 늘어나지 않게 하고, 방열판에서 거리가 먼 프로세서 코어의 플로어플랜을 변경함으로써 효과적으로 성능을 향상시킬 수 있다.
According to the three-dimensional multicore processor of the present invention, the total area of the processor core is not increased even if the integer registers or the stacking / storing queue units are changed in position, and the floor plan of the processor core, which is distant from the heat sink, Performance can be improved.

도 1은 본 발명의 실시예들에 따른 멀티코어 프로세서를 보여주는 도면,
도 2는 종래의 알파 프로세서의 플로어플랜을 보여주는 도면,
도 3은 본 발명의 제1 실시예에 따른 멀티코어 프로세서의 플로어플랜을 보여주는 도면,
도 4은 본 발명의 제2 실시예에 따른 멀티코어 프로세서의 플로어플랜을 보여주는 도면,
도 5은 본 발명의 제3 실시예에 따른 멀티코어 프로세서의 플로어플랜을 보여주는 도면,
도 6은 본 발명의 제4 실시예에 따른 멀티코어 프로세서의 플로어플랜을 보여주는 도면이다.1 is a diagram illustrating a multicore processor in accordance with embodiments of the present invention;
2 is a view showing a floor plan of a conventional alpha processor,
3 is a view showing a floor plan of a multicore processor according to the first embodiment of the present invention;
4 is a view showing a floor plan of a multicore processor according to a second embodiment of the present invention;
5 is a view showing a floor plan of a multicore processor according to a third embodiment of the present invention;
6 is a diagram showing a floor plan of a multicore processor according to a fourth embodiment of the present invention.

본 발명에서 사용되는 용어는 가능한 현재 널리 사용되는 일반적인 용어를 선택하였으나, 특정한 경우는 출원인이 임의로 선정한 용어도 있는데 이 경우에는 단순한 용어의 명칭이 아닌 발명의 상세한 설명 부분에 기재되거나 사용된 의미를 고려하여 그 의미가 파악되어야 할 것이다.Although the terms used in the present invention have been selected as general terms that are widely used at present, there are some terms selected arbitrarily by the applicant in a specific case. In this case, the meaning described or used in the detailed description part of the invention The meaning must be grasped.

이하, 첨부한 도면에 도시된 바람직한 실시예들을 참조하여 본 발명의 기술적 구성을 상세하게 설명한다.Hereinafter, the technical structure of the present invention will be described in detail with reference to preferred embodiments shown in the accompanying drawings.

그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화 될 수도 있다. 명세서 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
However, the present invention is not limited to the embodiments described herein but may be embodied in other forms. Like reference numerals designate like elements throughout the specification.

도 1을 참조하면, 본 발명의 실시예들에 따른 3차원 멀티코어 프로세서(100)는 제1 프로세서 코어(110) 및 제2 프로세서 코어(120)를 포함하여 이루어지며, 상기 프로세서 코어들(110,120)은 서로 관통전극(TSV:Through-Silicon Via)을 통해 연결된다.Referring to FIG. 1, a three-dimensional multicore processor 100 according to embodiments of the present invention includes a first processor core 110 and a second processor core 120, and the processor cores 110 and 120 Are connected to each other through a through-silicon via (TSV).

또한, 본 발명의 실시예들에 따른 3차원 멀티코어 프로세서(100)는 프로세서 코어들(110,120)이 서로 적층되는 멀티코어 프로세서에 한정되며, 복수 개의 프로세서 코어가 평면에 구비되는 2차원 멀티코어 프로세서와는 서로 구분된다.In addition, the three-dimensional multicore processor 100 according to the embodiments of the present invention is limited to a multi-core processor in which the processor cores 110 and 120 are stacked on each other, .

또한, 본 발명의 실시예들에 따른 3차원 멀티코어 프로세서(100)는 적어도 두 개의 프로세서 코어들(110,120)이 방열판(10)에 적층되어 구성되며, 상기 방열판(10)에 가까운 프로세서 코어를 제1 프로세서 코어(110)로 정의하고, 상기 제1 프로세서 코어(110)에 적층되는 프로세서 코어를 제2 프로세서 코어(120)로 정의하기로 한다.In addition, the three-dimensional multicore processor 100 according to the embodiments of the present invention includes at least two processor cores 110 and 120 stacked on a heat sink 10 and a processor core close to the heat sink 10 1 processor core 110 and a processor core stacked on the first processor core 110 is defined as a second processor core 120. [

즉, 본 발명의 실시예에 따른 3차원 멀티코어 프로세서(100)는 프로세서 코어의 개수에는 관계없이 적어도 두 개의 프로세서 코어가 동일한 평면상에 적층되면 충분하다.That is, the three-dimensional multicore processor 100 according to the embodiment of the present invention suffices if at least two processor cores are stacked on the same plane regardless of the number of the processor cores.

도 2는 종래의 프로세서 코어의 플로어플랜의 일례를 보여주는 도면으로 미국의 DEC사에서 개발한 알파 프로세서(Alpha21264,20)의 플로어플랜을 보여주는 도면이다.FIG. 2 is a view showing an example of a floor plan of a conventional processor core. FIG. 2 is a view showing a floor plan of an Alpha processor (Alpha 21264, 20) developed by DEC Corporation of the United States.

상기 알파 프로세서(20)는 1991년 개발 당시 세계에서 가장 빠른 속도로 동작하는 프로세서로 평가되었으며, 부동 소수점 연산이 비순차적이고 슈퍼 스칼라 구조의 프로세서로써, 빠른 클럭 속도로 인하여 현재 상용화된 프로세서의 벤치마크에 사용된다.The Alpha processor 20 was evaluated as the fastest processor in the world at the time of its development in 1991. Since the floating-point operation is a non-sequential and superscalar-structured processor, due to its fast clock speed, .

또한, 상기 알파 프로세서(20)에는 명령어 및 데이터 캐시를 비롯하여 다수 개의 유닛들이 탑재되는데, 특히 정수형 레지스터(IntReg,21)와 적재/저장 큐(LdsStQ,24)는 가장 전력을 많이 소비하며, 그에 따른 발열량도 매우 크다.In particular, the integer registers (IntReg, 21) and the load / store queue (LdsStQ, 24) consume the most power, and therefore, The heating value is also very large.

또한, 상기 알파 프로세서(20)나 상기 알파 프로세서의 플로어플랜을 벤치마크한 프로세서 코어를 상기 3차원 멀티코어 프로세서(100)로 구성할 경우, 상기 정수형 레지스터(IntReg,21)와 상기 적재/저장 큐(LdStQ,24)가 동일한 수직선상에 위치하므로, 높은 전력 밀도에 의해 부분적으로 온도가 매우 상승하는 열섬현상(Hot spot)이 발생하게 된다.When the processor core in which the alpha processor 20 or the floor plan of the alpha processor is benchmarked is constituted by the three-dimensional multicore processor 100, the integral register IntReg 21 and the load / (LdStQ, 24) are located on the same vertical line, a hot spot phenomenon occurs in which the temperature rises partly due to high power density.

즉, 이러한 열섬현상은 상기 3차원 멀티코어 프로세서(100)의 성능 및 신뢰성을 매우 떨어뜨리게 되는 것이다.That is, the heat island phenomenon significantly degrades the performance and reliability of the three-dimensional multicore processor 100.

따라서, 본 발명의 실시예들은 3차원 멀티코어 프로세서를 구성함에 있어서, 어느 하나의 프로세서 코어의 상기 정수형 레지스터(21) 또는 상기 적재/저장 큐(24)의 위치를 다른 유닛들과 서로 교체하여, 상기 제1 프로세서 코어(110)와 상기 제2 프로세서 코어(120)가 적층되었을 때, 각 프로세서 코어의 정수형 레지스터(21) 또는 상기 적재/저장 큐(24)가 서로 동일한 수직선상에 위치하지 않도록 하는 데 기술적 핵심이 있다.
Therefore, in the construction of the three-dimensional multicore processor, the positions of the integer registers 21 or the load / store queue 24 of any of the processor cores are interchanged with other units, When the first processor core 110 and the second processor core 120 are stacked, the integer registers 21 or the stacking / storing queues 24 of the respective processor cores are not located on the same vertical line There is a technical core.

도 3은 본 발명의 제1 실시예에 따른 멀티코어 프로세서의 플로어플랜을 보여주는 도면이다.3 is a diagram showing a floor plan of a multicore processor according to the first embodiment of the present invention.

이하에서는 도 2의 알파 프로세서(20)와 동일한 구성요소에 대해서는 설명을 생략하고 동일한 부호를 참조하기로 한다.Hereinafter, the same elements as those of the alpha processor 20 of FIG. 2 are not described here, and the same reference numerals will be referred to.

도 3을 참조하면, 본 발명의 제1 실시예에 따른 3차원 멀티코어 프로세서(100)는 알파 프로세서인 제1 프로세서 코어(110)와 알파 프로세서의 플로어플랜에서 정수형 레지스터(21) 및 적재/저장 큐(24)의 위치를 다른 유닛의 위치와 교체한 제2 프로세서 코어(120)로 구성된다.3, a three-dimensional multicore processor 100 according to the first embodiment of the present invention includes a first processor core 110 which is an alpha processor and an integer register 21 and a load / store And a second processor core 120 in which the position of the queue 24 is replaced with the position of another unit.

또한, 본 발명의 제1 실시예에서는 상기 제1 프로세서 코어(110)와 상기 제2 프로세서 코어(120) 중, 상기 제1 프로세서 코어(110)의 플로어플랜은 그대로 유지하고, 상기 제2 프로세서 코어(110)의 플로어플랜을 변경하였다. 그 이유는 상기 제1 프로세서 코어(110)는 상기 방열판(10)과 인접하여 상기 제2 프로세서 코어(120)와 비교하여 상대적으로 온도가 낮기 때문이다.In the first embodiment of the present invention, the floor plan of the first processor core 110 among the first processor core 110 and the second processor core 120 is maintained as it is, The floor plan of the server 110 is changed. The reason for this is that the temperature of the first processor core 110 is relatively low in comparison with the second processor core 120 because the first processor core 110 is adjacent to the heat sink 10.

그러나, 상기 제1 프로세서 코어(110)의 플로어플랜이 변경될 수 있음은 물론이다. However, it goes without saying that the floor plan of the first processor core 110 can be changed.

또한, 본 발명의 제1 실시예서는 상기 프로세서 코어들(110,120)을 알파 프로세서로 설명하였으나, 상기 알파 프로세서의 플로어플랜이 벤치 마크된 프로세서일 수 있다.In addition, although the first embodiment of the present invention has described the processor cores 110 and 120 as alpha processors, the floor plan of the alpha processor may be a benchmarked processor.

또한, 본 발명의 제1 실시예에서는 상기 제2 프로세서 코어(120)의 정수형 레지스터(21)와 정수 연산 유닛(IntExec,22)의 위치를 서로 뒤바꾸고, 상기 적재/저장 큐(24)와 부동 소수점 곱셈 유닛(FPmul,26)의 위치를 서로 뒤바꾼다.In the first embodiment of the present invention, the integer register 21 of the second processor core 120 and the integer operation unit IntExec 22 are rearranged from each other, and the load / store queue 24 and the floating The position of the decimal point multiplying unit (FPmul) 26 is reversed.

또한, 상기 적재/저장 큐(24)와 부동 소수점 곱셈 유닛(26)의 위치를 서로 뒤바꿀 경우, 상기 적재/저장 큐(24)와 상기 부동 소수점 곱셈 유닛(26)의 면적차이로 인해 다른 유닛들의 가로 세로 비율을 변경이 필요한데, 도시한 바와 같이 전체 면적의 증가가 없도록 정수형 명령어 큐(IntQ)의 위치를 상기 정수 연산 유닛(22)의 상단에 배치하였다.
When the positions of the load / store queue 24 and the floating-point multiply unit 26 are changed from each other, due to the area difference between the load / store queue 24 and the floating-point multiply unit 26, The position of the integer instruction queue IntQ is arranged at the upper end of the integer arithmetic unit 22 so that there is no increase in the total area as shown in the figure.

도 4은 본 발명의 제2 실시예에 따른 멀티코어 프로세서의 플로어플랜을 보여주는 도면이다.4 is a view showing a floor plan of a multicore processor according to a second embodiment of the present invention.

이하에서는 본 발명의 제1 실시예와 실질적으로 동일한 구성에 대해서는 설명을 생략하고 동일한 부호를 참조하기로 한다.Hereinafter, substantially the same constitution as that of the first embodiment of the present invention will be described by omitting the description thereof, and the same reference numerals will be referred to.

도 4를 참조하면 본 발명의 제2 실시예에 따른 멀티코어 프로세서는 제1 실시예와 비교하여 상기 적재/저장 큐(21)의 위치가 상기 부동 소수점 곱셈 유닛(26)과 서로 뒤바뀌는 것이 아니라, 부동 소수점 덧셈 유닛(FPAdd,25)의 위치와 뒤바뀌어 상기 제1 프로세서 코어(110)와 상기 제2 프로세서 코어(120)의 각 정수형 레지스터(21) 및 적재/저장 큐(21)가 서로 동일한 수직선상에 위치하지 않게 하였다.
Referring to FIG. 4, the multicore processor according to the second embodiment of the present invention is different from the first embodiment in that the position of the load / store queue 21 is not reversed from that of the floating-point multiply unit 26, The integer registers 21 and the stacking / storing queues 21 of the first processor core 110 and the second processor core 120 are shifted in the same vertical direction as the floating-point addition unit FPAdd 25, So as not to be located on the ship.

도 5은 본 발명의 제3 실시예에 따른 멀티코어 프로세서의 플로어플랜을 보여주는 도면이다. 5 is a diagram showing a floor plan of a multicore processor according to a third embodiment of the present invention.

이하에서는 본 발명의 제1 실시예와 실질적으로 동일한 구성에 대해서는 설명을 생략하고 동일한 부호를 참조하기로 한다.Hereinafter, substantially the same constitution as that of the first embodiment of the present invention will be described by omitting the description thereof, and the same reference numerals will be referred to.

도 4를 참조하면 본 발명의 제3 실시예에 따른 멀티코어 프로세서는 제1 실시예와 비교하여 상기 정수형 레지스터(21)의 위치가 상기 정수 연산 유닛(22)의 위치와 뒤바뀌는 것이 아니라, 정수형 명령어 큐(IntQ,23)의 위치와 뒤바꾸어 상기 제1 프로세서 코어(110)와 상기 제2 프로세서 코어(120)의 각 정수형 레지스터(21) 및 적재/저장 큐(21)가 서로 동일한 수직선상에 위치하지 않게 하였다.Referring to FIG. 4, the multicore processor according to the third embodiment of the present invention is different from the first embodiment in that the position of the integer register 21 is not reversed from the position of the integer arithmetic unit 22, The integer registers 21 and the stacking / storing queues 21 of the first processor core 110 and the second processor core 120 are positioned on the same vertical line as the positions of the queues IntQ23, I did not.

또한, 이때 뒤바뀌는 유닛 간의 크기 차이는 다른 유닛들의 가로, 세로 비율을 변경함으로써 전체 면적이 변화되지 않도록 하여야 하고 본 발명의 실시예에서는 정수 사상 유닛(IntMap)을 부동 소수점 사상 유닛(IntMap)의 상단에 배치함으로써 해결하였다.
In this case, the size difference between the adjacent units should be such that the total area is not changed by changing the horizontal and vertical ratios of the other units. In the embodiment of the present invention, the integer mapping unit IntMap is arranged at the top of the floating map mapped unit IntMap Respectively.

도 6은 본 발명의 제4 실시예에 따른 멀티코어 프로세서의 플로어플랜을 보여주는 도면이다.6 is a diagram showing a floor plan of a multicore processor according to a fourth embodiment of the present invention.

도 6를 참조하면 본 발명의 제4 실시예에 따른 멀티코어 프로세서는 제3 실시예와 비교하여 상기 적재/저장 큐(21)의 위치가 상기 부동 소수점 곱셈 유닛(26)과 서로 뒤바뀌는 것이 아니라, 부동 소수점 덧셈 유닛(FPAdd,25)의 위치와 뒤바뀌어 상기 제1 프로세서 코어(110)와 상기 제2 프로세서 코어(120)의 각 정수형 레지스터(21) 및 적재/저장 큐(21)가 서로 동일한 수직선상에 위치하지 않게 하였다.
Referring to FIG. 6, the multicore processor according to the fourth embodiment of the present invention is different from the third embodiment in that the position of the load / store queue 21 is not reversed from the floating-point multiplying unit 26, The integer registers 21 and the stacking / storing queues 21 of the first processor core 110 and the second processor core 120 are shifted in the same vertical direction as the floating-point addition unit FPAdd 25, So as not to be located on the ship.

또한, 본 발명의 실시예들의 온도를 시뮬레이션 한 결과 본 발명의 제1 실시예에서는 83.2[℃], 제2 실시예에서는 83.28[℃], 제3 실시예에서는 86.05[℃], 제4 실시예에서는 85.83[℃]의 온도를 보였으며, 동일한 플로어플랜을 갖는 알파 프로세서를 3차원으로 구성할 경우보다 평균 10.6[℃]의 온도 감소 효과가 있었고 최고온도가 85[℃] 이상을 크게 넘지 않았다.As a result of simulating the temperature of the embodiments of the present invention, the temperature of 83.2 [占 폚] in the first embodiment of the present invention, 83.28 占 폚 in the second embodiment, 86.05 占 폚 in the third embodiment, Showed an average temperature of 85.83 [℃], and a temperature reduction effect of 10.6 [℃] on the average compared with three-dimensional alpha processors with the same floor plan. The maximum temperature did not exceed 85 [℃].

따라서, 열섬현상이 약화되어 3차원 멀티코어 프로세서의 성능 및 신뢰성을 매우 향상시킬 수 있다.
Thus, the heat island phenomenon is weakened, which can greatly improve the performance and reliability of a three-dimensional multicore processor.

이상에서 살펴본 바와 같이 본 발명은 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is clearly understood that the same is by way of illustration and example only and is not to be taken by way of limitation, Various changes and modifications will be possible.

100:3차원 멀티코어 프로세서 110:제1 프로세서 코어
110a:관통전극 120:제2 프로세서 코어100: 3D multi-core processor 110: first processor core
110a: penetrating electrode 120: second processor core

Claims (8)

삭제delete 방열판에 적층되는 제1 프로세서 코어; 및
상기 제1 프로세서 코어에 적층되고, 상기 제1 프로세서 코어와 관통전극(TSV:Through-Silicon Via)을 통해 연결되는 제2 프로세서 코어;를 포함하고,
상기 제1 프로세서 코어 및 상기 제2 프로세서 코어의 각 유닛들 중 발열량이 가장 큰 유닛인 정수형 레지스터(IntReg)가 서로 동일한 수직선상에 위치하지 않도록 플로어플랜(Floorplan)되고,
상기 각 프로세서 코어는 알파 프로세서(DEC Alpha) 또는 상기 알파 프로세서의 플로어플랜이 벤치 마크된 프로세서 코어이며, 상기 제2 프로세서 코어의 정수형 레지스터와 정수 연산 유닛(IntExec)의 위치를 서로 뒤바꿈으로써 상기 프로세서 코어들의 정수형 레지스터가 서로 동일한 수직선상에 위치하지 않게 하는 것을 특징으로 하는 3차원 멀티코어 프로세서.
A first processor core stacked on the heat sink; And
And a second processor core stacked on the first processor core and connected to the first processor core through a through-silicon via (TSV)
Floorplan is arranged such that integer registers (IntReg), which is the unit with the largest heating value among the units of the first processor core and the second processor core, are not located on the same vertical line,
Wherein each of the processor cores is a processor core in which a floor plan of the alpha processor (DEC Alpha) or the alpha processor is a benchmarked processor core, and by reversing the positions of the integer registers of the second processor core and the integer operation units (IntExec) So that the integer registers of the cores do not lie on the same vertical line with respect to each other.
방열판에 적층되는 제1 프로세서 코어; 및
상기 제1 프로세서 코어에 적층되고, 상기 제1 프로세서 코어와 관통전극(TSV:Through-Silicon Via)을 통해 연결되는 제2 프로세서 코어;를 포함하고,
상기 제1 프로세서 코어 및 상기 제2 프로세서 코어의 각 유닛들 중 발열량이 가장 큰 유닛인 정수형 레지스터(IntReg)가 서로 동일한 수직선상에 위치하지 않도록 플로어플랜(Floorplan)되고,
상기 각 프로세서 코어는 알파 프로세서(DEC Alpha) 또는 상기 알파 프로세서의 플로어플랜이 벤치 마크된 프로세서 코어이며, 상기 제2 프로세서 코어의 정수형 레지스터와 정수형 명령어 큐(IntQ)의 위치를 서로 뒤바꿈으로써 상기 프로세서 코어들의 정수형 레지스터가 서로 동일한 수직선상에 위치하지 않게 하는 것을 특징으로 하는 3차원 멀티코어 프로세서.
A first processor core stacked on the heat sink; And
And a second processor core stacked on the first processor core and connected to the first processor core through a through-silicon via (TSV)
A floorplan is provided so that integer registers (IntReg), which is the unit with the largest heating value among the units of the first processor core and the second processor core, are not located on the same vertical line,
Wherein each of the processor cores is a processor core having an alpha processor (DEC Alpha) or a floor plan of the alpha processor, wherein the processor core is a benchmarked processor core, and wherein, by reversing the positions of the integer type register of the second processor core and the integer instruction queue So that the integer registers of the cores do not lie on the same vertical line with respect to each other.
제 2 항 또는 제 3 항에 있어서,
상기 프로세서 코어들은 적재/저장 큐(LdStQ)가 서로 동일한 수직선상에 더 위치하지 않도록 플로어플랜되는 것을 특징으로 하는 3차원 멀티코어 프로세서.
The method according to claim 2 or 3,
Wherein the processor cores are floorplan so that the load / store queues (LdStQ) are not located further on the same vertical line.
제 4 항에 있어서,
상기 각 프로세서 코어는 알파 프로세서(DEC Alpha) 또는 상기 알파 프로세서의 플로어플랜이 벤치 마크된 프로세서 코어이며, 상기 제2 프로세서 코어의 적재/저장 큐와 부동 소수점 덧셈 유닛(FPAdd)의 위치를 서로 뒤바꿈으로써 상기 프로세서 코어들의 정수 연산 유닛이 서로 동일한 수직선상에 위치하지 않게 하는 것을 특징으로 하는 3차원 멀티코어 프로세서.
5. The method of claim 4,
Wherein each of the processor cores is a processor core in which the floor plan of the alpha processor (DEC Alpha) or the alpha processor is benchmarked, and the positions of the load / store queue and the floating-point addition unit (FPAdd) So that the integer arithmetic units of the processor cores are not located on the same vertical line with respect to each other.
제 4 항에 있어서,
상기 각 프로세서 코어는 알파 프로세서(DEC Alpha) 또는 상기 알파 프로세서의 플로어플랜이 벤치 마크된 프로세서 코어이며, 상기 제2 프로세서 코어의 적재/저장 큐와 부동 소수점 곱셈 유닛(FPMul)의 위치를 서로 뒤바꿈으로써 상기 프로세서 코어들의 정수 연산 유닛이 서로 동일한 수직선상에 위치하지 않게 하는 것을 특징으로 하는 3차원 멀티코어 프로세서.
5. The method of claim 4,
Wherein each processor core is a processor core in which the floor plan of the alpha processor (DEC Alpha) or the alpha processor is benchmarked, and the positions of the load / store queue and the floating point multiply unit (FPMul) of the second processor core are reversed So that the integer arithmetic units of the processor cores are not located on the same vertical line with respect to each other.
제 4 항에 있어서,
상기 각 프로세서 코어는 알파 21264 프로세서(Alpha 21264)인 것을 특징으로 하는 3차원 멀티코어 프로세서.
5. The method of claim 4,
Wherein each processor core is an Alpha 21264 processor (Alpha 21264).
제 4 항에 있어서,
상기 제2 프로세서 코어에 적층되는 적어도 하나의 제3 프로세서 코어를 더 포함하는 것을 특징으로 하는 3차원 멀티코어 프로세서.5. The method of claim 4,
Further comprising at least one third processor core stacked on the second processor core.
KR1020100124398A 2010-12-07 2010-12-07 3d multi-core processors using thermal-aware floorplan schemes KR101144159B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100124398A KR101144159B1 (en) 2010-12-07 2010-12-07 3d multi-core processors using thermal-aware floorplan schemes

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100124398A KR101144159B1 (en) 2010-12-07 2010-12-07 3d multi-core processors using thermal-aware floorplan schemes

Publications (1)

Publication Number Publication Date
KR101144159B1 true KR101144159B1 (en) 2012-05-14

Family

ID=46271761

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100124398A KR101144159B1 (en) 2010-12-07 2010-12-07 3d multi-core processors using thermal-aware floorplan schemes

Country Status (1)

Country Link
KR (1) KR101144159B1 (en)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980028595A (en) * 1996-10-23 1998-07-15 김광호 Microprocessor heat sink
KR20080067328A (en) * 2005-09-06 2008-07-18 비욘드 블라데스 리미티드 3-dimensional multi-layered modular computer architecture
KR20080094147A (en) * 2007-04-19 2008-10-23 삼성전자주식회사 Semiconductor device, semiconductor package and method of stacking memories
JP2009246246A (en) * 2008-03-31 2009-10-22 National Institute Of Advanced Industrial & Technology Three-dimensional multilayer structure having low capacity through electrode and computer system

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980028595A (en) * 1996-10-23 1998-07-15 김광호 Microprocessor heat sink
KR20080067328A (en) * 2005-09-06 2008-07-18 비욘드 블라데스 리미티드 3-dimensional multi-layered modular computer architecture
KR20080094147A (en) * 2007-04-19 2008-10-23 삼성전자주식회사 Semiconductor device, semiconductor package and method of stacking memories
JP2009246246A (en) * 2008-03-31 2009-10-22 National Institute Of Advanced Industrial & Technology Three-dimensional multilayer structure having low capacity through electrode and computer system

Similar Documents

Publication Publication Date Title
Sadasivam et al. IBM Power9 processor architecture
US8105882B2 (en) Processing a memory request in a chip multiprocessor having a stacked arrangement
KR102407783B1 (en) Swizzling in 3D Stacked Memory
US8710676B2 (en) Stacked structure and stacked method for three-dimensional chip
US8799710B2 (en) 3-D stacked multiprocessor structures and methods to enable reliable operation of processors at speeds above specified limits
US9886275B1 (en) Multi-core processor using three dimensional integration
US8516426B2 (en) Vertical power budgeting and shifting for three-dimensional integration
JP2016502223A5 (en)
US20160209470A1 (en) Three-dimensional processing system having at least one layer with circuitry dedicated to scan testing and system state checkpointing of other system layers
US10963022B2 (en) Layered super-reticle computing : architectures and methods
HRP20170015T1 (en) Integrated mram cache module
Poremba et al. There and back again: Optimizing the interconnect in networks of memory cubes
US20210335393A1 (en) Stacked memory chip solution with reduced package inputs/outputs (i/os)
US9257152B2 (en) Memory architectures having wiring structures that enable different access patterns in multiple dimensions
Chen et al. 23.2 A 1920× 1080 30fps 611 mW five-view depth-estimation processor for light-field applications
KR101144159B1 (en) 3d multi-core processors using thermal-aware floorplan schemes
US20130283067A1 (en) 3-d stacked multiprocessor structures and methods for multimodal operation of same
US10979337B2 (en) I/O routing in a multidimensional torus network
WO2023043520A1 (en) Patterned bolster plate and composite back plate for semiconductor chip lga package and cooling assembly retention
US9195630B2 (en) Three-dimensional computer processor systems having multiple local power and cooling layers and a global interconnection structure
TWI493568B (en) Memory device
Takeda et al. Low-power cache memory with state-of-the-art stt-mram for high-performance processors
Otsuka et al. High speed, flexible, robust and low power processing approach
JP2021018510A (en) Packet processor and memory access control method thereof and program
US20240047364A1 (en) Connectivity layer in 3d devices

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160405

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170427

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180427

Year of fee payment: 7