KR101138407B1 - Semiconductor integrated circuit having varactor, and manufacturing method of the same - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 53
- 229920005591 polysilicon Polymers 0.000 claims abstract description 53
- 239000002184 metal Substances 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 238000000034 method Methods 0.000 claims description 41
- 230000008569 process Effects 0.000 claims description 32
- 238000000231 atomic layer deposition Methods 0.000 claims description 10
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 8
- 238000002955 isolation Methods 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 8
- 229910052710 silicon Inorganic materials 0.000 abstract description 8
- 239000010703 silicon Substances 0.000 abstract description 8
- 230000008878 coupling Effects 0.000 abstract description 4
- 238000010168 coupling process Methods 0.000 abstract description 4
- 238000005859 coupling reaction Methods 0.000 abstract description 4
- 238000000151 deposition Methods 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 230000009467 reduction Effects 0.000 description 5
- 230000008901 benefit Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000001179 sorption measurement Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000000427 thin-film deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
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- Manufacturing & Machinery (AREA)
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Abstract
버랙터를 구비한 반도체 집적 회로, 및 그 제조 방법이 개시된다. 버랙터를 구비한 반도체 집적 회로는 기판상에 형성된 폴리실리콘 영역, 폴리실리콘 영역에 의해 둘러싸이는 금속 영역, 및 폴리실리콘 영역과 금속 영역 사이에 형성된 유전체 영역을 포함한다. 이러한 구성에 의해, 종래 버랙터에서 문제가 되었던 폴리 디플리션(poly depletion)에 의한 성능의 감소를 억제할 수 있으며, 단위 면적당 커패시턴스(capacitance)를 증가시킬 수 있게 된다. 또한, 종래의 MOS 버랙터에서 문제가 되었던 소스/드레인 오버랩 커패시턴스(source/drain overlap capacitance)를 효과적으로 제거함으로써 버랙터 소자의 튜닝 범위(tuning range)를 크게 증가시킬 수 있으며, STI 위에 버랙터 소자가 형성됨에 따라 실리콘 기판과의 커플링 등에 의한 문제점을 극복할 수 있다.Disclosed are a semiconductor integrated circuit having a varactor, and a method of manufacturing the same. A semiconductor integrated circuit having a varactor includes a polysilicon region formed on a substrate, a metal region surrounded by the polysilicon region, and a dielectric region formed between the polysilicon region and the metal region. By such a configuration, it is possible to suppress a decrease in performance due to poly depletion which has been a problem in the conventional varactor, and to increase the capacitance per unit area. In addition, by effectively eliminating source / drain overlap capacitance, which has been a problem in conventional MOS varactors, the tuning range of the varactor device can be greatly increased. As it is formed, it is possible to overcome problems caused by coupling with the silicon substrate.
Description
본 발명은 밀리미터 웨이브(millimeter-wave; 30 GHz ~ 300 GHz) 및 THz 대역(100GHz 이상)의 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 버랙터를 구비하는 반도체 집적 회로, 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor integrated circuit of millimeter-wave (30 GHz to 300 GHz) and THz band (100 GHz or more), and more particularly to a semiconductor integrated circuit having a varactor, and a method of manufacturing the same. will be.
일반적으로 버랙터(varactor)란 전압 또는 전류에 따라 리액턴스(reactance) 성분이 변하는 수동소자(passive element)로서 RFIC(Radio Frequency Integrated Circuit) 등의 고주파 집적회로에 사용되는 전압-가변 캐패시터(voltage-variable capacitor)를 지칭한다.In general, a varactor is a passive element in which a reactance component varies according to voltage or current, and is a voltage-variable capacitor used in a high frequency integrated circuit such as a radio frequency integrated circuit (RFIC). capacitor).
최근 들어 사회가 본격적인 정보화시대로 접어듦에 따라 고품질, 광대역 무선통신서비스를 위한 무선통신분야의 고속화, 고주파화 노력이 계속되고 있고, 이에 부응해서 소자기술의 고집적화를 비롯한 고주파 저잡음 특성달성이 주요한 현안으로 떠오르고 있다. Recently, as society enters the era of full-fledged informatization, efforts for high speed and high frequency in the field of wireless communication for high quality and broadband wireless communication service continue to be made, and in response to this, high frequency and low noise characteristics including high integration of device technology are the main issues. Is emerging.
일례로 RFIC(Radio Frequency Integrated Circuit) 등의 기술분야에서는 밀리미터 웨이브(millimeter wave, 30GHz~300GHz) 이상의 고주파 동작특성이 요구되며, 이를 위해서는 트랜지스터(transistor)와 같은 능동소자(active element)뿐만 아니라 인덕터(inductor), 버랙터, 커패시터(capacitor)와 같은 수동소자(passive element)의 성능이 전체 동작특성을 결정짓는 중요한 원인이 된다.For example, in the technical fields such as RFIC (Radio Frequency Integrated Circuit), a high frequency operation characteristic of more than millimeter wave (30 GHz to 300 GHz) is required. For this purpose, an inductor (inductor) as well as an active element such as a transistor is required. The performance of passive elements such as inductors, varactors, and capacitors is an important factor in determining overall operating characteristics.
한편, RFIC 등에서 주로 사용되는 버랙터는 CMOS 트랜지스터의 게이트산화막을 이용한 축적모드(accumulation Mode)의 MOS 버랙터로서, 종래의 MOS 버랙터는 실리사이드(silicide)된 폴리실리콘 게이트(polysilicon gate) 전극 및 SiO2 기반의 게이트 유전체(gate dielectric)와 도핑(doping)된 실리콘 기판(silicon substrate)을 이용하여 제작되었다. On the other hand, a varactor mainly used in RFIC is an MOS varactor in an accumulation mode using a gate oxide film of a CMOS transistor, and a conventional MOS varactor is a silicided polysilicon gate electrode and SiO 2 based It was fabricated using a gate dielectric of and a doped silicon substrate.
특히 MOS 버랙터의 경우 소스/드레인(source/drain)과 게이트 전극(gate electrode)의 오버랩(overlap) 영역이 생기게 되고, 이로 인해서 고정 용량(fixed capacitance)이 증가함에 따라서 MOS 버랙터 소자의 튜닝 범위(tuning range)가 감소하게 되는 단점을 가지고 있다. In particular, in the case of MOS varactors, an overlap region of source / drain and gate electrodes is generated, and as a result, the tuning range of the MOS varactor device increases as the fixed capacitance increases. The disadvantage is that the tuning range is reduced.
특히 튜닝 범위(tuning range)가 감소하는 현상은 버랙터의 응용 분야가 밀리미터웨이브 및 THz 대역으로 확대됨에 따라서 더 악화되고 있는 실정이다. 이로 인해서 버랙터를 탑재하는 VCO(Voltage Controlled Oscillator) 및 PLL(Phase Locked Loop) 회로의 성능이 악화되게 된다. In particular, the decrease in the tuning range is getting worse as the application of varactors extends to the millimeter wave and THz bands. This degrades the performance of the varactor-mounted voltage controlled oscillator (VCO) and phase locked loop (PLL) circuits.
본 발명은 상술한 종래의 문제점을 해결하기 위해 안출된 것으로서, 종래의 MOS 버랙터보다 소스/드레인 오버랩(source/drain overlap)에 의한 고정 용량(fixed capacitance)을 효과적으로 감소시키거나 제거함으로써 튜닝 범위(tuning range)를 증가시킬 수 있는 버랙터를 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned conventional problems, and more effectively reduces or eliminates fixed capacitance due to source / drain overlap than a conventional MOS varactor, thereby reducing the tuning range ( The objective is to provide a varactor that can increase the tuning range.
상기 목적을 달성하기 위해 본 발명에 따른 반도체 집적 회로는 기판상에 형성된 폴리실리콘 영역, 폴리실리콘 영역에 의해 둘러싸이는 금속 영역, 및 폴리실리콘 영역과 금속 영역 사이에 형성된 유전체 영역을 포함한다.In order to achieve the above object, a semiconductor integrated circuit according to the present invention includes a polysilicon region formed on a substrate, a metal region surrounded by the polysilicon region, and a dielectric region formed between the polysilicon region and the metal region.
이러한 구성에 의해, 종래 버랙터에서 문제가 되었던 폴리 디플리션(poly depletion)에 의한 성능의 감소를 억제할 수 있으며, 단위 면적당 커패시턴스(capacitance)를 증가시킬 수 있게 된다. 또한, 종래의 MOS 버랙터에서 문제가 되었던 소스/드레인 오버랩 커패시턴스(source/drain overlap capacitance)를 효과적으로 제거함으로써 버랙터 소자의 튜닝 범위(tuning range)를 크게 증가시킬 수 있게 된다.By such a configuration, it is possible to suppress a decrease in performance due to poly depletion which has been a problem in the conventional varactor, and to increase the capacitance per unit area. In addition, by effectively eliminating source / drain overlap capacitance, which has been a problem in the conventional MOS varactor, it is possible to greatly increase the tuning range of the varactor device.
폴리 실리콘 영역은 기판 내에 형성된 STI 상에 형성될 수 있다. 이 경우 실리콘 기판과의 커플링 등에 의한 문제점을 방지할 수 있게 된다.The polysilicon region may be formed on the STI formed in the substrate. In this case, the problem caused by the coupling with the silicon substrate can be prevented.
유전체 영역은 SiO2보다 유전율이 높은 고유전율 유전체로 이루어질 수 있고, 원자층 증착(atomic layer deposition; ALD) 공정을 이용하여 형성될 수 있다.The dielectric region may be made of a high-k dielectric with a higher dielectric constant than SiO 2 and may be formed using an atomic layer deposition (ALD) process.
아울러, 본 발명에 따른 버랙터가 구비된 집적 회로 제조 방법은 기판상에 폴리 실리콘층을 형성하는 단계, 폴리실리콘층의 미리 설정된 일부 영역을 제거하는 단계, 폴리 실리콘이 제거된 영역에 유전체층, 및 금속층을 순차적으로 형성하되, 유전체층이 상기 폴리실리콘층과 금속층 사이에 위치하도록 형성하는 단계를 포함한다.In addition, the integrated circuit manufacturing method equipped with the varactor according to the present invention comprises the steps of forming a polysilicon layer on the substrate, removing a predetermined portion of the polysilicon layer, a dielectric layer in the region where the polysilicon is removed, and Forming a metal layer sequentially, wherein the dielectric layer is positioned between the polysilicon layer and the metal layer.
본 발명에서 제안한 버랙터는 금속 게이트와 고유전율 유전체를 적용함으로써 기존의 버랙터에서 문제가 되었던 폴리 디플리션에 의한 성능의 감소를 억제할 수 있으며, 단위 면적당 커패시턴스를 증가시킬 수 있다는 장점을 가지고 있다. The varactor proposed in the present invention can suppress the reduction of performance due to poly deflection, which has been a problem in conventional varactors by applying a metal gate and a high dielectric constant dielectric material, and has the advantage of increasing the capacitance per unit area. .
또한, 기존의 MOS 버랙터에서 문제가 되었던 소스/드레인 오버랩 커패시턴스를 효과적으로 제거함으로써 버랙터 소자의 튜닝 범위를 크게 증가시킬 수 있다는 장점을 가지고 있으며, STI 위에 버랙터를 형성함으로써 실리콘 기판과의 커플링에 의한 버랙터의 성능 감소를 억제할 수 있다.In addition, by effectively eliminating the source / drain overlap capacitance that has been a problem in the conventional MOS varactors, the tuning range of the varactor device can be greatly increased. It is possible to suppress the reduction of the performance by the varactor.
도 1은 본 발명에 따른 버랙터를 구비한 반도체 집적 회로의 구조를 개략적으로 도시한 도면.
도 2는 본 발명에 따른 버랙터가 구비된 반도체 집적 회로 제조 방법을 수행하기 위한 개략적인 흐름도.
도 3은 기판상에 폴리실리콘층이 형성된 상태가 도시된 도면.
도 4는 기판상의 폴리실리콘층이 제거된 상태가 도시된 도면.
도 5는 고유전율 유전체(high-k dielectric)를 증착한 후 금속 게이트를 증착한 후의 구조를 나타낸 단면을 도시한 도면.BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 schematically shows the structure of a semiconductor integrated circuit with a varactor according to the invention.
2 is a schematic flowchart for performing a method for manufacturing a semiconductor integrated circuit with a varactor according to the present invention.
3 is a view showing a state in which a polysilicon layer is formed on a substrate.
4 is a view illustrating a state in which a polysilicon layer on a substrate is removed.
5 is a cross-sectional view showing a structure after depositing a high-k dielectric and then depositing a metal gate.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.
도 1은 본 발명에 따른 버랙터를 구비한 반도체 집적 회로의 구조를 개략적으로 도시한 도면이다.1 is a view schematically showing a structure of a semiconductor integrated circuit having a varactor according to the present invention.
도 1에서, 반도체 집적 회로는 실리콘 기판(100)상에 형성된 폴리실리콘 영역(200), 폴리실리콘 영역에 의해 둘러싸이는 금속 영역(220), 및 폴리실리콘 영역(200)과 금속 영역 사이에 형성된 유전체 영역(210)을 포함한다.In FIG. 1, a semiconductor integrated circuit includes a
도 1에서, STI(Shallow Trench Isolation; 110) 위에 버랙터의 기판 역할을 하게 될 폴리실리콘(poly silicon; 200)이 양 옆에 형성되어 있고, 유전상수가 SiO2의 유전상수보다 큰 고유전율 유전체(high-k dielectric; 210)가 금속 게이트(metal gate; 220) 사이에 형성되어 있는 것을 확인할 수 있다. In FIG. 1, polysilicon (200) 200, which will serve as a substrate of a varactor, is formed on both sides of a shallow trench isolation (STI) 110, and a dielectric constant having a dielectric constant greater than that of SiO 2 is shown. It can be seen that the high-k dielectric 210 is formed between the
이와 같이, 폴리 실리콘 영역(200)이 STI(110) 상에 형성됨으로써, 실리콘 기판(100)과의 커플링 등에 의한 문제점을 방지할 수 있게 된다.As such, since the
도 1과 같은 새로운 구조의 버랙터는 기존의 MOS 버랙터에서 소스/드레인 오버랩 커패시턴스(source/drain overlap capacitance)에 의한 고정 용량(fixed capacitance)를 제거함으로써 버랙터 소자의 튜닝 범위(tuning range)를 크게 향상시킬 수 있게 된다.The new varactor as shown in FIG. 1 greatly reduces the tuning range of the varactor device by eliminating fixed capacitance due to source / drain overlap capacitance in the existing MOS varactor. It can be improved.
본 발명은 60 GHz 이상의 밀리미터 웨이브(mm-wave) 및 100 GHz 이상의 THz 대역의 응용 회로에 적용이 가능한 새로운 구조의 버랙터를 제안한다. 현재의 CMOS 공정은 기존의 폴리실리콘 게이트(poly silicon gate)와 SiO2를 적용한 게이트 스택(gate stack)에서 금속 게이트(metal gate)와 SiO2보다 유전율이 높은 고유전율 유전체(high-k dielectric)를 적용한 게이트 스택이 적용되고 있다. The present invention proposes a varactor of a novel structure applicable to application circuits of the millimeter wave (mm-wave) of 60 GHz or more and the THz band of 100 GHz or more. The current of the CMOS process (poly silicon gate) existing in the polysilicon gate and the gate stack (gate stack) a metal gate (metal gate) and a dielectric (high-k dielectric) high dielectric constant high dielectric constant than SiO 2 from applying the SiO 2 The applied gate stack is applied.
이는 폴리 디플리션(poly depletion) 현상 및 게이트 누설 전류(gate leakage current)를 억제하고 소자의 성능을 향상시키기 위해서 적용되고 있다. 금속 게이트(Metal gate)와 SiO2보다 유전율이 높은 고유전율 유전체(high-k dielectric)를 적용한 공정에서는 고유전율 유전체의 열적 안정성(thermal stability)을 고려하여 소스/드레인(source/drain) 형성 후 게이트를 형성하는 게이트 래스트(gate-last) 공정이 적용되었다.This has been applied to suppress poly depletion and gate leakage current and to improve device performance. In a process using a metal gate and a high-k dielectric having a higher dielectric constant than SiO 2 , the gate is formed after source / drain formation in consideration of the thermal stability of the high-k dielectric. A gate-last process was formed to form
본 발명은 동작 주파수가 높아짐에 따라서 버랙터(varactor) 소자에서 문제가 되는 튜닝 범위(tuning range) 감소를 효과적으로 극복하기 위하여 앞서 언급한 게이트 래스트 공정을 적용한 금속 게이트와 고유전율 유전체를 이용하여 새로운 구조의 버랙터를 구현하였다.The present invention uses a metal gate and a high-k dielectric with the aforementioned gate last process to effectively overcome the reduction in tuning range that is a problem in varactor devices as the operating frequency increases. Implemented a varactor of structure.
이를 위해, 먼저 STI 위에 폴리실리콘 게이트와 사이드스페이서 월(sidespacer wall; 310)까지 형성이 되고 PMD(Poly-Metal Dielectric; 300)까지 증착(deposition)된다. 이때 폴리실리콘은 한 번 이상 불순물이 주입된다.To this end, first, polysilicon gates and
이 후 포토리쏘그라피(photolithography) 공정과 식각(etch) 공정을 이용하여, PMD를 식각하고 폴리실리콘 게이트(200) 및 게이트 유전체(300)를 식각한 후 금속 게이트(metal gate; 220)와 고유전율 유전체(high-k dielectric; 210)가 형성될 공간을 형성하게 된다. Thereafter, the PMD is etched using the photolithography process and the etch process, and the
이때 이미 형성되어 있는 폴리실리콘 게이트(200)보다 작은 길이(length)를 가지도록 PMD(300)를 패터닝한 후 노출된 폴리실리콘 게이트(200)를 식각(etching)한다. 이후 ALD 공정을 통하여 고유전율 유전체(210)를 증착한 후 금속 게이트(220)를 증착한다.In this case, the PMD 300 is patterned to have a length smaller than that of the
ALD는 반도체 제조 공정 중 화학적으로 달라붙는 단원자층의 현상을 이용한 나노 박막 증착 기술이다. 웨이퍼 표면에서 분자의 흡착과 치환을 번갈아 진행함으로 원자층 두께의 초미세 층간(layer-by-layer) 증착이 가능하고, 산화물과 금속 박막을 최대한 얇게 쌓을 수 있으며, 가스의 화학반응으로 형성된 입자들을 웨이퍼 표면에 증착시키는 화학 기상 증착(CVD)보다 낮은 온도(500도 이하)에서 막질을 형성할 수 있어 시스템온칩(SoC) 제조에 적합하며, 현재는 고유전율 유전체(high-k dielectric)를 증착하는데 주로 적용되고 있다. ALD is a nano thin film deposition technology using the phenomenon of monoatomic layer that is chemically attached during the semiconductor manufacturing process. By alternating the adsorption and substitution of molecules on the wafer surface, ultra-fine layer-by-layer deposition of atomic layer thickness is possible, and the thin film of oxide and metal can be stacked as thin as possible. The film can be formed at a lower temperature (less than 500 degrees) than chemical vapor deposition (CVD), which deposits on the wafer surface, making it suitable for system-on-chip (SoC) fabrication, and currently depositing high-k dielectrics. Mainly applied.
이 후 CMP 공정을 통하여 게이트 전극(gate electrode)을 형성하는 게이트 래스트 공정을 통해 최종적인 구조를 완성한다. Thereafter, the final structure is completed through a gate last process of forming a gate electrode through a CMP process.
최종적으로 완성된 버랙터는 도핑(doping)된 폴리실리콘(poly silicon; 200)을 기판(substrate)으로 하여 금속 게이트(metal gate; 220)에 포지티브 바이어스(positive bias)/네거티브 바이어스(negative vias), 폴리실리콘(200)에 네거티브 바이어스(negative vias)/포지티브 바이어스(positive bias)를 가하는 축적 버랙터(accumulation varactor) 구조를 가지게 된다. Finally, the varactor is fabricated with positive bias / negative vias and polys in the
이러한 버랙터 구조는 금속 게이트(220)를 중심으로 기판(substrate) 역할을 하는 폴리실리콘(200)이 양 옆에 있으므로 효과적으로 면적을 줄일 수 있으며, 기존의 MOS 버랙터에서 문제가 되었던 소스/드레인 오버랩(source/drain overlap)이 없으므로 기생 커패시턴스(parasitic capacitance)의 영향을 최소함으로써 튜닝 범위를 향상시킬 수 있다는 장점을 가진다.This varactor structure can effectively reduce the area because the
본 발명에서 제안한 버랙터는 기존의 버랙터와는 다른 공정을 이용하여 구현되는 구조로서, 금속 게이트와 고유전율 유전체를 적용하는 공정의 특징을 이용하여 구현되는 버랙터이다.The varactor proposed by the present invention is a structure implemented by using a process different from the existing varactors, and is a varactor implemented by using the characteristics of a process of applying a metal gate and a high-k dielectric.
본 발명은 앞서 언급한 대로 밀리미터 웨이브(mm-wave) 및 THz 대역에서 중요한 수동소자인 버랙터의 튜닝 범위가 감소하는 것을 극복하기 위해 제안된 발명으로서, 본 발명에서 제안된 버랙터는 금속 게이트와 고유전율 유전체를 적용함으로써 기존의 버랙터에서 문제가 되었던 폴리실리콘 디플리션(poly depletion)에 의한 성능의 감소를 억제할 수 있으며, 단위 면적당 커패시턴스를 증가시킬 수 있다는 장점을 가지고 있다. The present invention has been proposed to overcome the decrease in tuning range of the varactor, which is an important passive element in the millimeter wave (mm-wave) and THz band as mentioned above. The application of an electrified dielectric can suppress the reduction of performance due to poly silicon depletion, which has been a problem in conventional varactors, and has the advantage of increasing capacitance per unit area.
또한, 기존의 MOS 버랙터에서 문제가 되었던 소스/드레인 오버랩 커패시턴스(source/drain overlap capacitance)를 효과적으로 감소시키거나 제거함으로써 버랙터 소자의 튜닝 범위를 크게 증가시킬 수 있다는 장점을 가지고 있다.In addition, the tuning range of the varactor device can be greatly increased by effectively reducing or eliminating source / drain overlap capacitance, which has been a problem in the conventional MOS varactors.
도 2는 본 발명에 따른 버랙터가 구비된 반도체 집적 회로 제조 방법을 수행하기 위한 개략적인 흐름도이다.2 is a schematic flowchart for performing a method for manufacturing a semiconductor integrated circuit with a varactor according to the present invention.
도 2에서, 먼저 실리콘 기판상에 폴리실리콘층을 형성한다(S110).In FIG. 2, first, a polysilicon layer is formed on a silicon substrate (S110).
도 3은 기판상에 폴리실리콘층이 형성된 상태가 도시된 도면이다.3 is a view illustrating a state in which a polysilicon layer is formed on a substrate.
도 3에 도시된 구조는, 일반적인 CMOS 공정을 이용하여 폴리실리콘 및 사이드스페이스 월(sidespacer wall) 등을 형성하고, PMD 증착 이후 CMP 공정 등을 이용하여 완성한 구조이다. 이때 폴리 실리콘은 이온 주입(ion implantation) 공정 등을 통하여 도핑이 되어 있는 상태이다.3 is a structure in which polysilicon and sidespace walls are formed using a general CMOS process, and finished using a CMP process after PMD deposition. At this time, the polysilicon is doped through an ion implantation process.
본 발명에서는 금속 게이트와 고유전율 유전체 CMOSFET 을 형성하는데 적용되는 게이트-래스트 공정을 이용하여 버랙터를 구현한다. 먼저, STI 위에 버랙터의 기판 역할을 하게 될 폴리 실리콘 게이트를 형성한다. 이후 소스/드레인 주입(source/drain implantation) 공정등을 이용하여 폴리실리콘 게이트를 도핑(doping)한다. In the present invention, the varactor is implemented by using a gate-last process applied to form a metal gate and a high-k dielectric CMOSFET. First, a polysilicon gate is formed on the STI, which will serve as a substrate for the varactor. Then, the polysilicon gate is doped using a source / drain implantation process.
이어서, 폴리실리콘층의 미리 설정된 일부 영역을 제거한다(S120).Subsequently, the predetermined partial region of the polysilicon layer is removed (S120).
사이드스페이서 월, 및 PMD 형성 이후 금속 게이트 및 고유전율 유전체 형성을 위한 PMD 패터닝을 하는데, 이 공정에서 패터닝 되는 PMD의 크기(dimension)는 기판(substrate) 역할을 하는 폴리실리콘보다 작게 된다. 이 후 폴리실리콘을 식각한다. PMD patterning is performed to form metal gates and high-k dielectrics after the formation of side spacer walls and PMDs. In this process, the size of the patterned PMDs is smaller than that of the polysilicon serving as a substrate. After that, the polysilicon is etched.
도 4는 기판상의 폴리실리콘층이 제거된 상태가 도시된 도면이다.4 is a view illustrating a state in which a polysilicon layer on a substrate is removed.
도 4는 게이트-래스트(gate-last) 공정을 이용하여 금속 게이트(metal gate) 및 고유전율 유전체(high-k dielectric)를 이용한 버랙터를 형성하기 위해 포토리쏘그래피(photo-lithography) 공정을 이용하여 PMD를 패터닝(patterning) 및 폴리실리콘(polysilicon)을 식각한 이후의 단면이다.FIG. 4 illustrates a photo-lithography process to form a varactor using a metal gate and a high-k dielectric using a gate-last process. The cross section after patterning PMD and etching polysilicon using PMD.
마지막으로, 폴리 실리콘이 제거된 영역에 유전체층, 및 금속층을 순차적으로 형성한다(S130).Finally, the dielectric layer and the metal layer are sequentially formed in the region where the polysilicon is removed (S130).
폴리실리콘의 식각이후 고유전율 절연체를 ALD 또는 CVD 공정을 이용하여 증착(deposition) 하고, 금속 게이트를 화학기상증착(CVD) 또는 전기화학도금(electro chemical plating; ECP) 공정 등을 이용하여 고유전율 절연체상에 증착한 후 CMP 공정을 통하여 최종적으로 완성된 버랙터를 구현하는 것이다.After etching polysilicon, high-k dielectric insulators are deposited using ALD or CVD processes, and metal gates are deposited using chemical vapor deposition (CVD) or electrochemical plating (ECP) processes. After deposition on the CMP process to finally complete the varactor is implemented.
도 5는 ALD 공정을 이용하여 고유전율 유전체(high-k dielectric)를 증착한 후 금속 게이트를 증착한 후의 구조를 나타낸 단면을 도시한 도면이다. FIG. 5 is a cross-sectional view illustrating a structure after a metal gate is deposited after a high-k dielectric is deposited using an ALD process.
이와 같은 공정의 수행 이후 CMP 공정과 증착 공정을 이용하여 도 1에서와 같은 최종적인 버랙터 구조를 완성할 수 있다.
After performing such a process, the final varactor structure as shown in FIG. 1 may be completed using a CMP process and a deposition process.
본 발명은 금속 게이트(Metal gate)를 적용한 CMOS 공정을 기반으로 한 밀리미터 웨이브(millimeter-wave; 30 GHz ~ 300 GHz) 및 THz 대역(100GHz 이상) 응용 회로 및 소자에 관한 발명으로 특히 수동소자인 버랙터의 기생 성분(Parasitic component)를 감소시키고 튜닝 범위를 증가시키기 위한 발명이다.The present invention relates to millimeter-wave (30 GHz to 300 GHz) and THz band (100 GHz and above) application circuits and devices based on a CMOS process employing a metal gate. The invention is intended to reduce the parasitic components of the racter and increase the tuning range.
본 발명에서는 기존의 MOS 버랙터와 달리 금속 게이트와 고유전율 유전체를 적용하고 폴리실리콘을 기판으로 적용함으로써 기존의 MOS 버랙터 소자에서 문제가 되었던 오버랩 커패시턴스(overlap capacitance)에 의한 튜닝 범위의 감소를 해결하고자 하였다. In the present invention, unlike the conventional MOS varactor, by applying a metal gate and a high-k dielectric and polysilicon as a substrate to solve the reduction in the tuning range due to the overlap capacitance that has been a problem in the conventional MOS varactor device Was intended.
이를 위해서 금속 게이트(metal gate)와 고유전율 유전체(high-k dielectric) MOSFET 을 구현하는 공정 중에서 통칭 게이트-래스트(gate-last) 공정으로 일컬어지는 공정을 이용하여 새로운 구조의 버랙터를 구현하였으며, 실리콘 기판(silicon substrate)과의 커플링 등에 의한 문제점을 방지하지 위하여 STI 위에 버랙터를 형성하도록 하였다.To achieve this, a new structure of varactors was implemented using a process known as gate-last process among the processes of implementing metal gate and high-k dielectric MOSFETs. In order to prevent problems due to coupling with a silicon substrate, a varactor is formed on the STI.
본 발명에서 제안한 버랙터는 기존의 MOS 버랙터보다 소스/드레인 오버랩에 의한 고정 커패시턴스를 효과적으로 감소시키거나 제거함으로써 튜닝 범위가 증가하는 장점을 가진다.The varactor proposed by the present invention has an advantage in that the tuning range is increased by effectively reducing or eliminating the fixed capacitance due to the source / drain overlap than the conventional MOS varactor.
본 발명에서 제안한 MOS 버랙터는 밀리미터웨이브 및 THz 대역의 VCO 및 PLL 등의 회로에 적용될 수 있으며, VCO 및 PLL 회로의 튜닝 범위를 향상시킬 수 있다.
The MOS varactor proposed in the present invention can be applied to circuits such as VCO and PLL of millimeter wave and THz band, and can improve the tuning range of VCO and PLL circuits.
본 발명이 비록 일부 바람직한 실시예에 의해 설명되었지만, 본 발명의 범위는 이에 의해 제한되어서는 아니 되고, 특허청구범위에 의해 뒷받침되는 상기 실시예의 변형이나 개량에도 미쳐야 할 것이다.
Although the present invention has been described in terms of some preferred embodiments, the scope of the present invention should not be limited thereby, but should be construed as modifications or improvements of the embodiments supported by the claims.
Claims (8)
상기 폴리실리콘 영역에 의해 미리 설정된 일부 영역이 둘러싸이는 금속 영역; 및
상기 폴리실리콘 영역과 상기 금속 영역 사이에 형성된 유전체 영역을 포함하는 것을 특징으로 하는 버랙터가 구비된 반도체 집적 회로.A polysilicon region formed on the substrate;
A metal region surrounded by a predetermined region defined by the polysilicon region; And
And a dielectric region formed between the polysilicon region and the metal region.
상기 폴리 실리콘 영역은 기판 내에 형성된 STI(Shallow Trench Isolation)상에 형성되는 것을 특징으로 하는 버랙터가 구비된 반도체 집적 회로.The method of claim 1,
And the polysilicon region is formed on shallow trench isolation (STI) formed in a substrate.
상기 유전체 영역은 SiO2보다 유전율이 높은 고유전율 유전체로 이루어진 것을 특징으로 하는 버랙터가 구비된 반도체 집적 회로.The method of claim 1,
And the dielectric region comprises a high-k dielectric with a higher dielectric constant than SiO 2 .
상기 유전체 영역은 ALD(Atomic Layer Deposition) 공정을 이용하여 형성되는 것을 특징으로 하는 버랙터가 구비된 반도체 집적 회로.The method of claim 3, wherein
And the dielectric region is formed using an atomic layer deposition (ALD) process.
상기 폴리실리콘층의 미리 설정된 일부 영역을 제거하는 단계;
상기 폴리 실리콘이 제거된 영역에 유전체층, 및 금속층을 순차적으로 형성하되, 상기 금속층의 미리 설정된 일부 영역이 상기 폴리실리콘층에 의해 둘러싸이고, 상기 유전체층이 상기 폴리실리콘층과 상기 금속층 사이에 위치하도록 형성하는 단계를 포함하는 것을 특징으로 하는 버랙터가 구비된 반도체 집적 회로 제조 방법.Forming a polysilicon layer on the substrate;
Removing a predetermined partial region of the polysilicon layer;
A dielectric layer and a metal layer are sequentially formed in the region where the polysilicon has been removed, wherein a predetermined portion of the metal layer is surrounded by the polysilicon layer, and the dielectric layer is positioned between the polysilicon layer and the metal layer. A method for manufacturing a semiconductor integrated circuit provided with a varactor, characterized in that it comprises a step of.
상기 폴리 실리콘층은 기판 내에 형성된 STI(Shallow Trench Isolation)상에 형성되는 것을 특징으로 하는 버랙터가 구비된 반도체 집적 회로 제조 방법.6. The method of claim 5,
And the polysilicon layer is formed on a shallow trench isolation (STI) formed in a substrate.
상기 유전체층은 SiO2보다 유전율이 높은 고유전율 유전체인 것을 특징으로 하는 버랙터가 구비된 반도체 집적 회로 제조 방법.6. The method of claim 5,
And the dielectric layer is a high-k dielectric with a higher dielectric constant than SiO 2 .
상기 유전체 영역은 ALD(Atomic Layer Deposition) 공정을 이용하여 형성되는 것을 특징으로 하는 버랙터가 구비된 반도체 집적 회로 제조 방법.The method of claim 7, wherein
The dielectric region is a semiconductor integrated circuit manufacturing method having a varactor, characterized in that formed using an ALD (Atomic Layer Deposition) process.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020100022805A KR101138407B1 (en) | 2010-03-15 | 2010-03-15 | Semiconductor integrated circuit having varactor, and manufacturing method of the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20110103640A KR20110103640A (en) | 2011-09-21 |
| KR101138407B1 true KR101138407B1 (en) | 2012-04-26 |
Family
ID=44954776
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100022805A KR101138407B1 (en) | 2010-03-15 | 2010-03-15 | Semiconductor integrated circuit having varactor, and manufacturing method of the same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101138407B1 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10509563A (en) * | 1995-09-18 | 1998-09-14 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | Varicap diode and method of manufacturing varicap diode |
| US20080157159A1 (en) | 2006-12-28 | 2008-07-03 | International Business Machines Corporation | Highly tunable metal-on-semiconductor varactor |
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| US20080157159A1 (en) | 2006-12-28 | 2008-07-03 | International Business Machines Corporation | Highly tunable metal-on-semiconductor varactor |
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