KR101130766B1 - Electro-Static Discharge Protection Device - Google Patents

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Abstract

본 발명의 정전기 방전 보호소자는, 상호 일 측면이 접촉되도록 배치되는 p형 웰영역 및 n형 웰영역과, p형 웰영역 및 n형 웰영역의 접촉면에 배치되는 n형 드레인영역과, p형 웰영역에서 n형 드레인영역과 채널영역으로 이격되도록 배치되는 n형 소스영역과, 채널영역 위에 게이트절연막이 개재되어 배치되는 게이트전극막과, n형 웰영역 내에 배치되는 p형 애노드 전극영역과, p형 웰영역 상부에서 상호 이격되도록 배치되는 복수개의 커플링 저항용 도전막과, n형 웰영역 내에 배치되는 불순물영역 및 n형 웰영역 위에서 절연막을 개재하여 배치되는 커패시터 전극막으로 이루어지는 커패시터와, n형 소스영역, 복수개의 커플링 저항용 도전막 중 일 단부에 배치되는 도전막을 함께 캐소드 단자에 연결하는 제1 배선과, 복수개의 커플링 저항용 도전막 중 다른 단부에 배치되는 도전막, 게이트전극막, 및 커패시터 전극막을 상호 연결하는 제2 배선과, 그리고 p형 애노드 전극영역을 애노드 단자에 연결하는 제3 배선을 구비한다.The electrostatic discharge protection device of the present invention includes a p-type well region and an n-type well region arranged to be in contact with each other, an n-type drain region disposed on a contact surface of the p-type well region and the n-type well region, and a p-type well. An n-type source region disposed to be spaced apart from the n-type drain region and the channel region in the region, a gate electrode film having a gate insulating film interposed therebetween, a p-type anode electrode region disposed in the n-type well region, and p A capacitor comprising a plurality of coupling resistance conductive films arranged to be spaced apart from each other over the well type region, an impurity region disposed in the n type well region, and a capacitor electrode film disposed over the n type well region with an insulating film interposed therebetween, n Of the first source wiring region, the first wiring connecting the conductive film disposed at one end of the plurality of coupling resistor conductive films to the cathode terminal, and the plurality of coupling resistor conductive films. And a conductive film, a gate electrode film, and the capacitor electrode interconnection wire and the second, and the p-type anode region layer disposed on the other end having a third wiring connecting the anode terminal.

Description

정전기 방전 보호소자{Electro-Static Discharge Protection Device}Electrostatic Discharge Protection Device

본 발명은 정전기 방전 보호소자에 관한 것으로서, 특히 높은 동작 저항을 갖는 게이트-커플드-정류기(gate coupled rectifier) 구조의 정전기 방전 보호소자에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electrostatic discharge protection device, and more particularly to an electrostatic discharge protection device of a gate coupled rectifier structure having a high operating resistance.

일반적으로 마이크로칩을 제조하는데 있어서, 칩을 정전기 방전 스트레스(ESD stress)로부터 보호하는 회로를 설계하는 기술은 칩 설계의 핵심 기술 중의 하나이다. 통상적으로, 마이크로칩의 외부 패드가 대전된 인체나 기계에 접촉되면서 생성된 정전기가 내부회로로 방전되거나 내부에 축적된 정전기가 내부회로로 흐르면서 발생되는 칩 페일(fail)을 방지하는 소자를 정전기 방전 보호소라라 한다. 정전기 방전 보호소자는 외부 패드와 내부회로 사이에 배치되는 것이 일반적이다.In general, in manufacturing a microchip, a technique for designing a circuit that protects the chip from ESD stress is one of the core technologies of chip design. In general, an electrostatic discharge device is used to prevent chip failure generated when static electricity generated when the external pad of the microchip contacts a charged human body or machine is discharged to the internal circuit or accumulated internally flows to the internal circuit. It is called a shelter. The electrostatic discharge protection device is generally disposed between the external pad and the internal circuit.

도 1은 정전기 방전 보호소자가 갖추어야 할 기본적인 조건들을 설명하기 위해 나타내 보인 그래프이다. 도 1에서 "A"는 마이크로칩의 동작범위를 나타내고, "B"는 안전 마진(Safety Marghin)을 나타내며, 그리고 "C"는 브레이크다운 영역을 나타낸다. 도 1을 참조하면, 정전기 방전 보호소자는, 마이크로칩이 정상적인 동작을 수행하고 있는 상태에서 동작 전압(Vop) 이하의 전압이 인가되었을 때 정전기 방전 보호소자 내부로 전류가 흐르지 않아야 한다. 이를 위해서는 정전기 방전 보호소자의 항복전압(Vav)과, 트리거링 포인트(Pt)에서의 활성전압(Vtr)이 마이크로칩의 동작전압(Vop)보다 더 커야 한다.1 is a graph illustrating the basic conditions that the electrostatic discharge protection device must have. In FIG. 1, "A" represents an operating range of a microchip, "B" represents a safety margin, and "C" represents a breakdown region. Referring to FIG. 1, the electrostatic discharge protection device should not flow current into the electrostatic discharge protection device when a voltage below the operating voltage Vop is applied while the microchip is performing normal operation. To this end, the breakdown voltage Vav of the electrostatic discharge protection device and the activation voltage Vtr at the triggering point Pt must be greater than the operating voltage Vop of the microchip.

정전기 방전 보호소자는, 마이크로칩에 정전기 방전 스트레스가 발생하였을 때 칩의 내부회로를 충분히 보호하여야 한다. 이를 위해서는 정전기 방전 전류가 칩으로 유입되면, 정전기 방전 전류가 칩의 내부회로로 흘러 들어가기 전에 정전기 방전 보호소자를 통해 외부로 배출되어져야 한다. 이와 같이 정전기 방전 전류를 사전에 외부로 배출시키기 위해서는, 정전기 방전 보호소자의 활성전압(Vtr)이 내부회로의 항복전압(Vccb)보다 충분히 작아야 한다.The electrostatic discharge protection element should fully protect the internal circuit of the chip when the electrostatic discharge stress is generated on the microchip. For this purpose, when the electrostatic discharge current flows into the chip, the electrostatic discharge current must be discharged to the outside through the electrostatic discharge protection device before flowing into the chip's internal circuit. In this way, in order to discharge the electrostatic discharge current to the outside in advance, the active voltage Vtr of the electrostatic discharge protection device must be sufficiently smaller than the breakdown voltage Vccb of the internal circuit.

정전기 방전 보호소자는 래치업(latch-up) 현상에 의해 비정상적으로 동작되지 않아야 한다. 일반적으로 효율적인 정전기 방전 보호소자는 활성화된 이후에 소자의 동작저항(On Resistance)이 줄어드는 저항 스냅백(Resistance Snapback) 특성이 나타난다. 이러한 저항 스냅백의 특성은, 보호소자를 통해 흐르는 전류가 증가함에도 불구하고 해당 전압이 감소하는 전압 스냅백(Voltage Snapback) 현상으로 나타난다. 그런데 이 스냅백 현상이 지나치게 강하면, 마이크로칩이 정상적으로 동작하는 상태에서도 과도한 전류가 정전기 방전 보호소자를 통해 흘러 열파괴(thermal breakdown)를 유발시키는 래치업 문제가 발생된다. 정전기 방전 보호소자가 래치업에 의한 비정상적인 동작을 하지 않기 위해서는, 충분한 안전마진(ΔV)을 가지고, 보호소자의 스냅백 저지전압(Vh)이 마이크로칩의 동작전압(Vop)보다 크던지, 또는 활성전류(Itr)가 충분히, 예컨대 100mA 이상으로 커야 한다.The electrostatic discharge protection device should not be operated abnormally by latch-up phenomenon. In general, an efficient electrostatic discharge protection device exhibits a resistance snapback characteristic that decreases the on-resistance of the device after being activated. The resistance snapback characteristic is a voltage snapback phenomenon in which the corresponding voltage decreases despite an increase in the current flowing through the protection device. However, if the snapback phenomenon is excessively strong, a latch-up problem occurs when excessive current flows through the electrostatic discharge protection device even when the microchip is in normal operation, causing thermal breakdown. In order to prevent the electrostatic discharge protection device from operating abnormally due to latch-up, it has sufficient safety margin (ΔV), and the snapback stop voltage (Vh) of the protection device is larger than the operating voltage (Vop) of the microchip, or an active current. (Itr) must be large enough, for example, 100 mA or more.

이 외에도 정전기 방전 보호소자가 핑거 구조로 이루어진 경우 각 핑거는 균일하게 동작하여야 한다. 즉 특정 핑거가 활성화되어 열파괴에 이르기 전에 다른 핑거도 역시 활성화되어 공동으로 정전기 방전전류에 대응할 수 있도록 하여야 한다. 이를 위해서는 정전기 방전 보호소자의 열파괴 전압(Vtb)이 정전기 방전 보호소자의 활성전압(Vtr)보다 크거나 또는 적어도 비슷하여야 한다. 그 밖에 정전기 방전 보호소자는 정전기 방전전류에 대한 내성을 충분히 확보하면서 동시에 그 크기가 작아야 한다.In addition, when the electrostatic discharge protection element is made of a finger structure, each finger should be operated uniformly. In other words, before a specific finger is activated and thermally destroyed, the other finger must also be activated to jointly respond to the electrostatic discharge current. For this purpose, the thermal breakdown voltage Vtb of the electrostatic discharge protection device must be greater than or at least similar to the active voltage Vtr of the electrostatic discharge protection device. In addition, the electrostatic discharge protection device must ensure sufficient resistance to the electrostatic discharge current and at the same time have a small size.

기존에는 정전기 방전 보호소자로서, 게이트가 접지된 N형 모스팻(이하 GGNMOS; Gate Grounded N-type MOSFET) 소자가 주로 사용되었다. 그러나 GGNMOS 소자의 활성전압(Vtr)은 내부회로의 파괴전압(Vccb)와 거의 유사하게 나타나며, 이에 따라 마이크로칩에 유입된 정전기 방전전류가 내부회로로 흘러 들어가서 내부회로를 파괴하는 것을 근본적으로 차단하기 어렵다는 단점이 있다. 또한 정전기 방전전류의 처리량과 소자의 그기가 비례하므로, 많은 양의 정전기 방전전류를 처리하기 위해서는 그 크기를 증대시켜야 한다는 한계가 있다.Conventionally, a gate grounded N-type MOSFET (GGNMOS) device is mainly used as an electrostatic discharge protection device. However, the active voltage (Vtr) of the GGNMOS device appears almost similar to the breakdown voltage (Vccb) of the internal circuit, thereby fundamentally preventing the electrostatic discharge current flowing into the microchip from flowing into the internal circuit and destroying the internal circuit. The disadvantage is that it is difficult. In addition, since the throughput of the electrostatic discharge current is proportional to that of the device, there is a limit that the size of the electrostatic discharge current must be increased in order to process a large amount of electrostatic discharge current.

현재 저전압 트리거링 N형 정류기(이하 LVTNR) 정전기 방전 보호소자가 대안으로 제시되고 있다. 이 LVTNR 정전기 방전 보호소자는, 두 개의 기생 BJT(Bipolar Junction Transistor) 소자의 정류기 동작을 유도하여 소자의 크기에 비해 많은 양의 정전기 방전전류를 처리할 수 있다는 장점을 제공한다. 그러나 마이크로칩에 정전기 방전 스트레스가 발생하였을 때 LVTNR 정전기 방전 보호소자의 활성전압은 마이크로칩의 내부회로 파괴전압(Vccp)와 거의 유사하거나 크게 나타난다. 따라서 마이크로칩으로 유입된 정전기 방전전류가 내부회로로 흘러 들어가 내부회로를 파괴하는 것을 근본적으로 차단하기 어렵다. 그리고 LVTNR 정전기 방전 보호소자의 스냅백 저저전압(Vh)이 마이크로칩의 동작전압보다 작게 나타나며, 따라서 마이크로칩이 정상적으로 동작할 때 LVTNR 소자로 인해 래치업 현상이 발생할 가능성이 크다. 또한 LVTNR 정전기 방전 보호소자의 열파괴전압(Vtb)은 그 활성전압(Vtr)에 비해 매우 작게 나타난다. 따라서 멀티 핑거 구조를 채택할 경우 각 핑거가 균일하게 동작하지 않을 수 있다.Currently, low voltage triggering N-type rectifier (LVTNR) electrostatic discharge protection devices have been proposed as an alternative. This LVTNR electrostatic discharge protection device induces rectifier operation of two parasitic Bipolar Junction Transistor (BJT) devices, providing the advantage of handling large amounts of electrostatic discharge current over the size of the device. However, when the electrostatic discharge stress occurs on the microchip, the active voltage of the LVTNR electrostatic discharge protection device is almost similar to or greater than the internal circuit breakdown voltage (Vccp) of the microchip. Therefore, it is difficult to fundamentally prevent the electrostatic discharge current flowing into the microchip from flowing into the internal circuit and destroying the internal circuit. In addition, the snapback low voltage Vh of the LVTNR electrostatic discharge protection device is smaller than the operating voltage of the microchip. Therefore, the LVTNR device may have a latchup phenomenon when the microchip operates normally. In addition, the thermal breakdown voltage Vtb of the LVTNR electrostatic discharge protection device is very small compared to its active voltage Vtr. Therefore, when the multi-finger structure is adopted, each finger may not operate uniformly.

본 발명이 해결하려는 과제는, LVTNR 소자의 장점을 유지하면서 그 동작 저항을 높여서 래치업 발생의 문제를 해결하고, 또한 내부회로의 보호 효율을 보다 증대시킬 수 있는 정전기 방전 보호소자를 제공하는 것이다.The problem to be solved by the present invention is to provide an electrostatic discharge protection device that can solve the problem of latch-up generation by increasing the operating resistance while maintaining the advantages of the LVTNR device, and further increase the protection efficiency of the internal circuit.

본 발명의 일 예에 따른 정전기 방전 보호소자는, 상호 일 측면이 접촉되도록 배치되는 p형 웰영역 및 n형 웰영역과, p형 웰영역 및 n형 웰영역의 접촉면에 배치되는 n형 드레인영역과, p형 웰영역에서 n형 드레인영역과 채널영역으로 이격되도록 배치되는 n형 소스영역과, 채널영역 위에 게이트절연막이 개재되어 배치되는 게이트전극막과, n형 웰영역 내에 배치되는 p형 애노드 전극영역과, p형 웰영역 상부에서 상호 이격되도록 배치되는 복수개의 커플링 저항용 도전막과, n형 웰영역 내에 배치되는 불순물영역 및 n형 웰영역 위에서 절연막을 개재하여 배치되는 커패시터 전극막으로 이루어지는 커패시터와, n형 소스영역, 복수개의 커플링 저항용 도전막 중 일 단부에 배치되는 도전막을 함께 캐소드 단자에 연결하는 제1 배선과, 복수개의 커플링 저항용 도전막 중 다른 단부에 배치되는 도전막, 게이트전극막, 및 커패시터 전극막을 상호 연결하는 제2 배선과, 그리고 p형 애노드 전극영역을 애노드 단자에 연결하는 제3 배선을 구비한다.An electrostatic discharge protection device according to an exemplary embodiment of the present invention may include a p-type well region and an n-type well region disposed so that one side thereof contacts each other, an n-type drain region disposed on a contact surface of the p-type well region and the n-type well region; an n-type source region spaced apart from an n-type drain region and a channel region in the p-type well region, a gate electrode film having a gate insulating film interposed therebetween, and a p-type anode electrode disposed in the n-type well region A region, a plurality of coupling resistance conductive films disposed to be spaced apart from each other over the p-type well region, an impurity region disposed in the n-type well region, and a capacitor electrode film disposed over the n-type well region through an insulating film. A first wiring connecting the capacitor, the n-type source region, and a conductive film disposed at one end of the plurality of coupling resistor conductive films to the cathode terminal, and a plurality of coupling resistors A conductive film disposed to the other end of the conductive film, a gate electrode film, and having a third wiring connecting the second wiring with, and the p-type anode region to interconnect the capacitor electrode film to the anode terminal.

일 예에서, 상기 커패시터는, n형 드레인영역과 p형 애노드 전극영역 사이에 배치된다.In one example, the capacitor is disposed between the n-type drain region and the p-type anode electrode region.

다른 예에서, 상기 커패시터는, p형 애노드 전극영역의 양 측면 중에서 n형 드레인영역이 배치되는 방향과 반대 방향인 바깥쪽에 배치된다.In another example, the capacitor is disposed on the outer side opposite to the direction in which the n-type drain region is disposed in both sides of the p-type anode electrode region.

일 예에서, n형 소스영역과 연결되는 p형 애노드접합영역과, 캐소드 단자에 연결되는 n형 캐소드접합영역으로 이루어지는 pn 다이오드를 더 구비할 수 있다. 이 경우 상기 pn 다이오드는 복수개가 직렬로 배치될 수도 있다.In an example, the semiconductor device may further include a pn diode including a p-type anode junction region connected to an n-type source region and an n-type cathode junction region connected to a cathode terminal. In this case, a plurality of pn diodes may be arranged in series.

본 발명의 다른 예에 따른 정전기 방전 보호소자는, 애노드 단자에 드레인이 연결되고, 캐소드 단자에 소스가 연결되는 모스트랜지스터와, 일 단자는 모스트랜지스터의 게이트에 연결되고 다른 단자는 애노드 단자에 연결되는 커패시터와, 그리고 일 단자는 모스트랜지스터의 게이트 및 커패시터의 일 단자에 연결되고, 다른 단자는 캐소드 단자에 연결되는 저항기를 구비한다.The electrostatic discharge protection device according to another embodiment of the present invention, a capacitor having a drain connected to the anode terminal, the source is connected to the cathode terminal, one terminal is connected to the gate of the transistor and the other terminal is connected to the anode terminal And one terminal is connected to the gate of the MOS transistor and one terminal of the capacitor, and the other terminal has a resistor connected to the cathode terminal.

일 예에서, 상기 모스 트랜지스터의 소스와 캐소드 단자 사이에 순방향 동작을 수행하는 다이오드를 더 구비할 수 있다.In one example, a diode for performing a forward operation between the source and the cathode terminal of the MOS transistor may be further provided.

본 발명에 따르면, LVTNR 소자의 장점을 유지하면서 그 동작 저항을 높여서 래치업 발생의 문제를 해결하고, 또한 내부회로의 보호 효율을 보다 증대시킬 수 있다는 효과가 제공된다.According to the present invention, it is possible to solve the problem of latch-up occurrence by increasing the operating resistance while maintaining the advantages of the LVTNR device, and also to increase the protection efficiency of the internal circuit.

도 1은 정전기 방전 보호소자가 갖추어야 할 기본적인 조건들을 설명하기 위해 나타내 보인 그래프이다.
도 2는 본 발명의 일 예에 따른 정전기 방전 보호소자를 나타내 보인 단면도이다.
도 3은 도 2의 정전기 방전 보호소자의 등가회로도이다.
도 4는 도 2의 정전기 방전 보호소자의 전기적 특성을 나타내 보인 그래프이다.
도 5는 본 발명의 다른 예에 따른 정전기 방전 보호소자를 나타내 보인 단면도이다.
도 6은 도 5의 정전기 방전 보호소자의 등가회로도이다.
도 7은 본 발명의 또 다른 예에 따른 정전기 방전 보호소자를 나타내 보인 단면도이다.
도 8은 도 7의 정전기 방전 보호소자의 등가회로도이다.
도 9는 본 발명의 또 다른 예에 따른 정전기 방전 보호소자를 나타내 보인 단면도이다.
도 10은 본 발명의 또 다른 예에 따른 정전기 방전 보호소자를 나타내 보인 단면도이다.
도 11은 본 발명의 또 다른 예에 따른 정전기 방전 보호소자를 나타내 보인 단면도이다.1 is a graph illustrating the basic conditions that the electrostatic discharge protection device must have.
2 is a cross-sectional view showing an electrostatic discharge protection device according to an embodiment of the present invention.
3 is an equivalent circuit diagram of the electrostatic discharge protection device of FIG. 2.
4 is a graph illustrating electrical characteristics of the electrostatic discharge protection device of FIG. 2.
5 is a cross-sectional view showing an electrostatic discharge protection device according to another embodiment of the present invention.
6 is an equivalent circuit diagram of the electrostatic discharge protection device of FIG. 5.
7 is a cross-sectional view showing an electrostatic discharge protection device according to another embodiment of the present invention.
8 is an equivalent circuit diagram of the electrostatic discharge protection device of FIG. 7.
9 is a cross-sectional view showing an electrostatic discharge protection device according to another embodiment of the present invention.
10 is a cross-sectional view showing an electrostatic discharge protection device according to another embodiment of the present invention.
11 is a cross-sectional view showing an electrostatic discharge protection device according to another embodiment of the present invention.

도 2는 본 발명의 일 예에 따른 정전기 방전 보호소자를 나타내 보인 단면도이다. 도 2를 참조하면, p형 기판(100)의 상부 일정 영역에 n형의 깊은 웰영역(102)이 배치된다. n형의 깊은 웰영역(102)의 상부 일정영역에는 p형 웰영역(104) 및 n형 웰영역(106)이 각각 배치된다. p형 웰영역(104) 및 n형 웰영역(106)은 일 측면이 상호 접촉되도록 배치된다. p형 웰영역(104) 및 n형 웰영역(106)이 상호 접촉되는 부분의 상부에는 n형 드레인영역(108)이 배치된다. 즉 n형 드레인영역(108)의 왼쪽 일부는 p형 웰영역(104) 상부에 위치하고, 오른쪽 일부는 n형 웰영역(106) 상부에 위치한다. p형 웰영역(104) 상부에는 n형 드레인영역(108)과 채널영역만큼 이격되도록 n형 소스영역(110)이 배치된다. 채널영역 위에는 게이트전극(112)이 배치된다. 일 예에서, 게이트전극(112)은 폴리실리콘막으로 이루어진다. 비록 도면에 나타내지는 않았지만, 게이트전극(112)과 채널영역 사이에는 게이트절연막(미도시)이 개재된다. p형 웰영역(104) 상부에는 n형 소스영역(110)과 일정 간격 이격되도록 p형 캐소드전극영역(114)이 배치된다.2 is a cross-sectional view showing an electrostatic discharge protection device according to an embodiment of the present invention. Referring to FIG. 2, an n-type deep well region 102 is disposed in an upper predetermined region of the p-type substrate 100. The p-type well region 104 and the n-type well region 106 are respectively disposed in an upper predetermined region of the n-type deep well region 102. The p-type well region 104 and the n-type well region 106 are disposed such that one side thereof is in contact with each other. An n-type drain region 108 is disposed above the portion where the p-type well region 104 and the n-type well region 106 contact each other. That is, a part of the left side of the n-type drain region 108 is positioned above the p-type well region 104 and a part of the right side is positioned above the n-type well region 106. The n-type source region 110 is disposed on the p-type well region 104 to be spaced apart from the n-type drain region 108 by the channel region. The gate electrode 112 is disposed on the channel region. In one example, the gate electrode 112 is made of a polysilicon film. Although not shown, a gate insulating film (not shown) is interposed between the gate electrode 112 and the channel region. The p-type cathode electrode region 114 is disposed on the p-type well region 104 to be spaced apart from the n-type source region 110 by a predetermined distance.

n형 웰영역(106)의 상부 일정 영역에는 p형 애노드전극영역(116) 및 n형 애노드보상영역(118)이 상호 이격되도록 배치된다. n형 드레인영역(108)과 p형 애노드전극영역(116) 사이에는 커패시터를 구성하는 제1 불순물영역(120) 및 제2 불순물영역(122)이 배치된다. 제1 불순물영역(120) 및 제2 불순물영역(122)은 모두 n형 도전형을 갖는다. 제1 불순물영역(120) 및 제2 불순물영역(122) 사이의 n형 웰영역(106) 위에는 유전체막(미도시)을 개재하여 커패시터 전극막(124)이 배치된다. 일 예에서 커패시터 전극막(124)은 폴리실리콘막으로 이루어진다. 커패시터 전극막(124)의 길이(L)는 원하는 동작 저항값을 고려하여 결정한다. 커패시터 전극막(124)의 길이(L)가 길어질수록, 즉 n형 드레인영역(108)과 p형 애노드전극영역(116) 사이의 이격 거리가 길어질수록 소자의 동작 저항값은 더 커진다.The p-type anode electrode region 116 and the n-type anode compensation region 118 are disposed to be spaced apart from each other in an upper predetermined region of the n-type well region 106. The first impurity region 120 and the second impurity region 122 constituting the capacitor are disposed between the n-type drain region 108 and the p-type anode electrode region 116. The first impurity region 120 and the second impurity region 122 both have n-type conductivity. The capacitor electrode film 124 is disposed on the n-type well region 106 between the first impurity region 120 and the second impurity region 122 through a dielectric film (not shown). In one example, the capacitor electrode film 124 is made of a polysilicon film. The length L of the capacitor electrode film 124 is determined in consideration of the desired operating resistance value. The longer the length L of the capacitor electrode film 124, that is, the longer the separation distance between the n-type drain region 108 and the p-type anode electrode region 116, the larger the operating resistance value of the device becomes.

p형 캐소드전극영역(114)과 인접한 p형 웰영역(104)의 표면 위에는 복수개의 도전막들(126, 128, 130)이 상호 절연되도록 배치된다. 본 실시예에서는 제1 도전막(126), 제2 도전막(128) 및 제3 도전막(130)의 3개의 도전막을 사용하였지만, 이는 단지 예시로서 보다 적거나 많은 도전막들을 사용할 수도 있다. 일 예에서, 제1 도전막(126), 제2 도전막(128) 및 제3 도전막(130)은 폴리실리콘막으로 이루어진다. 한쪽 단부에 배치되는 제1 도전막(126)은, 제1 배선(132)을 통해 접지된 캐소드에 연결되는 동시에 p형 캐소드전극영역(114) 및 n형 소스영역(110)에도 연결된다. 반대쪽 단부에 배치되는 제3 도전막(130)은, 제2 배선(134)을 통해 게이트전극막(112) 및 커패시터 전극막(124)에 연결된다. 이와 같은 배선 구조에 의해 제1 도전막(126), 제2 도전막(128) 및 제3 도전막(130)은 일정 조건, 예컨대 양단에 전압이 인가되는 조건에서 상호 커플링(coupling)된다. 애노드는, 제3 배선(136)을 통해 p형 웰영역(104)과 이격되도록 배치되는 불순물영역(138), p형 애노드전극영역(116) 및 n형 애노드보상영역(118)과 연결된다. 경우에 따라서 제3 배선(136)은 n형 애노드보상영역(118)과 연결되지 않을 수도 있다.On the surface of the p-type cathode electrode region 114 and the p-type well region 104 adjacent to each other, the plurality of conductive layers 126, 128, and 130 are disposed to be insulated from each other. In the present embodiment, three conductive films of the first conductive film 126, the second conductive film 128, and the third conductive film 130 are used. However, this may be used as an example. In one example, the first conductive film 126, the second conductive film 128, and the third conductive film 130 are made of a polysilicon film. The first conductive film 126 disposed at one end is connected to the grounded cathode through the first wiring 132 and also to the p-type cathode electrode region 114 and the n-type source region 110. The third conductive film 130 disposed at the opposite end is connected to the gate electrode film 112 and the capacitor electrode film 124 through the second wiring 134. With this wiring structure, the first conductive film 126, the second conductive film 128, and the third conductive film 130 are coupled to each other under a predetermined condition, for example, a condition where voltage is applied at both ends. The anode is connected to the impurity region 138, the p-type anode electrode region 116, and the n-type anode compensation region 118 disposed to be spaced apart from the p-type well region 104 through the third wiring 136. In some cases, the third wiring 136 may not be connected to the n-type anode compensation region 118.

도 3은 도 2의 정전기 방전 보호소자의 등가회로도이다. 도 3을 도 2와 함께 참조하면, 모스트랜지스터(M)는, n형 드레인영역(108), n형 소스영역(110) 및 게이트 전극막(112)으로 이루어진 모스 구조의 트랜지스터로서, 소스(s)는 캐소드에 연결되고, 드레인(d)은 n형 드레인영역(108)과 p형 애노드전극영역(116) 사이의 n형 웰영역(106) 저항(Rsub)의 일 단자에 연결된다. 그리고 게이트(g)는 커패시터(C)의 일 단자에 연결되는 동시에 커플링 저항기(R)의 일 단자에 연결된다. 여기서 커패시터(C)는 커패시터 전극막(124), 제1 불순물영역(120), 및 제2 불순물영역(122)에 의해 구성되는 커패시터이며, 커플링 저항기(R)는 상호 이격되도록 배치되는 제1 도전막(126), 제2 도전막(128), 및 제3 도전막(130)에 의해 구성되는 저항기이다. 따라서 모스트랜지스터(M)의 게이트는 커패시터 전극막(124) 및 제3 도전막(130)에 함께 연결된다. 커패시터(C)의 다른 단자는 저항(Rsub)의 다른 단자, 즉 애노드까지의 n형 웰영역(106) 내의 저항(Rw)의 일 단자에 연결된다. 저항(Rsub) 및 저항(Rw)의 일 단자는 다이오드(D)의 애노드에 연결되는데, 여기서 다이오드(D)는 n형 웰영역(106) 및 p형 애노드전극영역(116)으로 이루어지는 pn 다이오드이다. 저항(Rw)의 다른 단자와 다이오드(D)의 캐소드 또는 애노드와는 연결이 이루어질 수도 있고, 연결되지 않을 수도 있다(도면에서 점선으로 표시).3 is an equivalent circuit diagram of the electrostatic discharge protection device of FIG. 2. Referring to FIG. 3 together with FIG. 2, the MOS transistor M is a transistor having a MOS structure including an n-type drain region 108, an n-type source region 110, and a gate electrode film 112. ) Is connected to the cathode, and the drain (d) is connected to one terminal of the resistor (Rsub) of the n-type well region 106 between the n-type drain region 108 and the p-type anode electrode region 116. The gate g is connected to one terminal of the capacitor C and simultaneously to one terminal of the coupling resistor R. Herein, the capacitor C is a capacitor constituted by the capacitor electrode film 124, the first impurity region 120, and the second impurity region 122, and the coupling resistors R are spaced apart from each other. A resistor constituted by the conductive film 126, the second conductive film 128, and the third conductive film 130. Therefore, the gate of the MOS transistor M is connected to the capacitor electrode film 124 and the third conductive film 130 together. The other terminal of the capacitor C is connected to the other terminal of the resistor Rsub, that is, one terminal of the resistor Rw in the n-type well region 106 to the anode. One terminal of the resistor Rsub and the resistor Rw is connected to the anode of the diode D, where the diode D is a pn diode consisting of an n-type well region 106 and a p-type anode electrode region 116. . The other terminal of the resistor Rw and the cathode or anode of the diode D may or may not be connected (indicated by the dashed line in the figure).

이와 같은 정전기 방전 보호소자에 있어서, 캐소드가 접지되고 애노드에 포지티브(positive) 극성의 정전기 전압이 인가되어 정전기 방전 전류가 흐르게 되면, NPN 기생 바이폴라 트랜지스터 및 PNP 기생 바이폴라 트랜지스터가 동작하여 정전기 전류를 배출시키는데, 특히 NPN 기생 바이폴라 트랜지스터 및 PNP 기생 바이폴라 트랜지스터는 상호 결합하여 전류가 원활하게 흐를 수 있는 정류기 구조로서 상호 동작된다. 여기서 NPN 기생 바이폴라 트랜지스터는, n형 애노드보상영역(118), n형 웰영역(106) 및 n형 드레인영역(108) / p형 웰영역(104) / n형 소스영역(110)의 npn 구조로 이루어지는 기생 바이폴라 트랜지스터를 의미한다. 그리고 PNP 기생 바이폴라 트랜지스터는, p형 캐소드전극영역(114), p형 웰영역(104) / n형 드레인영역(108), n형 웰영역(106) / p형 애노드전극영역(116)의 pnp 구조로 이루어지는 기생 바이폴라 트랜지스터를 의미한다. NPN 기생 바이폴라 트랜지스터 및 PNP 기생 바이폴라 트랜지스터가 정류기 동작을 수행하면, 정전기 방전전류는 소자의 표면 방향뿐만 아니라 수직 방향으로 넓게 분산되어 흐르게 되며, 따라서 소자의 크기에 비해 많은 양의 정전기 방전전류를 외부로 배출시킬 수 있게 된다.In such an electrostatic discharge protection device, when a cathode is grounded and a positive polarity electrostatic voltage is applied to the anode to flow an electrostatic discharge current, the NPN parasitic bipolar transistor and the PNP parasitic bipolar transistor operate to discharge the electrostatic current. In particular, the NPN parasitic bipolar transistor and the PNP parasitic bipolar transistor are interoperable as a rectifier structure that can be coupled to each other to allow a smooth flow of current. Here, the NPN parasitic bipolar transistor has an npn structure of an n-type anode compensation region 118, an n-type well region 106 and an n-type drain region 108 / p-type well region 104 / n-type source region 110. It means a parasitic bipolar transistor consisting of. The PNP parasitic bipolar transistor includes the pnp of the p-type cathode electrode region 114, the p-type well region 104 / n-type drain region 108, and the n-type well region 106 / p-type anode electrode region 116. It means a parasitic bipolar transistor having a structure. When the NPN parasitic bipolar transistor and the PNP parasitic bipolar transistor perform rectifier operation, the electrostatic discharge current flows widely distributed in the vertical direction as well as the surface direction of the device, and thus a large amount of electrostatic discharge current flows to the outside compared to the size of the device. Can be discharged.

특히 모스트랜지스터(M)의 게이트(g)(도 2의 게이트전극막(112))는 애노드와는 커패시터 전극막(124)을 매개로 하여 커플링되어 있고, 캐소드와는 저항(R)을 통해 연결된다. 따라서 애노드와 캐소드 사이에는 RC 커플링 구조가 형성되므로, 낮은 전압에서도 모스트랜지스터(M)가 동작하여 NPN형 기생 바이폴라 트랜지스터를 동작시키므로, 낮은 전압에서도 빠르게 동작하는 효과를 나타낸다. 또한 커패시터(C)를 n형 드레인영역(108)과 p형 애노드전극영역(116) 사이에 배치시킴으로써, n형 드레인영역(108)과 p형 애노드전극영역(116)의 물리적인 거리와 그 사이의 저항(Rsub)이 증대되고, 이는 애노드와 각종 불순물영역들 사이의 동작 저항(On Resistance)을 증가시키는 효과를 나타낸다. 이와 같이 애노드와 각종 불순물영역들 사이의 동작 저항이 크므로, 본격적인 정류기 동작이 이루어져도 정전기 방전 보호소자의 양단에 걸리는 전압은 크게 감소하지 않고 일정 수준을 유지하게 된다. 더욱이 커패시터(C)를 구성하는 제1 불순물영역(120)과 n형 애노드보상영역(118)을 연결시키지 않으면 동작 저항이 보다 증가된다.In particular, the gate g (the gate electrode film 112 of FIG. 2) of the MOS transistor M is coupled to the anode via the capacitor electrode film 124, and the cathode is connected through the resistor R. Connected. Therefore, since the RC coupling structure is formed between the anode and the cathode, the MOS transistor M operates at a low voltage to operate the NPN type parasitic bipolar transistor, thus exhibiting an effect of operating quickly even at a low voltage. Also, by disposing the capacitor C between the n-type drain region 108 and the p-type anode electrode region 116, the physical distance between the n-type drain region 108 and the p-type anode electrode region 116 and the distance therebetween. The resistance Rsub of is increased, which has the effect of increasing the operating resistance (On Resistance) between the anode and various impurity regions. As such, since the operating resistance between the anode and the various impurity regions is large, the voltage across the electrostatic discharge protection device is maintained at a constant level without greatly decreasing even when the rectifier operation is in earnest. Furthermore, if the first impurity region 120 constituting the capacitor C and the n-type anode compensation region 118 are not connected, the operating resistance is increased.

도 4는 도 2의 정전기 방전 보호소자의 전기적 특성을 나타내 보인 그래프이다. 도 4에 나타난 바와 같이, 본 예에 따른 정전기 방전 보호소자는 다음과 같은 특성을 나타낸다. 첫째로, 마이크로 칩이 정상적으로 동작하는 상태에서 정전기 방전 보호소자의 항복전압(Vav)과 활성전압(Vtr)은 마이크로칩의 동작전압(Vop)보다 크다. 둘째로, 마이크로칩에 정전기 방전 스트레스가 발생하였을 때 정전기 방전 보호소자는 마이크로칩의 내부회로 파괴전압(Vccb)보다 훨씬 낮은 전압에서 그 동작을 시작한다. 따라서 마이크로칩으로 유입된 정전기 방전전류가 내부 회로로 흘러 들어가 내부회로를 파괴하는 현상을 근본적으로 차단할 수 있다. 셋째로, 정전기 방전 보호소자의 스냅백 저지전압(Vh)이 마이크로칩의 동작전압(Vop)보다 충분히 크다. 따라서 마이크로칩이 정상적으로 동작할 때 정전기 방전 보호소자로 인해 래치업의 문제가 발생할 위험이 없다. 넷째로, 정전기 방전 보호소자의 열파괴 전압(Vtb)과 활성전압(Vtr)은 거의 비슷한 수준이다. 따라서 멀티 핑거 구조를 채택할 경우 각 핑거는 균일하게 동작할 수 있다. 그리고 다섯째로, 단위 크기당 전류 내성 수준(current immunity level)이 매우 우수하다. 일 예로 본 예에 따른 정전기 방전 보호소자는 동일한 레이아웃 면적을 차지하는 GGNMOS 소자에 비하여 대략 2배 내지 3배 정도 많은 정전기 방전 전류를 처리할 수 있다.4 is a graph illustrating electrical characteristics of the electrostatic discharge protection device of FIG. 2. As shown in FIG. 4, the electrostatic discharge protection device according to the present example has the following characteristics. First, the breakdown voltage Vav and the activation voltage Vtr of the electrostatic discharge protection device are larger than the operating voltage Vop of the microchip in a state in which the microchip operates normally. Secondly, when the electrostatic discharge stress occurs on the microchip, the electrostatic discharge protection device starts to operate at a voltage much lower than the microcircuit breakdown voltage Vccb of the microchip. Therefore, it is possible to fundamentally block the phenomenon that the electrostatic discharge current flowing into the microchip flows into the internal circuit and destroys the internal circuit. Third, the snapback stop voltage Vh of the electrostatic discharge protection element is sufficiently larger than the operating voltage Vop of the microchip. Thus, there is no risk of latch-up problems due to electrostatic discharge protection when the microchip is operating normally. Fourth, the thermal breakdown voltage (Vtb) and the active voltage (Vtr) of the electrostatic discharge protection device are about the same level. Therefore, when the multi-finger structure is adopted, each finger can operate uniformly. And fifthly, the current immunity level per unit size is very good. As an example, the electrostatic discharge protection device according to the present example may process approximately 2 to 3 times more electrostatic discharge currents than the GGNMOS device occupying the same layout area.

도 5는 본 발명의 다른 예에 따른 정전기 방전 보호소자를 나타내 보인 단면도이며, 도 6은 도 5의 정전기 방전 보호소자의 등가회로도이다. 도 5와 도 2 및 도 6과 도 3에서 동일한 참조부호는 동일한 요소를 의미하며, 따라서 이하에서는 중복되는 설명을 생략하기로 한다. 도 5 및 도 6을 참조하면, 본 실시예에 따른 정전기 방전 보호소자는, n형 드레인영역(108), n형 소스영역(110), 및 게이트전극막(112)으로 이루어지는 모스트랜지스터(M)와 캐소드 사이에 pn 다이오드(D1)이 배치된다는 점에서 도 2의 정전기 방전 보호소자와 상이하다. 구체적으로 n형 웰영역(106)에 일 측면이 접촉된 p형 웰영역(204)과 인접된 위치에 p형 웰영역(205)이 배치되고, 이 p형 웰영역(205) 내에는 pn 다이오드(D1)를 구성하는 p형 애노드접합영역(211) 및 n형 캐소드접합영역(212)이 배치된다. pn 다이오드(D1)가 배치되는 p형 웰영역(205)의 양 측면에는 n형 웰영역들(231, 232)이 배치되고, 그 내에는 각각 배선 연결을 위한 불순물영역들(241, 242)이 배치된다.5 is a cross-sectional view illustrating an electrostatic discharge protection device according to another embodiment of the present invention, and FIG. 6 is an equivalent circuit diagram of the electrostatic discharge protection device of FIG. 5. The same reference numerals in FIGS. 5, 2, 6 and 3 denote the same elements, and therefore, redundant descriptions thereof will be omitted. 5 and 6, the electrostatic discharge protection device according to the present embodiment includes a MOS transistor M including an n-type drain region 108, an n-type source region 110, and a gate electrode film 112. It differs from the electrostatic discharge protection element of FIG. 2 in that the pn diode D1 is disposed between the cathodes. Specifically, the p-type well region 205 is disposed at a position adjacent to the p-type well region 204 having one side contact with the n-type well region 106, and the pn diode is disposed in the p-type well region 205. The p-type anode junction region 211 and the n-type cathode junction region 212 constituting (D1) are disposed. N-type well regions 231 and 232 are disposed at both sides of the p-type well region 205 in which the pn diode D1 is disposed, and impurity regions 241 and 242 for wiring connection are respectively formed therein. Is placed.

이 상태에서 제1 배선(221)을 통해서는, pn 다이오드(D1)의 p형 애노드접합영역(211), 커플링 저항기(R)의 제1 도전막(126), p형 캐소드전극영역(114), 및 n형 소스영역(110)이 상호 연결된다. 제2 배선(222)을 통해서는 pn 다이오드(D1)의 n형 캐소드접합영역(212)과 캐소드단자가 상호 연결된다. 이와 같은 연결 구조에 의해 pn 다이오드(D1)의 애노드는 모스트랜지스터(M)의 소스(s)와 커플링 저항기(R)의 일 단자에 동시에 연결된다. 제3 배선(223)을 통해서는 커플링 저항기(R)의 제3 도전막(130), 게이트전극막(112), 및 커패시터 전극막(124)이 상호 연결된다. 그리고 제4 배선(224)을 통해서는 불순물영역들(241, 242), p형 애노드 전극영역(116), 및 n형 애노드 보상영역(118)이 애노드단자와 연결된다. 여기서 n형 애노드 보상영역(118)은 제4 배선(224)과 연결되지 않을 수도 있다(도면에서 점선으로 표시).In this state, the p-type anode junction region 211 of the pn diode D1, the first conductive film 126 of the coupling resistor R, and the p-type cathode electrode region 114 are formed through the first wiring 221. ) And n-type source region 110 are interconnected. The n-type cathode junction region 212 and the cathode terminal of the pn diode D1 are connected to each other through the second wiring 222. By this connection structure, the anode of the pn diode D1 is simultaneously connected to the source s of the MOS transistor M and one terminal of the coupling resistor R. The third conductive layer 130, the gate electrode layer 112, and the capacitor electrode layer 124 of the coupling resistor R are connected to each other through the third wiring 223. The impurity regions 241 and 242, the p-type anode electrode region 116, and the n-type anode compensation region 118 are connected to the anode terminal through the fourth wiring 224. The n-type anode compensation region 118 may not be connected to the fourth wiring 224 (indicated by a dotted line in the drawing).

이와 같은 정전기 방전 보호소자는, 순방향 동작을 수행하는 pn 다이오드(D1)를 모스트랜지스터(M)에 직렬로 연결하여 소자의 동작 저항(On Resistance)을 추가적으로 증가시킨다. pn 다이오드(D1)는 정전기 방전 전류가 인가될 때, 기생 바이폴라 트랜지스터들의 정류기 동작과 함께 다이오드 순방향 동작을 수행하며, 이에 따라 스냅백 특성을 나타내는 정류기 동작과는 다르게 스냅백 특성을 전혀 나타내지 않는 다이오드 순방향 동작의 특성에 의해 통과하는 전류량에 비례하여 전압이 증가하는 현상을 유발한다. 따라서 동작 저항과 스냅백 저지전압(Vh)을 추가적으로 증가시킬 수 있는 것이다.The electrostatic discharge protection device as described above additionally increases the operating resistance (On Resistance) of the device by connecting the pn diode D1 performing the forward operation to the MOS transistor M in series. When the electrostatic discharge current is applied, the pn diode D1 performs diode forward operation together with the rectifier operation of the parasitic bipolar transistors. Thus, unlike the rectifier operation exhibiting the snapback characteristic, the pn diode D1 does not exhibit any snapback characteristic. Due to the characteristics of the operation, a voltage increases in proportion to the amount of current passing through. Therefore, the operating resistance and the snapback stop voltage (Vh) can be further increased.

도 7은 본 발명의 또 다른 예에 따른 정전기 방전 보호소자를 나타내 보인 단면도이며, 도 8은 도 7의 정전기 방전 보호소자의 등가회로도이다. 도 7와 도 5 및 도 8과 도 6에서 동일한 참조부호는 동일한 요소를 의미하며, 따라서 이하에서는 중복되는 설명을 생략하기로 한다. 도 7 및 도 8을 참조하면, 본 실시예에 따른 정전기 방전 보호소자는, pn 다이오드가 2개가 배치된다는 점에서 도 5를 참조하여 설명한 정전기 방전 보호소자와 상이하다. 구체적으로, p형 웰영역(205-1) 내에 제1 p형 애노드접합영역(211) 및 제1 n형 캐소드접합영역(212)으로 이루어지는 제1 pn 다이오드(D1)이 배치되고, p형 웰영역(205-2) 내에는 제2 p형 애노드접합영역(213) 및 제2 n형 캐소드접합영역(214)으로 이루어지는 제2 pn 다이오드(D2)가 배치된다. 제1 pn 다이오드(D1)가 배치되는 p형 웰영역(205-1)과 제2 pn 다이오드(D2)가 배치되는 p형 웰영역(205-1) 사이에는 n형 웰영역(233)이 배치되고, 그 내부에는 배선과의 연결을 위한 불순물영역(243)이 배치된다.7 is a cross-sectional view illustrating an electrostatic discharge protection device according to still another embodiment of the present invention, and FIG. 8 is an equivalent circuit diagram of the electrostatic discharge protection device of FIG. 7. The same reference numerals in FIGS. 7, 5, 8, and 6 denote the same elements, and therefore, redundant descriptions thereof will be omitted. 7 and 8, the electrostatic discharge protection device according to the present embodiment is different from the electrostatic discharge protection device described with reference to FIG. 5 in that two pn diodes are disposed. In detail, a first pn diode D1 including the first p-type anode junction region 211 and the first n-type cathode junction region 212 is disposed in the p-type well region 205-1. In the region 205-2, a second pn diode D2 including the second p-type anode junction region 213 and the second n-type cathode junction region 214 is disposed. An n-type well region 233 is disposed between the p-type well region 205-1 where the first pn diode D1 is disposed and the p-type well region 205-1 where the second pn diode D2 is disposed. An impurity region 243 for connecting to the wiring is disposed therein.

제1 pn 다이오드(D1) 및 제2 pn 다이오드(D2)가 순방향 동작을 수행할 수 있도록 하기 위해, 제2 배선(222)으로 캐소드와 제2 pn 다이오드(D2)의 제2 n형 캐소드접합영역(214)을 상호 연결시키고, 제1 배선(221)으로 제1 pn 다이오드(D1)의 제1 p형 애노드접합영역(211)을 커플링저항기(R)의 제1 도전막(126), p형 애노드 전극영역(114), 및 n형 소스영역(110)과 상호 연결시킨다. 그리고 제5 배선(225)으로 제1 pn 다이오드(D1)를 구성하는 제1 n형 캐소드접합영역(212)과 제2 pn 다이오드(D2)를 구성하는 제2 p형 애노드접합영역(213)을 상호 연결시킨다. 본 예에 따른 정전기 방전 보호소자는, 두 개의 pn 다이오드(D1, D2)가 모스트랜지스터(M)와 캐소드 사이에 직렬로 연결되어 순방향 동작을 수행할 수 있도록 배치됨으로써, 도 5를 참조하여 설명한 정전기 방전 소자보다 높은 동작 저항과 스냅백 저지전압(Vh)을 나타낼 수 있다.In order to enable the first pn diode D1 and the second pn diode D2 to perform a forward operation, the second n-type cathode junction region of the cathode and the second pn diode D2 is connected to the second wiring 222. 214 are interconnected, and the first p-type anode junction region 211 of the first pn diode D1 is connected to the first wiring 221 to form the first conductive layer 126 and p of the coupling resistor R. The anode electrode region 114 and the n-type source region 110 are interconnected. The first n-type cathode junction region 212 constituting the first pn diode D1 and the second p-type anode junction region 213 constituting the second pn diode D2 are formed of the fifth wiring 225. Interconnect. In the electrostatic discharge protection device according to the present example, two pn diodes D1 and D2 are disposed to be connected in series between the MOS transistor M and the cathode to perform a forward operation, and thus, the electrostatic discharge described with reference to FIG. 5. It can exhibit higher operating resistance and snapback stop voltage (Vh) than the device.

도 9는 본 발명의 또 다른 예에 따른 정전기 방전 보호소자를 나타내 보인 단면도이다. 도 9에서 도 2와 동일한 참조 부호는 동일한 요소를 나타내며, 따라서 중복되는 설명은 생략하기로 한다. 참고로 도 9에 나타낸 정전기 방전 보호소자의 등가회로는 도 3에 나타낸 등가회로와 동일하다. 도 9를 참조하면, 본 예에 따른 정전기 방전 보호소자는, p형 애노드전극영역(116)이 n형 드레인영역(108)과 인접되게 배치되고, 커패시터(C)를 구성하는 제1 불순물영역(320), 제2 불순물영역(322), 및 커패시터 전극막(324)은 바깥쪽으로 배치되는 구조를 갖는다. 따라서, 충분한 동작 저항의 증가를 위해 충분히 긴 길이(L)로 커패시터 전극막(324)을 형성하더라도, 길이(L)가 증가된 커패시터 전극막(324)에 의해 저항(Rsub)이 증가하지는 않게 된다. 소자의 정류기 동작시 동작 저항은 커패시터 전극막(324)의 길이(L)에도 비례하여 증가하지만, 저항(Rsub)에도 비례하여 증가하므로, 커패시터 전극막(324)의 길이(L)와 저항(Rsub)이 모두 동시에 증가하게 되는 경우, 지나치게 증가된 동작 저항으로 인해 오히려 정전기 방전전류에 대한 대응을 적절하게 수행하지 못할 수도 있다. 그러나 본 예에 따른 정전기 방전 보호소자의 경우, 저항(Rsub)을 증가시키지 않고 커패시터 전극막(324)의 길이(L)를 자유롭게 조절할 수 있으며, 이에 따라 소자의 동작 저항을 필요한 수준만큼 자유롭게 제어할 수 있다.9 is a cross-sectional view showing an electrostatic discharge protection device according to another embodiment of the present invention. In FIG. 9, the same reference numerals as used in FIG. 2 denote the same elements, and thus redundant descriptions thereof will be omitted. For reference, the equivalent circuit of the electrostatic discharge protection element shown in FIG. 9 is the same as the equivalent circuit shown in FIG. Referring to FIG. 9, in the electrostatic discharge protection device according to the present example, the p-type anode electrode region 116 is disposed adjacent to the n-type drain region 108 and forms the first impurity region 320 constituting the capacitor C. Referring to FIG. ), The second impurity region 322, and the capacitor electrode film 324 have a structure disposed outward. Therefore, even if the capacitor electrode film 324 is formed with a sufficiently long length L to increase the sufficient operating resistance, the resistance Rsub does not increase due to the capacitor electrode film 324 having the increased length L. . In operation of the rectifier of the device, the operating resistance increases in proportion to the length L of the capacitor electrode film 324 but increases in proportion to the resistance Rsub, so that the length L and the resistance Rsub of the capacitor electrode film 324 are increased. If both) increase at the same time, due to the excessively increased operating resistance may not be able to properly respond to the electrostatic discharge current. However, in the electrostatic discharge protection device according to the present example, the length L of the capacitor electrode film 324 can be freely adjusted without increasing the resistance Rsub, thereby freely controlling the operating resistance of the device as necessary. Can be.

도 10은 본 발명의 또 다른 예에 따른 정전기 방전 보호소자를 나타내 보인 단면도이다. 도 10에서 도 9 및 도 5와 동일한 참조부호는 동일한 요소를 나타낸다. 도 10에 나타낸 정전기 방전 보호소자의 등가회로는 도 6에 나타낸 등가회로와 동일하다. 본 예에 따른 정전기 방전 보호소자는, 도 9를 참조하여 설명한 바와 같이, 커패시터를 구성하는 제1 불순물영역(320), 제2 불순물영역(322), 및 커패시터 전극막(324)을 바깥쪽으로 배치시킴으로써 커패시터 전극막(324)의 길이(L)를 증가시키더라도 저항(Rsub)이 증가되지 않으며, 도 5를 참조하여 설명한 바와 같이, 순방향 동작을 수행하는 pn 다이오드를 모스트랜지스터와 캐소드 사이에 배치시킴으로써 높은 동작 저항과 스냅백 저지전압(Vh)을 나타낼 수 있다.10 is a cross-sectional view showing an electrostatic discharge protection device according to another embodiment of the present invention. In FIG. 10, the same reference numerals as used in FIGS. 9 and 5 denote the same elements. The equivalent circuit of the electrostatic discharge protection element shown in FIG. 10 is the same as the equivalent circuit shown in FIG. In the electrostatic discharge protection device according to the present example, as described with reference to FIG. 9, the first impurity region 320, the second impurity region 322, and the capacitor electrode film 324 constituting the capacitor are disposed outwardly. Increasing the length L of the capacitor electrode film 324 does not increase the resistance Rsub. As described with reference to FIG. 5, the pn diode performing the forward operation is disposed between the MOS transistor and the cathode to increase the resistance Rsub. It can represent the operating resistance and the snapback stop voltage (Vh).

도 11은 본 발명의 또 다른 예에 따른 정전기 방전 보호소자를 나타내 보인 단면도이다. 도 11에서 도 10과 도 7과 동일한 참조부호는 동일한 요소를 나타낸다. 도 11에 나타낸 정전기 방전 보호소자의 등가회로는 도 8에 나타낸 등가회로와 동일하다. 본 예에 따른 정전기 방전 보호소자는, 도 9를 참조하여 설명한 바와 같이, 커패시터를 구성하는 제1 불순물영역(320), 제2 불순물영역(322), 및 커패시터 전극막(324)을 바깥쪽으로 배치시킴으로써 커패시터 전극막(324)의 길이(L)를 증가시키더라도 저항(Rsub)이 증가되지 않으며, 도 7을 참조하여 설명한 바와 같이, 순방향 동작을 수행하는 제1 및 제2 pn 다이오드(D1, D2)를 모스트랜지스터와 캐소드 사이에 배치시킴으로써 높은 동작 저항과 스냅백 저지전압(Vh)을 나타낼 수 있다.11 is a cross-sectional view showing an electrostatic discharge protection device according to another embodiment of the present invention. In FIG. 11, the same reference numerals as used in FIGS. 10 and 7 denote the same elements. The equivalent circuit of the electrostatic discharge protection element shown in FIG. 11 is the same as the equivalent circuit shown in FIG. In the electrostatic discharge protection device according to the present example, as described with reference to FIG. 9, the first impurity region 320, the second impurity region 322, and the capacitor electrode film 324 constituting the capacitor are disposed outwardly. Increasing the length L of the capacitor electrode film 324 does not increase the resistance Rsub. As described with reference to FIG. 7, the first and second pn diodes D1 and D2 performing a forward operation are described. Is placed between the MOS transistor and the cathode to exhibit high operating resistance and snapback stop voltage (Vh).

108...n형 드레인영역 110...n형 소스영역
112...게이트전극막 114...p형 캐소드전극영역
116...p형 애노드전극영역 118...n형 애노드 보상영역
120, 122...불순물영역 124...커패시터 전극막
126, 128, 130...제1, 제2, 제3 도전막
132, 134, 136...제1, 제2, 제3 배선108 ... n type drain area 110 ... n type source area
112 ... gate electrode film 114 ... p-type cathode electrode area
116 ... p type anode area 118 ... n type anode compensation area
120, 122 Impurity region 124 Capacitor electrode film
126, 128, 130 ... first, second, third conductive film
132, 134, 136 ... first, second, third wiring

Claims (7)

상호 일 측면이 접촉되도록 배치되는 p형 웰영역 및 n형 웰영역;
상기 p형 웰영역 및 n형 웰영역의 접촉면에 배치되는 n형 드레인영역;
상기 p형 웰영역에서 상기 n형 드레인영역과 채널영역으로 이격되도록 배치되는 n형 소스영역;
상기 채널영역 위에 게이트절연막이 개재되어 배치되는 게이트전극막;
상기 n형 웰영역 내에 배치되는 p형 애노드 전극영역;
상기 p형 웰영역 상부에서 상호 이격되도록 배치되는 복수개의 커플링 저항용 도전막;
상기 n형 웰영역 내에 배치되는 불순물영역 및 상기 n형 웰영역 위에서 절연막을 개재하여 배치되는 커패시터 전극막으로 이루어지는 커패시터;
상기 n형 소스영역, 상기 복수개의 커플링 저항용 도전막 중 일 단부에 배치되는 도전막을 함께 캐소드 단자에 연결하는 제1 배선;
상기 복수개의 커플링 저항용 도전막 중 다른 단부에 배치되는 도전막, 상기 게이트전극막, 및 상기 커패시터 전극막을 상호 연결하는 제2 배선; 및
상기 p형 애노드 전극영역을 애노드 단자에 연결하는 제3 배선을 구비하는 정전기 방전 보호소자.A p-type well region and an n-type well region disposed to be in contact with each other;
An n-type drain region disposed on a contact surface of the p-type well region and the n-type well region;
An n-type source region disposed to be spaced apart from the n-type drain region and the channel region in the p-type well region;
A gate electrode film disposed on the channel region with a gate insulating film interposed therebetween;
A p-type anode electrode region disposed in the n-type well region;
A plurality of conductive films for coupling resistance disposed above the p-type well region;
A capacitor comprising an impurity region disposed in the n-type well region and a capacitor electrode film disposed over the n-type well region via an insulating film;
A first wiring connecting the n-type source region and the conductive film disposed at one end of the plurality of coupling resistor conductive films to a cathode terminal;
A second wiring interconnecting the conductive film disposed at the other end of the plurality of coupling resistor conductive films, the gate electrode film, and the capacitor electrode film; And
And a third wiring connecting the p-type anode electrode region to an anode terminal. 제1항에 있어서,
상기 커패시터는, 상기 n형 드레인영역과 상기 p형 애노드 전극영역 사이에 배치되는 정전기 방전 보호소자.The method of claim 1,
And the capacitor is disposed between the n-type drain region and the p-type anode electrode region. 제1항에 있어서,
상기 커패시터는, 상기 p형 애노드 전극영역의 양 측면 중에서 상기 n형 드레인영역이 배치되는 방향과 반대 방향인 바깥쪽에 배치되는 정전기 방전 보호소자.The method of claim 1,
The capacitor is disposed on the outside of the opposite side of the direction in which the n-type drain region is disposed of both sides of the p-type anode electrode region. 제1항에 있어서,
상기 n형 소스영역과 연결되는 p형 애노드접합영역과, 상기 캐소드 단자에 연결되는 n형 캐소드접합영역으로 이루어지는 pn 다이오드를 더 구비하는 정전기 방전 보호소자.The method of claim 1,
And a pn diode comprising a p-type anode junction region connected to the n-type source region and an n-type cathode junction region connected to the cathode terminal. 제4항에 있어서,
상기 pn 다이오드는 복수개가 직렬로 배치되는 정전기 방전 보호소자.The method of claim 4, wherein
The pn diode is a plurality of electrostatic discharge protection device arranged in series. 애노드 단자에 드레인이 연결되고, 캐소드 단자에 소스가 연결되는 모스트랜지스터;
일 단자는 상기 모스트랜지스터의 게이트에 연결되고 다른 단자는 상기 애노드 단자에 연결되는 커패시터; 및
일 단자는 상기 모스트랜지스터의 게이트 및 상기 커패시터의 일 단자에 연결되고, 다른 단자는 상기 캐소드 단자에 연결되는 저항기를 구비하는 정전기 방전 보호소자.A MOS transistor having a drain connected to the anode terminal and a source connected to the cathode terminal;
A capacitor connected at one terminal to a gate of the MOS transistor and at another terminal to the anode terminal; And
And a resistor connected at one terminal to the gate of the MOS transistor and at one terminal of the capacitor, and at the other terminal to the cathode terminal. 제6항에 있어서,
상기 모스 트랜지스터의 소스와 상기 캐소드 단자 사이에 순방향 동작을 수행하는 다이오드를 더 구비하는 정전기 방전 보호소자.The method of claim 6,
And a diode configured to perform a forward operation between the source of the MOS transistor and the cathode terminal.
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