KR101125741B1 - Annealed wafer and method for manufacturing the same - Google Patents

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Abstract

본 발명은 어닐 웨이퍼와 그 제조방법에 관한 것이다.
본 발명의 일실시예는 500~800 도(℃)의 온도 분포를 갖는 챔버 내에서 웨이퍼를 업과 다운하며 열처리하는 단계; 및 상기 웨이퍼의 표면을 폴리싱하여 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 웨이퍼의 제조방법을 제공한다.
따라서, 고온 처리에 따른 어닐 웨이퍼의 전기적 특성의 열위가 발생하지 않는다.The present invention relates to an anneal wafer and a method of manufacturing the same.
One embodiment of the present invention comprises the steps of heat-treating the wafer up and down in the chamber having a temperature distribution of 500 ~ 800 ° C (℃); And it provides a method for producing a wafer comprising a step of polishing by removing the surface of the wafer.
Therefore, inferiority of the electrical characteristics of the anneal wafer due to the high temperature treatment does not occur.

Description

어닐 웨이퍼 및 그 제조방법{ANNEALED WAFER AND METHOD FOR MANUFACTURING THE SAME}Annealed wafer and its manufacturing method {ANNEALED WAFER AND METHOD FOR MANUFACTURING THE SAME}

본 발명은 웨이퍼에 관한 것으로서, 보다 상세하게는 어닐 웨이퍼와 그 제조방법에 관한 것이다.TECHNICAL FIELD The present invention relates to a wafer, and more particularly, to an anneal wafer and a method of manufacturing the same.

실리콘 웨이퍼는 실리콘 단결정 잉곳(ingot)을 성장시킨 후, 실리콘 단결정 잉곳을 슬라이싱(Slicing)공정과 에칭(Etching)공정, 폴리싱(Polishing)공정을 통하여 웨이퍼(Wafer) 형태로 만든다.After growing a silicon single crystal ingot, the silicon wafer is formed into a wafer form through a slicing process, an etching process, and a polishing process.

어닐 웨이퍼는 통상적으로 1000 도(℃) 이상의 고온 열처리를 통해, 표면의 무결함층과 벌크(bulk)에 금속 불순물을 잡을 수 있는 능력(게터링 능력)을 갖춘 고기능성 웨이퍼로 일반 경면 웨이퍼보다 소자 수율(Device Yield)이 우수하다.Annealed wafers are high-performance wafers with the ability to catch metal impurities on the surface-free layer and bulk (high gettering), typically through high-temperature heat treatment above 1000 degrees Celsius (C). Yield (Device Yield) is excellent.

그리고, 어닐 웨이퍼의 대량 생산을 위하여 주로 종형 건조로(Furnace)를 사용하며, 건조로(Furnace)에 들어가는 다량의 웨이퍼에 대해 금속(Metal) 오염, 결함 수준, 결정 특성을 관리한다.In addition, a vertical furnace (Furnace) is mainly used for mass production of the anneal wafer, and metal contamination, defect level, and crystal characteristics are managed for a large amount of wafers entering the furnace.

여기서, 어닐 웨이퍼의 우수한 소자 수율을 관리하기 위하여 종래의 금속 오염, 결함 수준, 결정 특성뿐만 아니라, 전기적 특성 항목이 중요하여 이를 위하여 GOI(Gate Oxide Integrity)특성 파악이 중요하다.Here, in order to manage the excellent device yield of the anneal wafer, not only the conventional metal contamination, defect level, crystal characteristics, but also electrical characteristics items are important. Therefore, it is important to grasp the gate oxide integrity (GOI) characteristics.

GOI는 소자(Device) 기본 구조인 MOS(Metal Oxide Semiconductor) 구조에서 게이트 산화물(Gate Oxide)의 절연 강도를 측정하여 웨이퍼의 품질을 평가하는 분석 기술로, 평가 방법으로는 BV(Breakdown Voltage), Qbd (Charge to Breakdown) 등이 있다.GOI is an analysis technique that evaluates the quality of wafers by measuring the dielectric strength of gate oxide in the MOS (Metal Oxide Semiconductor) structure, which is the basic structure of devices.The evaluation methods include breakdown voltage (BV) and Qbd. (Charge to Breakdown).

여기서, BV는 게이트 산화물이 붕괴(Breakdown)될 때까지 게이트에 전압을 증가시키면서 전류(Current)를 측정하는 방법이고, Qbd는 유전체(Dielectric)가 붕괴(Breakdown) 되기 전까지 함유할 수 있는 전하량(Charge)을 측정하는 방법이다.Here, BV is a method of measuring current while increasing the voltage at the gate until the gate oxide is broken down, and Qbd is the amount of charge that can be contained before the dielectric breaks down. ) Is how to measure.

상술한, 두 가지 방법을 통해 최종 소자를 만들기 전의 웨이퍼 상태에서 내전압성과 소자 수명 등을 예측할 수 있다.Through the two methods described above, it is possible to predict the withstand voltage, device life, and the like in the wafer state before making the final device.

이때, GOI특성에 주요 영향을 미치는 인자로는 금속 오염, 결함, 결정 특성 뿐만 아니라 공정 온도가 중요한데, 공정 온도 중 보트 다운(Boat Down) 시의 온도가 GOI특성에 중요한 영향을 준다.At this time, the main influence on the GOI characteristics, as well as the metal contamination, defects, crystal characteristics, the process temperature is important, the temperature of the boat down (Boat Down) of the process temperature has an important effect on the GOI characteristics.

즉, 보트 다운시의 온도가 너무 낮으면 생산성이 떨어지며, 보트 다운시의 온도가 너무 높으면 전기적 특성이 열위될 수 있다.That is, if the temperature at the time of boat down is too low, productivity falls, and if the temperature at the time of boat down is too high, electrical characteristics may be inferior.

본 발명은 어닐 웨이퍼의 제조 공정에서 전기적인 특성이 열위되는 것을 방지하고자 하는 것이다.The present invention is intended to prevent inferior electrical properties in the manufacturing process of the anneal wafer.

상술한 문제점을 해결하기 위하여 본 발명의 일실시예는, 500~800 도(℃)의 온도 분포를 갖는 챔버 내에서 웨이퍼를 업과 다운하는 단계; 및 상기 웨이퍼의 표면을 폴리싱하여 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 웨이퍼의 제조방법을 제공한다.One embodiment of the present invention to solve the above problems, the step of up and down the wafer in the chamber having a temperature distribution of 500 ~ 800 degrees (℃); And it provides a method for producing a wafer comprising a step of polishing by removing the surface of the wafer.

여기서, 상기 웨이퍼를 적어도 2회 이상 세정할 수 있다.Here, the wafer may be cleaned at least twice.

본 발명의 다른 실시 형태에 따르면, 무결함층이 표면으로부터 15 마이크로 미터(㎛) 이상 확보되고, 금속 게터링(gathering) 부분의 농도가 e5/cm2 이상이고, Qbd(Charge to Breakdown) 특성이 1~10 C/cm2이며, 상술한 공정으로 제조된 웨이퍼를 제공한다.According to another embodiment of the present invention, a defect free layer is ensured at least 15 micrometers (µm) from the surface, the concentration of the metal gettering portion is at least e 5 / cm 2 , and the Qbd (Charge to Breakdown) characteristic It is this 1-10 C / cm <2> and provides the wafer manufactured by the process mentioned above.

여기서, 상기 웨이퍼는 NSMD(Near Surface Micro Defect)가 표면으로부터 5 마이크로 미터의 깊이에서 1개/cm2이하일 수 있다.Here, the wafer may have a NSMD (Near Surface Micro Defect) of 1 / cm 2 or less at a depth of 5 micrometers from the surface.

상술한 본 발명에 따른 어닐 웨이퍼 및 그 제조 방법의 효과를 설명하면 다음과 같다.The effects of the annealing wafer and its manufacturing method according to the present invention described above are as follows.

본 발명에 따른 어닐 웨이퍼는, 무결함층이 표면으로부터 15 마이크로 미터 이상 확보되고, 금속 게터링(gathering) 부분의 농도가 e5/cm2 이상이며, NSMD(Near Surface Micro Defect)가 표면으로부터 5 마이크로 미터의 깊이에서 1개/cm2이하이어서 고온 처리에 따른 전기적인 특성의 열위가 발생하지 않는다.In the annealed wafer according to the present invention, a defect free layer is ensured at least 15 micrometers from the surface, the concentration of the metal gettering portion is at least e 5 / cm 2 , and the NSMD (Near Surface Micro Defect) is 5 from the surface. It is less than 1 / cm 2 at the depth of the micrometer, so that the thermal properties of the electrical properties do not occur due to the high temperature treatment.

도 1은 본 발명에 따른 웨이퍼 제조 장치의 일실시예를 나타낸 도면이고,
도 2는 보트 탑 부분과 보트 바탐 부분에 구비된 웨이퍼의 Qbd 맵을 나타낸 도면이다.
도 3은 어닐 웨이퍼의 Qbd 곡선을 나타낸 그래프이고,
도 4a 및 도 4b는 보트 다운에서의 온도를 800도 이하로 조절한 경우와, 조절 전의 Qbd 곡선을 나타낸 그래프이다.1 is a view showing an embodiment of a wafer manufacturing apparatus according to the present invention,
2 is a diagram illustrating a Qbd map of wafers provided in the boat top portion and the boat batam portion.
3 is a graph showing a Qbd curve of an anneal wafer,
4A and 4B are graphs showing the case where the temperature at the boat down is adjusted to 800 degrees or less and the Qbd curve before the adjustment.

이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 종래와 동일한 구성 요소는 설명의 편의상 동일 명칭 및 동일 부호를 부여하며 이에 대한 상세한 설명은 생략한다.Hereinafter, with reference to the accompanying drawings, preferred embodiments of the present invention that can specifically realize the above object will be described. The same components as in the prior art are given the same names and the same reference numerals for convenience of description, and detailed description thereof will be omitted.

도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.In the drawings, the thickness or size of each layer is exaggerated, omitted, or schematically illustrated for convenience and clarity of description. In addition, the size of each component does not necessarily reflect the actual size.

도 1은 본 발명에 따른 웨이퍼 제조 장치의 일실시예를 나타낸 도면이다. 이하에서, 도 1을 참조하여 본 발명에 따른 웨이퍼 제조 장치 및 방법의 일실시예를 설명한다.1 is a view showing an embodiment of a wafer manufacturing apparatus according to the present invention. Hereinafter, an embodiment of a wafer manufacturing apparatus and method according to the present invention will be described with reference to FIG. 1.

도시된 바와 같이, 웨이퍼의 건조로(Furnace)는 챔버(100) 내에 복수 개의 웨이퍼(110)가 수직 구조로 구비되어 있다. 그리고, 챔버(100) 내부에는 히터(120)가 구비되어 챔버(100) 내부의 온도를 조절한다.As shown in the drawing, in the drying furnace of the wafer, a plurality of wafers 110 are provided in the chamber 100 in a vertical structure. Then, the heater 120 is provided in the chamber 100 to adjust the temperature inside the chamber 100.

그리고, 상기 복수 개의 웨이퍼(110)가 저장된 보트는 업(Boat up)과 다운(down)을 수직으로 반복할 수 있는 구조이다.In addition, the boat in which the plurality of wafers 110 are stored has a structure capable of vertically repeating up and down.

여기서, 챔버(100)의 상부에서는 아르곤(Ar) 또는 수소(H2) 가스가 공급될 수 있고, 챔버(100)의 하부 측면에서는 질소(N2) 가스가 공급될 수 있다.Here, argon (Ar) or hydrogen (H 2 ) gas may be supplied from the upper portion of the chamber 100, and nitrogen (N 2 ) gas may be supplied from the lower side of the chamber 100.

먼저, 챔버 내의 온도를 500~800 도(℃)로 유지하고, 웨이퍼(110)의 보트 업과 보트 다운을 반복하며 열처리한다. 이때, 아르곤이나 질소 또는 이를 포함하는 불활성 가스의 분위기 하에서 열처리될 수 있다.First, the temperature in the chamber is maintained at 500-800 degrees (° C.), and the boat up and boat down of the wafer 110 are repeatedly heat treated. In this case, heat treatment may be performed under an atmosphere of argon or nitrogen or an inert gas including the same.

그리고, 챔버(100) 내의 가스 분위기를 수소로 바꾸고 웨이퍼의 보트 업과 보트 다운을 계속한다. 이때, 아래의 화학식과 같이 수소와 웨이퍼 표면의 실리콘 산화물이 반응하여, 실리콘 웨이퍼 표면의 산화물을 제거할 수 있다.The gas atmosphere in the chamber 100 is changed to hydrogen, and boat up and boat down of the wafer are continued. In this case, as shown in the following chemical formula, hydrogen and silicon oxide on the wafer surface react to remove the oxide on the silicon wafer surface.

SiO2 + H2 -> SiO2↑ + H2O↑SiO 2 + H 2- > SiO 2 ↑ + H 2 O ↑

여기서, 챔버 내의 온도를 500 도 미만으로 유지하면, 공정 시간이 지나치게 길어지는 단점이 있다. 그리고, 챔버 내의 온도가 800 도를 초과하면, 챔버 내의 장비에 열에 의한 손상이 발생하거나 후술하는 바와 같이 웨이퍼의 전기적 특성이 열위될 수 있다.Here, if the temperature in the chamber is maintained below 500 degrees, there is a disadvantage that the process time is too long. In addition, when the temperature in the chamber exceeds 800 degrees, thermal damage may occur to the equipment in the chamber or the electrical characteristics of the wafer may be inferior as described below.

이어서, 상기 챔버(100)로부터 웨이퍼(110)를 분리하여, 웨이퍼(110)의 표면을 폴리싱한 후 적어도 2회 이상 세정할 수 있다. 이때, 폴리싱 공정에서는 웨이퍼의 표면으로부터 소정 깊이를 폴리싱하여 제거하여, 국부적으로 에칭된 부분 등을 제거한다. 그리고, 반복 세정을 통하여 국부 에칭된 웨이퍼의 표면을 안정화시켜서, 열위된 Qbd 특성을 완화시킬 수 있다.Subsequently, the wafer 110 may be separated from the chamber 100, and the surface of the wafer 110 may be polished and then cleaned at least twice. At this time, in the polishing step, a predetermined depth is polished and removed from the surface of the wafer to remove a locally etched portion or the like. Then, the surface of the locally etched wafer can be stabilized through repeated cleaning to alleviate the inferior Qbd characteristics.

상술한 방법으로 제조된 어닐 웨이퍼는, 무결함층(DZ)과 COP 자유 깊이(free depth)가 웨이퍼의 표면으로부터 15 마이크로 미터 이상 확보될 수 있다. 상술한 효과는, NSMD(Near Surface Micro Defect)가 표면으로부터 5 마이크로 미터의 깊이에서 1개/cm2이하인 것으로 확인할 수도 있다. 또한, 금속 게터링(gathering) 부분의 농도가 e5/cm2 이상으로, 불순물 및 결정 결함이 거의 없고 전기적 특성의 열위 또한 발생하지 않는다. 여기서, 어닐 웨이퍼의 전기적 특성에 대하여는 후술한다.In the anneal wafer manufactured by the above-described method, the defect free layer (DZ) and the COP free depth can be secured at least 15 micrometers from the surface of the wafer. The above-mentioned effect can also confirm that NSMD (Near Surface Micro Defect) is 1 piece / cm <2> or less at the depth of 5 micrometers from a surface. In addition, the concentration of the metal gettering portion is more than e 5 / cm 2 , and there are almost no impurities and crystal defects, and no inferior electrical characteristics occur. Here, the electrical characteristics of the anneal wafer will be described later.

여기서, 상기 챔버(100) 내의 온도를 800도 이상으로 공정을 진행하면, 보트 다운시에 챔버(100) 아래 부분 내에 잔존하는 미세 수분에 의해 웨이퍼 표면에 국부 에칭이 일어날 수 있다.In this case, when the temperature in the chamber 100 is increased to 800 degrees or more, local etching may occur on the wafer surface due to the fine moisture remaining in the lower portion of the chamber 100 during the boat down.

그리고, 보트 탑(Boat Top) 부분은 보트 다운시에 히터(120)로부터 방출되는 열에 가장 많아 노출되어 국부적인 에칭이 가장 많이 발생하며, 보트 탑 부분의 웨이퍼 내에서도 보트(Boat)와 직접 접촉하는 부분에 잠열이 더 많아서 국부 에칭이 더 많이 발생한다.In addition, the boat top portion is most exposed to the heat emitted from the heater 120 when the boat is down, so that local etching occurs most, and the portion directly contacting the boat in the wafer of the boat top portion. The more latent heat in the, the more local etching occurs.

상술한 실시예에 따라 웨이퍼의 보트 업/다운에서의 열처리 온도를 조절하기 전의 어닐 웨이퍼의 Qbd 특성을 도 2, 도 3 및 표 1에 나타내었다. 여기서, 유전체가 붕괴되기 전까지 함유할 수 있는 전하량(Q, Charge)를 측정하여, 웨이퍼의 열위를 확인하였다.The Qbd characteristics of the anneal wafer before adjusting the heat treatment temperature in the boat up / down of the wafer according to the above-described embodiment are shown in Figs. Here, the heat level of the wafer was confirmed by measuring the charge amount (Q, Charge) that can be contained before the dielectric collapses.

도 2는 보트 탑 부분과 보트 바탐(Bottom) 부분에 구비된 웨이퍼의 Qbd 맵(Map)을 나타낸 도면이다. 도시된 바와 같이, 보트 탑 방향으로 갈수록 어닐 웨이퍼의 Qbd 특성에 열위가 발생하는 빈도가 증가하며, 이러한 열위는 보트와 직접 접촉하는 웨이퍼의 에지 부분에서 빈번히 발생한다. 즉, 웨이퍼가 짙게 표시된 부분일수록 전기적 특성의 열위가 큰 부분이다.FIG. 2 is a diagram illustrating a Qbd map of wafers provided in a boat top portion and a boat bottom portion. As shown, the incidence of inferiority in the Qbd properties of the anneal wafer increases toward the boat top direction, which frequently occurs in the edge portion of the wafer in direct contact with the boat. In other words, the darker the portion of the wafer, the greater the inferior electrical characteristics.

도 3은 어닐 웨이퍼의 Qbd 곡선(Curve)을 나타낸 그래프이다. 도시된 바와 같이, 보트 바탐 부분의 웨이퍼에 비하여 보트 탑 부분의 웨이퍼는 Qbd 특성의 열위가 급격하게 발생하는 것을 알 수 있다.3 is a graph showing a Qbd curve (Curve) of the anneal wafer. As shown, it can be seen that the wafer of the boat top portion is inferior to the Qbd characteristic inferior to the wafer of the boat batam portion.

아래의 표 1은 보트 탑과 보트 바텀에서의 Qbd 열위 비율을 나타내고 있다.Table 1 below shows the Qbd inferior ratio at the boat top and boat bottom.

보트 위치Boat position Cum FailCum fail Qbd(C/cm2)
Qbd (C / cm 2 )
< 0.1 C<0.1 C < 1C<1 C < 2C<2 C 10% Q10% Q 50% Q50% Q 탑tower 24.41%24.41% 77.93%77.93% 0.035%0.035% 0.035%0.035% 0.299%0.299% 바텀bottom 0.47%0.47% 0.47%0.47% 7.268%7.268% 7.268%7.268% 11.52%11.52%

표 1에 나타난 바와 같이, 주입된 전하(Injected Charge)가 0.1 C/cm2이하이거나 1 C/cm2이하일 때 보트 탑 부분에서의 Qbd의 열위가 현저함을 알 수 있다.As shown in Table 1, it can be seen that the inferior level of Qbd in the boat tower portion is significant when the injected charge is 0.1 C / cm 2 or less or 1 C / cm 2 or less.

여기서, 도 2와 도 3 및 표 1에서는 보트 다운 온도를 800도 이상으로 하였고, 상술한 본 발명에 따른 웨이퍼 제조방법의 일실시예에서는 보트 다운에서 온도를 800도 이하로 하여, 보트 위치와 관계 없이 Qbd 특성이 정삭적으로 나온다.2, 3, and Table 1, the boat down temperature is 800 degrees or more, and in one embodiment of the wafer manufacturing method according to the present invention described above, the temperature is 800 degrees or less in the boat down, the relationship with the boat position Qbd characteristics come out fine.

도 4a 및 도 4b는 보트 다운시 온도를 800도 이하로 조절한 경우와, 조절 전의 Qbd 곡선을 나타낸 그래프이다. 도시된 바와 같이 4a에서 보트 다운에서의 온도를 조절한 후에 주입된 전하량이 1 C/cm2 이하에서는 Qbd 특성의 열위가 발생하지 않고 있다.4A and 4B are graphs showing the case where the temperature at the time of boat down is adjusted to 800 degrees or less, and the Qbd curve before adjustment. As shown in FIG. 4A, the inferiority of the Qbd characteristic does not occur when the amount of charge injected after adjusting the temperature in the boat down is 1 C / cm 2 or less.

도시된 바와 같이, 상술한 방법으로 제조된 어닐 웨이퍼는 게이트에 전압을 증가시키면 유전체가 붕괴(Breakdown)되지 전까지 적어도 1 C/cm2의 전하량을 함유할 수 있어서 Qbd 특성의 향상을 보이고 있다. 여기서, 상기의 Qbd 특성이 증가할수록 전기적 특성이 향상되나, 10 C/cm2 이상이 되기는 힘들다.As shown, an anneal wafer fabricated by the method described above can contain an amount of charge of at least 1 C / cm 2 before the dielectric breaks down when the voltage is increased on the gate, thereby improving Qbd properties. In this case, the electrical characteristics are improved as the Qbd characteristic is increased, but 10 C / cm 2. It's hard to be ideal.

이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.Features, structures, effects, and the like described in the above embodiments are included in at least one embodiment of the present invention, and are not necessarily limited to only one embodiment. Furthermore, the features, structures, effects, and the like illustrated in each embodiment may be combined or modified with respect to other embodiments by those skilled in the art to which the embodiments belong. Therefore, it should be understood that the present invention is not limited to these combinations and modifications.

또한, 이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.In addition, the above description has been made with reference to the embodiment, which is merely an example, and is not intended to limit the present invention. Those skilled in the art to which the present invention pertains will be illustrated as above without departing from the essential characteristics of the present embodiment. It will be appreciated that various modifications and applications are possible. For example, each component specifically shown in the embodiment can be modified. And differences relating to such modifications and applications will have to be construed as being included in the scope of the invention defined in the appended claims.

100 : 챔버 110 : 웨이퍼
120 : 히터100 chamber 110 wafer
120: heater

Claims (4)

삭제delete 삭제delete 무결함층이 표면으로부터 15 마이크로 미터(㎛) 이상 확보되고, 금속 게터링(gathering) 부분의 농도가 e5/cm2 이상이고, Qbd(Charge to Breakdown) 특성이 1~10 C/cm2이며, 500~800 도(℃)의 온도 분포를 갖는 챔버 내에서 열처리 후 표면이 폴리싱된 웨이퍼.A flawless layer is secured at least 15 micrometers (μm) from the surface, the concentration of the metal gettering portion is at least e 5 / cm 2 , and the Qbd (Charge to Breakdown) characteristic is 1 to 10 C / cm 2 . A wafer whose surface is polished after heat treatment in a chamber having a temperature distribution of 500 to 800 degrees Celsius. 제 3 항에 있어서,
NSMD(Near Surface Micro Defect)가 표면으로부터 5 마이크로 미터의 깊이에서 1개/cm2이하인 것을 특징으로 하는 웨이퍼.The method of claim 3, wherein
A wafer, characterized in that the Near Surface Micro Defect (NSMD) is no greater than 1 / cm 2 at a depth of 5 micrometers from the surface.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030030620A (en) * 2001-10-12 2003-04-18 주식회사 실트론 A Single Crystal Silicon Wafer having a gettering means and a Method for making thereof

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