KR101125713B1 - 주파수 발진기 및 그 주파수 발진기를 이용하여 일정한 주파수를 갖는 신호를 생성하는 방법 - Google Patents

주파수 발진기 및 그 주파수 발진기를 이용하여 일정한 주파수를 갖는 신호를 생성하는 방법 Download PDF

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Abstract

본 발명은 일정한 주파수를 생성하는 주파수 발진기(oscillator)에 관한 것으로서, 외부에서 입력되는 전원전압이 변화하여도 항상 일정한 주파수를 얻을 수 있는 주파수 발진기에 관한 것이다.
보다 더 구체적으로 본 발명은, 외부로부터 전원전압(VDD) 신호를 입력받아, 전압의 고저에 따라 세 개의 전압신호(REF_TOP신호, REF신호 및 REF_MD신호) 또는 그 이상의 전압신호를 분리하여 생성하는 전압분배부, 상기 전압분배부로부터 생성된 상기 REF_TOP신호 및 REF신호를 입력받아 톱니파를 생성하는 톱니파 생성부, 및 상기 전압분배부로부터 REF_MD 신호를 입력받고, 상기 톱니파 생성부로부터 톱니파를 입력받아, 주파수가 일정하게 유지되는 클럭 신호(CLK)를 생성하는 비교부를 포함하는 주파수 발진기 및 그 주파수발진기를 이용하여 일정한 주파수를 갖는 신호를 생성하는 방법을 제공한다.
기준전압, 전압분배부, 비교부, 톱니파 생성부, 클럭신호, 발진기, 주파수

Description

주파수 발진기 및 그 주파수 발진기를 이용하여 일정한 주파수를 갖는 신호를 생성하는 방법{The Frequency-Osillator and The generation method of the signal having the constant frequency using the same}
본 발명은 일정한 주파수를 생성하는 주파수 발진기(oscillator)에 관한 것으로서, 외부에서 입력되는 전원전압이 변화하여도 항상 일정한 주파수를 생성시킴으로써, 안정된 파형을 얻을 수 있는 주파수 발진기 및 그 주파수 발진기를 이용하여 일정한 주파수신호를 생성하는 방법에 관한 것이다.
일반적으로, 발진기(Osillator)는 펄스 신호를 필요로 하는 다양한 종류의 반도체 장치들에서 사용된다. 발진기를 사용하는 장치들 중 대표적인 예로서 반도체 메모리 장치가 있는데, 반도체 메모리 장치에서 발진기는 펌프나 타이머의 기준 클럭(Clock) 신호를 생성하는데 이용되고 있다.
특히, 주파수 발진기는 전기적인 지속 진동을 발생하는 장치로, i) 발진을 일으키는 형식에 따라 자려 발진기나 수정 발진기 등으로, ii) 발진 출력 파형에 따라 정형파 발진기, 구형파 발진기, 펄스 발진기 등으로, iii) 그리고 발진 주파수에 따라 저주파 발진기, 고주파 발진기 등으로 분류된다.
이러한 주파수 발진기는 여러 가지 전자장치에 응용되는데, 외부환경의 변화, 즉 온도 또는 전압변화에도 불구하고 일정한 주파수를 지속적으로 생성하여 공급할 수 있는지 여부가 주파수 발진기의 성능에 있어서 가장 중요한 요소라고 할 수 있다.
종래기술에 의하면, 일반적인 주파수 발진기의 구성은 도 1에서 도시한 바와 같이, 출력신호가 입력단자로 연결되어 있는 제1인버터(INV1)와 제1인버터의 출력단자가 입력단자로 연결되어 있는 제2인버터(INV2)와, 제2인버터(INV2)의 출력단자가 입력단자로 연결되고 출력신호가 출력단자로 연결되는 제3인버터(INV3), 제1인버터의 입력단자와 제2인버터의 출력단자 사이의 저항(R), 제1인버터의 입력단자와 출력신호 사이의 커패시터(C)로 이루어져 있다.
상기의 주파수 발진기는 저항(R)과 커패시터(C)를 이용하여 RC에 의한 충방전 시정수를 조정함으로써, 필요한 주파수 값을 결정하게 된다. 따라서, 상기의 주파수 발진기는 이를 구동시키기 위하여 외부에서 입력되는 전원전압의 변화에 따라, 출력되는 신호의 발진 주파수가 변동하여 전체 회로의 오동작을 유발하게 되는 문제점이 있었다.
따라서, 전원전압의 변화에도 일정한 주파수를 생성하는 주파수 발진기가 요구되게 되었는데, 종래기술에 의한 전원전압의 변화에 독립적인 주파수 발진기는 전원전압의 변화에 독립적이고, 항상 일정한 주파수를 갖는 클럭 신호를 얻기 위해 전원전압의 변화에도 항상 일정한 기준 전압(VREF)을 생성하기 위한 회로를 포함하고 있었다.
이러한 전원전압의 변화에도 항상 일정한 기준 전압을 생성하는 회로의 예로는 밴드갭 레퍼런스(Bandgap-Reference) 회로를 들 수 있다.
상기의 밴드갭 레퍼런스(Bandgap-Reference) 회로를 구비하는 주파수발진기는 전원전압의 변화에도 항상 일정한 전압을 생성하기 위한 회로를 통해 생성된 기준 전압(VREF)을 이용하여 주파수를 생성하기 때문에 전원전압의 변화와 무관하게 일정한 주파수를 갖는 신호를 얻을 수 있다.
그러나, 밴드갭 레퍼런스(Bandgap-Reference) 회로를 실제 구현하는데 있어서, 제조공정상 발생하는 산포에 의한 출력 전압의 편차가 심하므로, 전원전압의 변화에도 항상 일정한 전압을 생성하기 위해서는 퓨징시스템이 반드시 필요해서 제조공정이 복잡해지고 제조비용이 상승하는 문제점이 있었다.
따라서, 상기와 같은 종래기술의 문제점을 해결하기위해서, i) 전원전압의 변화에도 항상 일정한 주파수신호를 생성하는 주파수발진기 및 ii) 밴드갭 레퍼런스(Bandgap-Reference) 회로 등과 같은 전원전압의 변화에도 항상 일정한 전압을 생성하기 위한 회로를 사용하지 않고도 항상 일정한 발진주파수를 발진시킴으로써, 안정된 파형을 얻을 수 있는 주파수 발진기가 요구되고 있다.
본 발명은 상술한 종래기술의 문제점을 해결하기 위한 것으로서, 전원전압의 변화에도 항상 일정한 전압을 생성하기 위한 회로를 사용하지 않고도, 항상 일정한 주파수를 얻을 수 있는 주파수 발진기를 제공하는 데에 있다.
또한 본 발명은, 밴드갭 레퍼런스(Bandgap-Reference) 회로와 같은 전원전압의 변화에도 항상 일정한 전압을 생성하기 위한 회로를 이용하지 않고 주파수 발진기를 구성함으로써, 주파수발진기의 제조공정을 단순화하고 제조비용을 절감하는데 또 다른 목적이 있다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 본 발명의 기재로부터 당해 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기 목적을 달성하기 위해서 본 발명은, 외부로부터 전원전압(VDD) 신호를 입력받아, 전압의 고저에 따라 세 개의 전압신호(REF_TOP신호, REF신호 및 REF_MD신호) 또는 그 이상의 전압신호를 분리하여 생성하는 전압분배부, 상기 전압분배부로부터 생성된 상기 REF_TOP신호 및 REF신호를 입력받아 톱니파를 생성하는 톱니파 생성부, 및 상기 전압분배부로부터 REF_MD 신호를 입력받고, 상기 톱니파 생성부로부터 톱니파를 입력받아, 주파수가 일정하게 유지되는 클럭 신호(CLK)를 생성하는 비교부를 포함하는 주파수 발진기를 제공한다.
본 발명에서, 상기 전압분배부는 상기 전원전압(VDD)이 인가되는 전원전압입력단, 상기 전원전압입력단과 접지단 사이에 직렬로 연결되어 전압을 분배하는 복수의 저항, 상기 복수의 저항사이의 각각의 노드(node)중에서 선택되는 어느 하나이상의 노드에 연결되고, 세 개 또는 그 이상의 출력단을 구비하는 전압신호출력부를 포함하는 것을 특징으로 하는 주파수 발진기를 포함한다.
본 발명에서 상기 전압분배부는 상기 전압신호출력부 중에서 상기 REF_TOP신호, REF신호 및 REF_MD신호를 출력하는 출력단과 상기 복수의 저항사이의 노드간에, 전압의 크기를 조정할 수 있는 전압디코더(Voltage Decoder)를 더 포함하는 것을 특징으로 하는 주파수 발진기를 포함한다.
본 발명에서 상기 톱니파 생성부는 상기 REF 전압신호를 정입력으로 하고 피드백 전압을 부입력으로 하는 OP-AMP, 전원전압(VDD)이 인가되는 전원전압단에 접속되는 제 1트랜지스터, 상기 제 1트랜지스터와 접속되며 상기 OP-AMP의 출력을 게이트 입력으로 하는 제3 트랜지스터 및 접지단과 상기 제 3트랜지스터에 접속되어 기준전류의 크기를 조정하기위한 제 1저항을 포함하는 기준전류 생성부; 상기 전원전압단과 접속되는 제 2트랜지스터를 포함하고, 상기 기준전류와 동일한 미러링 전류를 생성하기 위한 미러링 전류 생성부; 상기 미러링 전류를 충전하기 위한 커패시터; 상기 커패시터에 걸린 전압과 상기 전압분배부로부터 출력된 REF_TOP 전압신호 를 비교하고, 리셋트(reset)신호를 출력하는 제 1비교기; 상기 제 1비교기의 출력신호를 게이트 입력으로 하고, 상기 커패시터의 양단에 접속되는 제 4트랜지스터; 및 상기 커패시터와 상기 제 2트랜지스터 사이의 노드와 연결되는 톱니파신호 출력단;을 포함하는 것을 특징으로 하는 주파수 발진기를 포함한다.
본 발명에서 상기 비교부는 상기 전압분배부로부터 생성된 REF_MD신호를 부입력으로 하고, 상기 톱니파 생성부로부터 생성된 톱니파신호를 정입력으로하여 양자를 비교하여 출력하는 제 2비교기, 상기 제 2비교기의 출력신호를 입력받고, 상기 톱니파 생성부로부터 생성된 리셋트 신호를 입력받아 클럭(CLK)신호를 출력하는 래치회로를 포함하는 것을 특징으로 하는 주파수 발진기를 포함한다.
본 발명은 주파수 발진기를 이용하여 신호를 생성하는 방법에 있어서, 전압분배부에 전원전압(VDD)를 인가하고, 이를 전압의 고저의 따라 세 개의 전압신호(REF_TOP신호, REF신호 및 REF_MD신호) 또는 그 이상의 전압신호로 분리하여 생성하는 제 1단계, 상기 전압분배부로부터 REF 신호를 상기 OP-AMP에 입력받고, REF_TOP신호를 상기 제 1비교기에 입력받은 상기 톱니파 생성부가 톱니파 신호 및 리셋트(reset)신호를 생성하는 제 2단계, 상기 톱니파 생성부로부터 톱니파 신호와 REF_MD 신호를 제 2비교기에 입력받아 출력신호를 생성하고, 상기 제 2비교기의 출력신호와 상기 전압분배부로부터 생성된 리셋트 신호를 래치회로에 입력받아 클럭신호를 출력하는 제 3단계를 포함하는 일정한 주파수를 갖는 신호를 생성하는 방법을 제공한다.
본 발명에서 상기 제 1단계는 상기 전압분배부가 포함하고 있는 전압 디코 더(Voltage Decoder)를 이용하여 REF_TOP신호, REF신호 및 REF_MD신호의 크기를 조절하여 전압신호를 생성하는 것을 특징으로 하는 일정한 주파수를 갖는 신호를 생성하는 방법을 포함한다.
본 발명에서 상기 제 1단계는 전원전압(VDD)에서 차지하는 REF_TOP 신호가 차지하는 비율(α)에 대한 REF 신호의 비율(β)을 조정함으로써 톱니파신호의 주파수를 선형적으로 조정하는 것을 특징으로 하는 일정한 주파수를 갖는 신호를 생성하는 방법을 포함한다.
본 발명에서 상기 제 3단계는 상기 제 2비교기에서 톱니파신호와 REF_MD신호를 비교하여, 톱니파신호의 전압이 REF_MD신호의 전압보다 높을 경우에는 하이(High) 신호를 출력하고, 그 역의 경우에는 로우(Low)신호를 출력하는 단계 및 상기 래치회로에 입력되는 리셋트 신호가 하이이고, 상기 래치회로에 입력되는 제 2비교기의 출력신호가 로우인 경우 또는 상기 리셋트 신호가 로우이고, 상기 제 2비교기의 출력신호가 로우인 경우에는 클럭신호는 하이로 출력되고, 상기 리셋트 신호가 로우이고 상기 제 2비교기의 출력신호가 하이인 경우에는 클럭신호가 로우로 출력되는 단계를 반복하여 진행하는 것을 특징으로 하는 일정한 주파수를 갖는 신호를 생성하는 방법을 포함한다.
본 발명에 의하여 외부에서 인가되는 전원전압(VDD)의 변화에도 항상 일정한 발진주파수를 발진시킴으로써, 안정된 파형을 얻을 수 있는 주파수 발진기를 제공하는 효과가 있다.
본 발명에 의하여 종래기술과 같이 밴드갭 레퍼런스(Bandgap-Reference) 회로를 이용하지 않고도 항상 일정한 발진주파수를 발진시킬 수 있는 주파수 발진기를 제조할 수 있으므로, 퓨징시스템 등이 필요하지 않아 주파수 발진기의 제조공정이 단순해지고 제조비용이 절감되는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다.
따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
도 1은 종래기술에 따른 주파수 발진기의 구성도이다.
종래기술에 따른 전원전압의 변화에 영향을 받는 발진기는, 도 1을 참조하 면, 제 1노드(N1)를 입력단으로 하고 제2 노드(N2)를 출력단으로 하는 인버터(INV1)와, 제 1노드(N1)와 제 2노드(N2) 사이에 인버터(INV1)와 병렬 접속된 저항(R)과, 제 2노드(N2)를 입력단으로 하고 최종 출력노드인 제 3 노드(N3)를 출력단으로 하는 인버터(INV2)와, 제1 노드(N1)와 제 3노드(N3) 사이에 접속된 커패시터(C)로 구성된다.
이러한 종래기술에 따른 전원전압의 변화에 영향을 받는 주파수 발진기의 동작을 살펴보면, 제2 노드(N2)의 초기전압을 전원전압(VDD)이라고 하면, 최종 출력노드인 제 3노드(N3)의 초기출력은 0V가 된다고 할 수 있다. 여기서, 제 1노드(N1)는 저항(R)을 통한 커패시터(C) 충전에 의해 그 전압이 서서히 증가하게 된다.
이어서 제1 노드(N1)의 전압이 서서히 증가하다가 인버터(INV1)의 로직 문턱전압(VLTH)에 도달하게 되면 인버터(INV1)의 로직반전이 일어나고, 이에 따라서 제2 노드(N2)의 전압은 0V, 제3 노드(N3)의 전압은 VDD가 된다.
이러한 동작상태가 되면, 이전과 반대로 저항(R)을 통해 커패시터(C)가 방전되면서 제1 노드(N1)의 전압은 서서히 감소하게 되며, 제1노드(N1)의 전압이 서서히 감소하다가 인버터(INV1)의 로직 문턱전압(VLTH)에 도달하게 되면 인버터(INV1)의 로직 반전이 일어나고, 제2 노드(N2)의 전압은 VDD, 제3 노드(N3)의 전압은 0V가 된다. 이같은 과정을 반복동작하면서, 제2 노드(N2) 및 제3 노드(N3)가 일정 주기로 0V 내지 VDD까지 스윙(swing)하는 펄스신호를 생성하게 된다.
주파수 발진기는 그 출력 주파수가 저항(R) 및 커패시터(C)의 값에만 의존하여 조절되는 것이 이상적이라 할 수 있으나, 상기의 주파수 발진기의 출력 주파수는 저항(R) 및 커패시터(C)의 값 외에도 사용하는 전원전압(VDD), 인버터(INV1)의 로직 문턱전압(VLTH) 등에도 의존하게 되므로 인버터(INV1)의 로직 문턱전압(VLTH)은 공정변화에 따라 그 값에 변동성을 가진다.
따라서, 종래기술에 따른 발진기는 공정 변화, 전원전압 변화에 따라 출력 주파수가 변화할 수 밖에 없으며, 이에 따라 안정된 주파수의 클럭신호를 생성하는 것이 난이하고, 출력되는 신호의 발진 주파수가 변동함에 따라 전체 회로의 오동작을 유발하게 되는 문제점이 있었다.
또한, 종래의 전원전압의 변화에 독립적인 주파수 발진기(미도시)는 전원전압의 변화에 독립적이고, 항상 일정한 주파수를 갖는 클럭신호를 얻기 위해 전원전압의 변화에도 항상 일정한 기준 전압을 생성하기 위한 회로를 구비하고 있다.
대표적인 예로는 밴드갭 레퍼런스(Bandgap-reference) 회로를 들 수 있는데, 이러한 밴드갭 레퍼런스(Bandgap-reference) 회로는 실제 회로를 구현하는데 있어서 공정상 발생하는 산포에 의한 출력 전압의 편차가 심하므로, 전원전압의 변화에도 항상 일정한 전압을 생성하기 위해서는 퓨징 시스템이 반드시 필요하여 제조공정이 복잡해지고, 제조비용이 상승하는 문제점이 있었다.
도 2는 본 발명의 일실시예에 따른 주파수 발진기의 블록도이다.
본 발명에 의한 주파수 발진기는 전술한 종래기술의 문제점을 해결하기 위한 것으로서, 전원전압의 변화에도 항상 일정한 전압을 생성하기 위한 회로(예컨대 Bandgap-Reference 회로 등)을 사용하지 않고도, 항상 일정한 발진주파수를 발진시킴으로써, 안정된 파형을 갖는 최종출력신호를 생성할 수 있다.
본 발명에 의한 주파수 발진기는 전압분배부(210), 톱니파 생성부(220) 및 비교부(230)를 포함한다.
전압분배부(210)는 주파수 발진기의 외부로부터 주파수 발진기를 구동시키기 위한 전원전압(VDD) 신호를 입력받아, 전압의 고저에 따라 세 개의 전압신호(REF_TOP신호, REF신호 및 REF_MD신호) 또는 그 이상의 전압신호를 분리하여 생성하는 역할을 수행한다.
전압분배부(210)는 전원전압입력단과 직렬로 연결되는 복수의 저항 및 상기 복수의 저항사이의 각각의 노드(node)중에서 선택되는 어느 하나이상의 노드에 연결되고, 세 개 또는 그 이상의 출력단을 구비하는 전압신호출력부로 구성될 수 있다.
즉 전압분배부(210)는 전원전압입력단에 연결되는 복수의 저항에 의한 전압분배원칙에 따라 전원전압이 분배되게 되며, 복수의 저항 사이의 노드 중에서 선택되는 어느 하나이상의 노드와 연결되는 출력단에 의해 REF_TOP신호, REF신호 및 REF_MD신호를 출력하여 톱니파 생성부(220) 및 비교부(230)에 전달하게 된다.
여기서, 전압분배부(210)가 생성하는 REF_TOP신호, REF신호 및 REF_MD신호란 각각 톱니파의 진폭(amplitude)를 결정하는지, 톱니파의 주기를 결정하는 전류의 양을 조정하는지 또는 주파수의 듀티(duty)를 결정하는지 여부에 따라 편의상 분류한 것에 불과하다.
톱니파 생성부(220)은 상기 전압분배부(210)로부터 생성된 REF_TOP신호 및 REF신호를 입력받아 톱니파를 생성하는 역할을 수행한다.
또한 비교부(230)은 상기 전압분배부(210)로부터 REF_MD 신호를 입력받고, 상기 톱니파 생성부(220)로부터 톱니파와 리셋트 신호를 입력받아, 주파수가 일정하게 유지되는 클럭(Clock; CLK) 신호를 생성하는 역할을 수행한다.
이하 전압분배부(210), 톱니파 생성부(220) 및 비교부(230) 각각에 대해서 자세히 살펴보기로 한다.
도 3은 본 발명의 일실시예에 따른 전압분배부의 구성도이다.
전압분배부는 전원전압(VDD)이 인가되는 전원전압입력단(310), 상기 전원전압입력단(310)과 접지단 사이에 직렬로 연결되어 전압을 분배하는 복수의 저항(320) 및 상기 복수의 저항(320)사이의 각각의 노드(node)중에서 선택되는 어느 하나이상의 노드에 연결되고, 세 개 또는 그 이상의 출력단, 즉 REF 신호 출력단 , REF_TOP 신호 출력단 및 REF_MD 신호 출력단을 구비하는 전압신호출력부(340)을 포함한다.
또한, 상기 REF_TOP신호, REF신호 및 REF_MD신호를 출력하는 출력단과 상기 복수의 저항(320)사이의 노드간에, 전압의 크기를 조정할 수 있는 전압디코더(330)을 포함할 수 있다. 특히 본 발명에서는 전압신호출력부(340)가 포함하는 REF 전압신호 출력단과 저항(320)사이의 노드간에 전압디코더(Voltage Decoder)(330)를 구비하는 것이 바람직하다.
전압분배부가 생성하는 세 가지 전압신호는 하기와 같은 기능을 수행할 수 있다.
i) REF_TOP 신호는 톱니파 생성부에서 톱니파의 진폭(amplitude)를 결정하는 역할을 수행하는데, 톱니파 생성부의 제 1비교기에 입력되게 된다.
ii) REF 신호는 톱니파 생성부에서 톱니파의 주기를 결정하는 전류의 양을 조정하는데 사용되는데, 톱니파 생성부의 OP-AMP에 입력되게 된다.
iii) 또한 REF_MD 신호는 비교부의 제 2비교기에 톱니파신호와 함께 입력되게 된다. REF_MD 신호는 톱니파로부터 하이(high), 로우(low)를 판별하기 위한 기준 전압이 되어 주파수의 듀티(duty)를 결정하는 역할을 수행하는데, 예를 들면 REF_MD 전압신호가 REF_TOP 전압신호 크기의 50%가 되면, 50%의 듀티(duty)를 갖는 주파수가 생성될 수 있다.
본 발명에서는 생성되는 클럭신호의 주파수를 조정할 수 있도록 전압 디코더(Voltage decoder)를 통해 REF 전압신호의 크기를 조정할 수 있게 설계되었다.
도 4는 본 발명의 일실시예에 따른 톱니파 생성부의 구성도이다.
본 발명에서 톱니파 생성부는, 전압분배부에서 생성된 REF 전압신호를 정입 력으로 하고 피드백 전압을 부입력으로 하는 OP-AMP(460), 전원전압(VDD)이 인가되는 전원전압단에 접속되는 제 1트랜지스터, 상기 제 1트랜지스터와 접속되며 상기 OP-AMP(460)의 출력을 게이트 입력으로 하는 제3 트랜지스터(470) 및 접지단과 상기 제 3트랜지스터(470)에 접속되어 기준전류의 크기를 조정하기 위한 제 1저항(RB)(480)을 포함하는 기준전류 생성부(410), 상기 전원전압단과 접속되는 제 2트랜지스터를 포함하고, 상기 기준전류와 동일한 미러링 전류를 생성하기 위한 미러링 전류 생성부(420), 상기 미러링 전류를 충전하기 위한 커패시터(430), 상기 커패시터(430)에 걸린 전압과 전압분배부로부터 출력된 REF_TOP 전압신호를 비교하고, 리셋트(reset)신호를 출력하는 제 1비교기(440), 상기 제 1비교기(440)의 출력신호를 게이트 입력으로 하고, 상기 커패시터(430)의 양단에 접속되는 제 4트랜지스터(450) 및 상기 커패시터(430)와 상기 제 2트랜지스터 사이의 노드와 연결되는 톱니파신호 출력단을 포함한다.
본 발명에서 톱니파 생성부의 제 1트랜지스터 내지 제 4트랜지스터는 필요에 따라 NMOS 트랜지스터 또는 PMOS 트랜지스터로 구성될 수 있다. 다만, 본 발명에서는 제 1트랜지스터는 PMOS 트랜지스터로, 제 4트랜지스터는 NMOS 트랜지스터로 구성되는 것이 바람직하다.
이하 톱니파 생성부의 동작에 대해 기술한다.
기준전류 생성부(410)가 포함하는 OP-AMP(460)의 두 입력은 서로 가상 단락(Virtual Short)상태이므로, a 노드는 OP-AMP(460)의 입력전압인 REF 전압의 크 기와 같은 전압을 갖는다. 따라서, 제 1저항(RB)에 흐르는 전류인 기준전류(Ia)는 전류 공식에 의해 VREF/RB가 된다.
또한, 기준전류생성부(410)와 미러링전류 생성부(420)는 미러회로(Mirror Circuit)형태로 연결된 M1, M2에 의해 미러링 전류(Ib)는 기준전류(Ia)와 같아진다. 따라서, 미러링 전류(Ib)도 VREF/RB의 값을 갖는다.
한편, 본 발명에서는 필요에 따라 제 1트랜지스터 및 제 2트랜지스터 를 각각 PMOS 트랜지스터로 형성하여, 기준전류(Ia)를 그대로 또는 임의의 배율로 미러링하는 전류 미러를 구성하는 것도 가능하다.
제 1비교기(440)는 제 2트랜지스터와 커패시터(440)사이의 노드인 b 노드의 전압과 전압분배부로부터 입력받은 REF_TOP의 전압을 비교하여 하이(high) 레벨이나 로우(low) 레벨을 출력함으로써, 커패시터(430) 양단에 연결된 제 4트랜지스터(450)을 제어한다.
즉, b 노드의 전압이 REF_TOP 전압보다 작을 경우에는 제 1비교기(440)의 출력은 로우(low) 레벨이 되어, 제 4트랜지스터(450)는 닫히게 된다. 또한, 커패시터(430)에 흐르는 미러링전류(Ib)는 일정한 크기(VREF/RB)를 갖기 때문에, b 노드의 전압은 시간이 지남에 따라 일정한 기울기를 갖고 증가하게 되는데, b 노드의 전압이 REF_TOP 전압보다 커지게 되면, 제 1비교기(440)의 출력은 하이(high) 레벨이 되어 제 4트랜지스터(450)는 열리게 된다. 이 때에는 b 노드의 전압은 접지단의 전 압과 같아진다.
좀 더 자세히 설명하자면, b 노드의 초기전압을 OV로 가정하면, 이에 따라 제 4트랜지스터(450)가 턴-오프(Turn-off) 되므로, 미러링 전류(Ib)가 커패시터(430)를 충전하게 되어 b 노드의 전압이 서서히 상승하게 된다.
한편, 이처럼 b 노드의 전압이 상승하다가 REF_TOP 전압신호의 레벨에 이르게 되면 제 1비교기(440)의 출력단의 전압이 OV가 되고, 제 4트랜지스터(450)가 턴-온(Turn-On)되어 커패시터(430) 양단으로 바이패스되는 방전경로가 생성되어 b 노드의 전압이 순간적으로 OV로 떨어지게 된다.
그리고, b 노드의 전압이 OV가 되면, 제 1비교기(440)의 출력단의 전압이 다시 반전되어 전원전압(VDD)이 되고, 제 4트랜지스터(450)가 턴-오프되어 방전경로가 디스에이블이 되므로 다시 b 노드의 전압이 서서히 상승하게 된다.
이러한 과정이 계속 반복되면서 일정 주기를 가지는 클럭 펄스가 생성된다. 즉, 상기의 동작을 반복함으로써, b 노드의 전압인 톱니파 신호는 일정한 주파수를 갖게 된다. 이 톱니파신호의 주파수는 기준전류(Ia)와 미러링 전류(Ib)의 크기에 의해 결정되고, 기준전류(Ia)와 미러링 전류(Ib)의의 크기는 REF 전압신호에 의해 결정될 수 있다.
이하 톱니파 신호의 주파수를 수식으로 설명하기로 한다.
커패시터에 저장되는 전하의 양은 하기의 수학식 1과 같이 나타낼 수 있다.
Figure 112009066653188-pat00001
전류는 단위 시간동안 흐르는 전하의 양이므로, 하기의 수학식 2와 같이 나타낼 수 있다.
Figure 112009066653188-pat00002
수학식 2에 수학식 1을 대입하면, 하기의 수학식 3으로 나타낼 수 있다.
Figure 112009066653188-pat00003
수학식 3으로부터 톱니파 신호가 REF_TOP 신호의 크기까지 증가하는데, 걸리는 시간을 하기의 수학식 4로 나타낼 수 있다.
Figure 112009066653188-pat00004
따라서, 톱니파 신호의 주파수는 수학식 4로부터 하기의 수학식 5로 나타낼 수 있다.
Figure 112009066653188-pat00005
전압분배기는 외부로부터 전원전압 신호(VDD)를 입력받아, 주파수 생성에 필요한 세 개의 전압 신호 ,즉 REF, REF_TOP, REF_MD 전압신호를 만드는데, 이 세 전압신호는 전원전압(VDD)을 직렬 저항기를 통해 분배되므로, 전원전압(VDD)에 일정한 비율을 갖는다.
즉, REF_TOP신호와 REF신호는 전원전압(VDD)에 일정한 비율을 갖는다. REF_TOP과 REF가 전원전압(VDD)에 각 각 α와 β의 비율을 갖는다고 가정하면, 수학식 5는 하기의 수학식 6으로 다시 나타낼 수 있다.
Figure 112009066653188-pat00006
따라서, 수학식 6을 살펴보면, 톱니파 신호의 주파수는 커패시터(430)와 제 1저항(RB)(480) 및 전원전압에 대한 REF_TOP 신호 및 REF 신호의 비율인 α와 β에 의해 영향을 받을 뿐, 전원전압(VDD)의 영향을 받지 않음을 알 수 있다. 즉, 전원전압(VDD)의 변화에도 일정한 주파수를 가지는 클럭 신호를 생성할 수 있다.
그리고, REF 신호의 비율인 β를 조절함으로써, 톱니파 신호의 주파수를 선형적으로 조절할 수 있는 점도 확인할 수 있다.
결국, 톱니파 생성부는 전원전압(VDD)의 변화에도 불구하고 항상 일정한 주파수를 갖는 톱니파 신호를 생성할 수 있는데, 이렇게 생성된 톱니파 신호 및 리셋트(Reset)신호를 비교부에 전달하게 된다.
도 5는 본 발명의 일실시예에 따른 비교부의 구성도이다.
본 발명에서 비교부는 상기 전압분배부로부터 생성된 REF_MD신호를 부입력으로 하고, 상기 톱니파 생성부로부터 생성된 톱니파신호를 정입력으로하여 양자를 비교하여 출력하는 제 2비교기(510), 상기 제 2비교기(510)의 출력신호를 입력받고, 상기 톱니파 생성부로부터 생성된 리셋트 신호를 입력받아 클럭(CLK)신호를 출력하는 래치회로(520)을 포함한다.
본 발명에서 래치회로(520)는 SR-LATCH 회로로 구성하는 것이 바람직하다.
제 2비교기(510)는 톱니파 생성부로부터 입력된 톱니파 신호와 전압분배부에서 생성되어 입력된 REF_MD전압을 비교하여, 톱니파 신호의 레벨이 REF_MD의 레벨보다 클 경우에는 high 레벨을 출력하고, 반대로 톱니파 신호의 레벨이 REF_MD의 레벨보다 낮을 경우에는 low 레벨을 출력한다.
REF_MD 신호의 레벨이 톱니파 신호의 진폭의 50%일 때, a 노드(530)에는 톱니파 신호와 같은 주파수를 갖고, 50% 듀티를 갖는 신호가 나타날 수 있다. 여기서 톱니파 신호의 진폭은 REF_TOP 전압신호의 크기와 같다고 할 수 있다.
이 a 노드의 출력신호(630)와 리셋트(Reset)신호(610)는 래치회로(520)에 입력되어 최종출력인 클럭신호(640)를 생성한다.
최종출력인 클럭신호를 생성하는 동작은 다음과 같다.
i) 톱니파 생성부로부터 비교부에 입력되는 Reset 신호가 high이고, a 노드의 신호가 low일 경우에 SR-래치회로(520)는 ‘set’ 동작을 수행하므로, 출력신호 인 클럭신호(CLK)는 high 레벨이 출력된다.
ii) Reset 신호가 low 레벨이고, a 노드의 신호가 low 레벨일 경우에 SR-래치회로(520)는 ‘hold’ 동작을 수행하므로, 클럭신호는 high 레벨로 유지된다.
iii) Reset 신호가 low이고, a node의 신호가 high일 경우에 SR-래치회로(520)는 ‘reset’ 동작을 수행하므로, 클럭신호는 low 레벨이 출력되게 된다.
iv) 따라서, 상기의 동작들을 반복하여 진행함으로써, 최종 출력단인 클럭신호 출력단에는 일정한 주파수를 갖는 신호가 출력될 수 있다.
즉, 최종 출력단에서 출력되는 클럭신호(CLK)의 주파수는 REF 전압신호에 의해 결정되는 톱니파 신호의 주파수와 같다고 할 수 있다. 그리고, 이러한 클럭신호(CLK)의 주파수는 상술한 톱니파 생성부의 동작 설명에서 설명되었듯이, 전원전압(VDD)의 변화에 영향을 받지 않는 일정한 값을 갖는다.
도 6은 본 발명의 일실시예에 따른 비교부의 동작파형도이다.
톱니파 신호(620)의 진폭(amplitude)은 REF_TOP 신호(650)에 의해 결정되게 되며, REF_MD 신호(660)는 톱니파로부터 하이(high), 로우(low)를 판별하기 위한 기준 전압이 되어 주파수의 듀티(duty)를 결정하는 역할을 수행한다. 즉, REF_MD 전압신호(660)가 REF_TOP 전압신호(650) 크기의 50%가 되면, 50%의 듀티(duty)를 갖는 주파수가 생성될 수 있다.
제 2비교기의 출력신호인 a 노드의 출력신호(630)는 REF_MD 전압신호(660)와 톱니파 신호(620)의 비교를 통해 생성되게 되고, 최종출력신호인 클럭신호(640)은 a 노드의 출력신호(630)와 리셋트 신호(610)를 입력받은 래치회로에 의해 생성되게 된다.
리셋트 신호(610)는 톱니파신호(620)의 주기를 정하는 역할을 수행할 수 있으며, 원샷신호(One-Shot signal)와 유사하다고 할 수 있다. 도 6을 참조하면, 클럭신호(640)는 a 노드의 출력신호(630)와 high 또는 low 레벨이 반대로 형성됨을 확인할 수 있다.
비교부에서의 상기 각각의 신호의 동작 및 출력에 관한 설명은 도 5에 관한 설명에서 전술하였으므로 이하 생략한다.
도 7은 본 발명의 일실시예에 따른 주파수 발진기의 전체구성도이다.
본 발명에 의한 주파수 발진기는 전압분배부(710), 톱니파 생성부(720) 및 비교부(730)을 포함한다.
본 발명의 주파수발진기는 톱니파 생성부(720)가 포함하는 커패시터의 충전 또는 방전에 따라서 결정된 전압 및 전압분배부(710)가 생성하여 톱니파 생성부(720)가 포함하는 제 1비교기에 입력되는 REF_TOP 전압과의 비교 결과에 따라서 리셋트(Reset) 신호 및 톱니파 신호를 생성하게 된다.
즉, 톱니파 생성부(720) 내부의 커패시터의 충전 또는 방전에 따라서 결정된 전압 및 REF_TOP 전압의 비교를 위해 제 1비교기를 포함하고, 제 1비교기는 인에이블 신호를 인가받아 활성화되며, 활성화된 제 1비교기는 커패시터의 충전 또는 방 전에 따라서 결정된 전압 및 REF_TOP 전압을 비교하여 리셋트(Reset) 신호 및 톱니파 신호를 생성하게 된다고 할 수 있다.
비교부(730)는 상기 톱니파 생성부(720)로부터 생성된 톱니파신호와 전압분배부(710)로부터 생성된 REF_MD 전압신호를 제 2비교기에 입력받아 양자를 비교하고 출력신호를 출력하여 래치회로에 입력하게 되는데, 상기 래치회로는 톱니파 생성부(720)로부터 생성된 리셋트 신호도 입력받아 최종적으로 클럭(Clock)신호를 생성하게 된다.
본 발명에서 제시하는 공급전압인 전원전압의 변화에 독립적인 주파수 발진기는 별도의 기준 전압 생성 회로를 포함하지 않고, 공급 전압에 일정한 비율을 갖는 전압 신호들을 사용하여 주파수를 생성한다. 또한, 최종 출력 신호의 주파수는 상기 수학식 6을 통해 알 수 있듯이, 공급전압의 변화에는 독립적이고, 외부에서 공급되는 전원전압(VDD)과 REF 전압신호의 비(β)에 따라 선형적인 특징을 갖는다고 할 수 있다.
각각의 구성요소에 대한 상세한 설명은 이미 전술하였으므로 생략하기로 한다.
도 8은 본 발명의 일실시예에 따른 주파수발진기를 이용하여 일정한 주파수를 갖는 신호를 생성하는 방법의 순서도이다.
먼저 본 발명의 주파수발진기에 있어서, 상기 주파수 발진기가 포함하는 전 압분배부에 전원전압(VDD)를 인가하고, 이를 전압의 고저의 따라 REF_TOP신호, REF신호 및 REF_MD신호를 분리하여 생성하는 제 1단계를 거치게 된다. (S110)
상기 제 1단계는 전압분배부가 포함하고 있는 전압 디코더(Voltage Decoder)를 이용하여 REF 전압신호의 크기를 조절하여 생성할 수 있다. 즉, REF 전압신호의 레벨을 조정함으로써, 최종출력신호인 클럭신호(CLK)의 주파수의 선형적인 조절이 가능하다고 할 수 있다.
따라서, 상기 제 1단계는 전원전압(VDD)에서 차지하는 REF 신호의 비율(β)을 조정함으로써 톱니파신호의 주파수를 선형적으로 조정하는 방법을 취할 수 있다. 여기 전원전압(VDD)에서 REF_TOP 신호가 차지하는 비율이 α, REF 신호가 차지하는 비율이 β라고 할 수 있다.
상기의 제 1단계를 거치면, 상기 전압분배부로부터 생성된 REF 전압신호를 OP-AMP에 입력받고, REF_TOP신호를 제 1비교기에 입력받는 상기 톱니파 생성부가 톱니파 신호 및 리셋트 신호를 생성하는 제 2단계를 거치게 된다.(S120)
상기 제 2단계를 거친 후, 톱니파 생성부로부터 생성된 톱니파 신호와 REF_MD 신호를 제 2비교기에 입력하여 출력신호를 생성하고, 제 2비교기의 출력신호와 전압분배부로부터 생성된 리셋트 신호를 래치회로에 입력받아 클럭신호를 출력하는 제 3단계를 거치게 되면,(S130) 최종적으로 주파수가 일정한 클럭신호(CLK)가 생성되게 된다.
여기에서 상기 제 3단계는, 상기 제 2비교기에서 톱니파신호와 REF_MD신호를 비교하여, 톱니파신호의 전압이 REF_MD신호의 전압보다 높을 경우에는 하이(High) 신호를 출력하고, 그 역의 경우에는 로우(Low)신호를 출력하는 단계 및 상기 래치회로에 입력되는 리셋트 신호가 하이이고, 상기 래치회로에 입력되는 제 2비교기의 출력신호가 로우인 경우 또는 상기 리셋트 신호가 로우이고, 상기 제 2비교기의 출력신호가 로우인 경우에는 클럭신호는 하이로 출력되고, 상기 리셋트 신호가 로우이고 상기 제 2비교기의 출력신호가 하이인 경우에는 클럭신호가 로우로 출력되는 단계를 반복하여 진행하여 최종적으로 주파수가 일정한 클럭신호(CLK)가 생성되게 된다.
이상 본 발명의 구체적 실시형태와 관련하여 본 발명을 설명하였으나 이는 예시에 불과하며 본 발명은 이에 제한되지 않는다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 범위를 벗어나지 않고 설명된 실시형태를 변경 또는 변형할 수 있으며, 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능하다.
도 1은 종래기술에 따른 주파수 발진기의 구성도.
도 2는 본 발명의 일실시예에 따른 주파수 발진기의 블록도.
도 3은 본 발명의 일실시예에 따른 전압분배부의 구성도.
도 4는 본 발명의 일실시예에 따른 톱니파 생성부의 구성도.
도 5는 본 발명의 일실시예에 따른 비교부의 구성도.
도 6은 본 발명의 일실시예에 따른 비교부의 동작파형도.
도 7은 본 발명의 일실시예에 따른 주파수 발진기의 전체구성도.
도 8은 본 발명의 일실시예에 따른 주파수발진기를 이용하여 일정한 주파수를 갖는 신호를 생성하는 방법의 순서도.
{도면의 주요부호에 대한 설명}
210, 710: 전압분배부 220, 720: 톱니파 생성부
230, 730: 비교부 310: 전원전압단
320: 저항 330: 전압 디코더
340: 전압신호 출력부 410: 기준전류 생성부
420: 미러링 전류 생성부 430: 커패시터
440: 제 1비교기 450: 제 4트랜지스터
460: OP-AMP 470: 제 3트랜지스터
480: 제 1저항 510: 제 2비교기
520: 래치 회로 530: a 노드
610: 리셋트 신호 620: 톱니파 신호
630: a 노드의 출력신호 640: 클럭신호
650: REF_TOP 신호 660: REF_MD 신호

Claims (9)

  1. 삭제
  2. 삭제
  3. 외부로부터 전원전압(VDD) 신호를 입력받아, 전압의 고저에 따라 세 개의 전압신호(REF_TOP신호, REF신호 및 REF_MD신호) 또는 그 이상의 전압신호를 분리하여 생성하는 전압분배부;
    상기 전압분배부로부터 생성된 상기 REF_TOP신호 및 REF신호를 입력받아 톱니파를 생성하는 톱니파 생성부; 및
    상기 전압분배부로부터 REF_MD 신호를 입력받고, 상기 톱니파 생성부로부터 톱니파를 입력받아, 주파수가 일정하게 유지되는 클럭(Clock) 신호를 생성하는 비교부;를 포함하며,
    상기 전압분배부는 상기 전원전압(VDD)이 인가되는 전원전압입력단; 상기 전원전압입력단과 접지단 사이에 직렬로 연결되어 전압을 분배하는 복수의 저항; 상기 복수의 저항사이의 각각의 노드(node)중에서 선택되는 어느 하나이상의 노드에 연결되고, 세 개 또는 그 이상의 출력단을 구비하는 전압신호출력부;를 포함하고,
    상기 전압신호출력부 중에서 상기 REF_TOP신호, REF신호 및 REF_MD신호를 출력하는 출력단과 상기 복수의 저항사이의 노드간에, 전압의 크기를 조정할 수 있는 전압디코더(Voltage Decoder)를 더 포함하는 것을 특징으로 하는 주파수 발진기.
  4. 제 3항에 있어서, 상기 톱니파 생성부는
    상기 REF 전압신호를 정입력으로 하고 피드백 전압을 부입력으로 하는 OP-AMP;
    전원전압(VDD)이 인가되는 전원전압단에 접속되는 제 1트랜지스터, 상기 제 1트랜지스터와 접속되며 상기 OP-AMP의 출력을 게이트 입력으로 하는 제3 트랜지스터 및 접지단과 상기 제 3트랜지스터에 접속되어 기준전류의 크기를 조정하기 위한 제 1저항을 포함하는 기준전류 생성부;
    상기 전원전압단과 접속되는 제 2트랜지스터를 포함하고, 상기 기준전류와 동일한 미러링 전류를 생성하기 위한 미러링 전류 생성부;
    상기 미러링 전류를 충전하기 위한 커패시터;
    상기 커패시터에 걸린 전압과 상기 전압분배부로부터 출력된 REF_TOP 전압신호를 비교하고, 리셋트(reset)신호를 출력하는 제 1비교기;
    상기 제 1비교기의 출력신호를 게이트 입력으로 하고, 상기 커패시터의 양단에 접속되는 제 4트랜지스터; 및
    상기 커패시터와 상기 제 2트랜지스터 사이의 노드와 연결되는 톱니파신호 출력단;
    을 포함하는 것을 특징으로 하는 주파수 발진기.
  5. 제 3항에 있어서, 상기 비교부는
    상기 전압분배부로부터 생성된 REF_MD신호를 부입력으로 하고, 상기 톱니파 생성부로부터 생성된 톱니파신호를 정입력으로 하여 양자를 비교하여 출력하는 제 2비교기;
    상기 제 2비교기의 출력신호를 입력받고, 상기 톱니파 생성부로부터 생성된 리셋트 신호를 입력받아 클럭신호를 출력하는 래치회로;
    를 포함하는 것을 특징으로 하는 주파수 발진기.
  6. 외부로부터 전원전압(VDD) 신호를 입력받아, 전압의 고저에 따라 세 개의 전압신호(REF_TOP신호, REF신호 및 REF_MD신호) 또는 그 이상의 전압신호를 분리하여 생성하는 전압분배부;
    상기 전압분배부로부터 생성된 상기 REF_TOP신호 및 REF신호를 입력받아 톱니파를 생성하는 톱니파 생성부; 및
    상기 전압분배부로부터 REF_MD 신호를 입력받고, 상기 톱니파 생성부로부터 톱니파를 입력받아, 주파수가 일정하게 유지되는 클럭(Clock) 신호를 생성하는 비교부;를 포함하며,
    상기 톱니파 생성부는 상기 REF 전압신호를 정입력으로 하고 피드백 전압을 부입력으로 하는 OP-AMP; 전원전압(VDD)이 인가되는 전원전압단에 접속되는 제 1트랜지스터, 상기 제 1트랜지스터와 접속되며 상기 OP-AMP의 출력을 게이트 입력으로 하는 제3 트랜지스터 및 접지단과 상기 제 3트랜지스터에 접속되어 기준전류의 크기를 조정하기 위한 제 1저항을 포함하는 기준전류 생성부; 상기 전원전압단과 접속되는 제 2트랜지스터를 포함하고, 상기 기준전류와 동일한 미러링 전류를 생성하기 위한 미러링 전류 생성부; 상기 미러링 전류를 충전하기 위한 커패시터; 상기 커패시터에 걸린 전압과 상기 전압분배부로부터 출력된 REF_TOP 전압신호를 비교하고, 리셋트(reset)신호를 출력하는 제 1비교기; 상기 제 1비교기의 출력신호를 게이트 입력으로 하고, 상기 커패시터의 양단에 접속되는 제 4트랜지스터; 및 상기 커패시터와 상기 제 2트랜지스터 사이의 노드와 연결되는 톱니파신호 출력단;을 포함하는 것을 특징으로 하는 주파수 발진기를 이용하여 신호를 생성하는 방법에 있어서,
    전압분배부에 전원전압(VDD)를 인가하고, 이를 전압의 고저의 따라 세 개의 전압신호(REF_TOP신호, REF신호 및 REF_MD신호) 또는 그 이상의 전압신호로 분리하여 생성하는 제 1단계;
    상기 전압분배부로부터 REF 신호를 상기 OP-AMP에 입력받고, REF_TOP신호를 상기 제 1비교기에 입력받은 상기 톱니파 생성부가 톱니파 신호 및 리셋트 신호를 생성하는 제 2단계;
    상기 톱니파 생성부로부터 톱니파 신호와 REF_MD 신호를 제 2비교기에 입력받아 출력신호를 생성하고, 상기 제 2비교기의 출력신호와 상기 전압분배부로부터 생성된 리셋트 신호를 래치회로에 입력받아 클럭신호를 출력하는 제 3단계;
    를 포함하는 일정한 주파수를 갖는 신호를 생성하는 방법.
  7. 제 6항에 있어서, 상기 제 1단계는
    상기 전압분배부가 포함하고 있는 전압 디코더(Voltage Decoder)를 이용하여 REF_TOP신호, REF신호 및 REF_MD신호의 크기를 조절하여 전압신호를 생성하는 것을 특징으로 하는 일정한 주파수를 갖는 신호를 생성하는 방법.
  8. 제 6항에 있어서, 상기 제 1단계는
    전원전압(VDD)에서 차지하는 REF_TOP 신호가 차지하는 비율(α)에 대한 REF 신호의 비율(β)을 조정함으로써 톱니파신호의 주파수를 선형적으로 조정하는 것을 특징으로 하는 일정한 주파수를 갖는 신호를 생성하는 방법.
  9. 제 6항에 있어서, 상기 제 3단계는
    상기 제 2비교기에서 톱니파신호와 REF_MD신호를 비교하여, 톱니파신호의 전압이 REF_MD신호의 전압보다 높을 경우에는 하이(High) 신호를 출력하고, 그 역의 경우에는 로우(Low)신호를 출력하는 단계; 및
    상기 래치회로에 입력되는 리셋트 신호가 하이이고, 상기 래치회로에 입력되는 제 2비교기의 출력신호가 로우인 경우 또는 상기 리셋트 신호가 로우이고, 상기 제 2비교기의 출력신호가 로우인 경우에는 클럭 신호는 하이로 출력되고,
    상기 리셋트 신호가 로우이고 상기 제 2비교기의 출력신호가 하이인 경우에는 클럭신호가 로우로 출력되는 단계; 를 반복하여 진행하는 것을 특징으로 하는 일정한 주파수를 갖는 신호를 생성하는 방법.
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