KR101115889B1 - Fabricating method of semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 디바이스의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device.
일반적으로, 반도체 기판 전체에 대해서 패키징 공정을 실시한 후, 반도체 기판을 절단하는 웨이퍼 레벨 패키징 공정이 주로 이용되고 있다.Generally, the wafer level packaging process which cuts a semiconductor substrate after performing a packaging process with respect to the whole semiconductor substrate is mainly used.
여기서, 웨이퍼 레벨 패키지(wafer level package)의 제조는 웨이퍼 레벨에서 솔더볼을 실장한 후 개별화 하는 순으로 진행된다. 이때, 반도체 기판과 솔더볼 사이에는 패시베이션층이 형성되며, 상기 패시베이션층은 저온 경화형의 폴리머를 사용한다. 이에 따라 웨이퍼 레벨 패키지의 팬아웃 구역(Fan-out area)과 상기 패시베이션층 간의 휨(warpage) 현상이 발생하게 된다. 또한, 저온 경화형 폴리머를 사용함에 따라 폴리머 크랙(crack) 이슈가 야기된다.
Here, the manufacturing of a wafer level package is performed in the order of individualizing after mounting the solder ball at the wafer level. In this case, a passivation layer is formed between the semiconductor substrate and the solder ball, and the passivation layer uses a low temperature curing polymer. This results in warpage between the fan-out area of the wafer level package and the passivation layer. In addition, the use of low temperature curable polymers causes polymer crack issues.
본 발명은 반도체 다이의 신뢰성을 향상시킬 수 있는 반도체 디바이스 및 그 제조 방법을 제공하는데 있다.
The present invention is to provide a semiconductor device and a method of manufacturing the same that can improve the reliability of the semiconductor die.
본 발명에 의한 반도체 디바이스는 상부에 다수의 스터드 범프가 형성된 반도체 다이; 상기 반도체 다이를 봉지하며, 상기 스터드 범프의 일부를 노출시키는 제 1 봉지부; 상기 제 1 봉지부에 형성되며, 상기 스터드 범프에 전기적으로 연결된 재배선층; 상기 재배선층에 전기적으로 연결된 솔더볼; 및 상기 재배선층 및 상기 제 1 봉지부를 봉지하며, 상기 솔더볼의 일부를 노출시키는 제 2 봉지부를 포함하는 것을 특징으로 한다.A semiconductor device according to the present invention includes a semiconductor die having a plurality of stud bumps formed thereon; A first encapsulation portion encapsulating the semiconductor die and exposing a portion of the stud bumps; A redistribution layer formed on the first encapsulation part and electrically connected to the stud bumps; A solder ball electrically connected to the redistribution layer; And a second encapsulation portion encapsulating the redistribution layer and the first encapsulation portion and exposing a portion of the solder ball.
여기서, 상기 봉지부는 EMC(Epoxy molding compound)로 형성될 수 있다.Here, the encapsulation portion may be formed of an epoxy molding compound (EMC).
그리고, 상기 재배선층은 도전성 잉크로 형성될 수 있다.The redistribution layer may be formed of a conductive ink.
상기 반도체 다이의 하면은 외부로 노출될 수 있다.The lower surface of the semiconductor die may be exposed to the outside.
또한, 본 발명에 의한 반도체 디바이스의 제조 방법은 웨이퍼를 준비하는 웨이퍼 준비 단계; 상기 웨이퍼의 상면에 스터드 범프를 형성하는 스터드 범프 형성 단계; 상기 웨이퍼를 쏘잉하여 다수의 반도체 다이를 형성하는 쏘잉 단계; 상기 반도체 다이를 제 1 봉지부로 몰딩하는 제 1 몰딩 단계; 상기 제 1 봉지부를 백그라인딩하여 상기 스터드 범프의 일부를 노출시키는 백그라인딩 단계; 상기 스터드 범프에 재배선층을 형성하는 재배선층 형성 단계; 상기 재배선층에 솔더볼을 부착하는 솔더볼 부착 단계; 및 상기 재배선층을 제 2 봉지부로 몰딩하는 제 2 몰딩 단계를 포함하는 것을 특징으로 한다.In addition, the method of manufacturing a semiconductor device according to the present invention includes a wafer preparation step of preparing a wafer; Stud bump forming step of forming a stud bump on the upper surface of the wafer; A sawing step of sawing the wafer to form a plurality of semiconductor dies; A first molding step of molding the semiconductor die into a first encapsulation part; Backgrinding the first encapsulation to expose a portion of the stud bumps; A redistribution layer forming step of forming a redistribution layer on the stud bumps; A solder ball attaching step of attaching solder balls to the redistribution layer; And a second molding step of molding the redistribution layer into a second encapsulation part.
상기 쏘잉 단계 후에는 상기 반도체 다이를 캐리어로 옮길 수 있다.After the sawing step, the semiconductor die may be transferred to a carrier.
상기 제 1 몰딩 단계는 상기 제 1 봉지부로 상기 반도체 다이를 갱몰딩(gang molding) 시킬 수 있다. 또한, 상기 제 1 몰딩 단계에서 상기 제 1 봉지부는 EMC(Epoxy molding compound)로 이루어질 수 있다.In the first molding step, the semiconductor die may be gang molded with the first encapsulation part. In addition, in the first molding step, the first encapsulation part may be made of an epoxy molding compound (EMC).
상기 재배선층 형성 단계에서 상기 재배선층은 잉크젯 프린터로 형성될 수 있다.In the redistribution layer forming step, the redistribution layer may be formed by an inkjet printer.
상기 제 2 몰딩 단계는 상기 제 2 봉지부로 상기 재배선층을 갱몰딩(gang molding) 시킬 수 있다. 또한, 상기 제 2 몰딩 단계에서 상기 제 2 봉지부는 EMC(Epoxy molding compound)로 이루어질 수 있다. 또한, 상기 제 2 몰딩 단계는 상기 솔더볼의 일부를 몰딩할 수 있다. 또한, 상기 제 2 몰딩 단계 후에는 상기 제 1 봉지부 및 상기 제 2 봉지부를 쏘잉할 수 있다.
In the second molding step, the redistribution layer may be gang molded with the second encapsulation part. In addition, in the second molding step, the second encapsulation part may be made of an epoxy molding compound (EMC). In addition, the second molding step may mold a part of the solder ball. In addition, after the second molding step, the first encapsulation portion and the second encapsulation portion may be sawed.
본 발명의 일 실시예에 따른 반도체 디바이스 및 그 제조 방법은 반도체 다이에 스터드 범프를 형성하여 반도체 다이의 실장 밀도를 높이고 기생 용량의 영향을 줄임으로써, 반도체 다이의 신뢰성을 향상시킬 수 있다.The semiconductor device and the method of manufacturing the same according to the embodiment of the present invention can improve the reliability of the semiconductor die by forming stud bumps on the semiconductor die to increase the mounting density of the semiconductor die and reduce the influence of parasitic capacitance.
또한, 본 발명의 일 실시예에 따른 반도체 디바이스 및 그 제조 방법은 잉크젯 프린팅 기술을 사용하여 재배선층을 형성함으로써, 제조 공정을 줄일 수 있고 이에 따른 비용을 절감할 수 있게 된다.
In addition, the semiconductor device and the method of manufacturing the same according to an embodiment of the present invention can form a redistribution layer using an inkjet printing technique, thereby reducing the manufacturing process and thus the cost.
도 1은 본 발명의 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 2는 본 발명의 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 플로우 챠트이다.
도 3a 내지 도 3i는 본 발명의 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a semiconductor device according to an embodiment of the present invention.
2 is a flowchart for explaining a method for manufacturing a semiconductor device according to the embodiment of the present invention.
3A to 3I are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings such that those skilled in the art may easily implement the present invention.
도 1은 본 발명의 실시예에 따른 반도체 디바이스를 도시한 단면도이다.1 is a cross-sectional view illustrating a semiconductor device according to an embodiment of the present invention.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 디바이스(100)는 반도체 다이(110), 스터드 범프(120), 재배선층(130), 솔더볼(140) 및 봉지부(150)를 포함한다.Referring to FIG. 1, a
상기 반도체 다이(110)는 대략 평평한 상면(110a) 및 상기 상면(110a)의 반대면으로서 대략 평평한 하면(110b)을 갖는다. 상기 반도체 다이(110)는 기본적으로 실리콘 재질로 구성되며 그 내부에 다수의 반도체 소자들이 형성되어 있다. 또한, 상기 반도체 다이(110)의 상면(110a)에는 다수의 전극(미도시)이 형성되어 있다.The
상기 스터드 범프(stud bump, 120)는 상기 반도체 다이(110)의 상면(110a)에 형성된다. 다시 말해, 상기 스터드 범프(120)는 상기 반도체 다이(110)에 형성된 전극에 형성된다. 상기 스터드 범프(120)는 보통 금(Au) 스터드 범프가 주로 사용된다. 상기 스터드 범프(120)는 와이어 본딩과 같은 장치를 이용해서 금(Au) 와이어를 상기 반도체 다이(110)의 전극에 접속시킨 후 금(Au) 와이어를 절단하여 돌기를 형성한다. 상기 스터드 범프(120)는 가느다란 금(Au) 와이어를 사용하기 때문에 일반적인 납땜 범프보다 파인피치화가 가능하며, 일반적으로 그 피치는 80~90㎛이다. The
이와 같이, 상기 스터드 범프(120)를 사용하면 와이어 접속부가 불필요하기 때문에 파인피치 접속이 용이하며 실장 밀도를 높일 수 있다. 또한, 반도체 다이(110)의 전극에서 기판 전극까지의 접속 거리가 짧기 때문에 기생 용량의 영향이 작아지게 된다.As such, when the
상기 재배선층(130)은 상기 스터드 범프(120)와 전기적으로 연결되며, 제 1 봉지부(151)에 형성된다. 상기 재배선층(130)은 잉크젯 프린터로 종이에 인쇄하듯이 상기 제 1 봉지부(151)에 바로 인쇄하는 잉크젯 프린팅 기술을 사용하여 형성된다. 상기 재배선층(130)은 상기 잉크젯 프린터에 장착된 도전성 잉크로 형성된다. 여기서, 도전성 잉크는 도전성 필러를 비히클에 분산한 것으로 인쇄후의 경화막이 도전성을 나타낸다. 즉, 상기 도전성 잉크는 전기가 통하는 잉크이며, 금(Au), 은(Ag), 백금(Pt), 팔라듐(Pd), 구리(Cu) 및 니켈(Ni)과 같은 금속 성분이 포함되어 이루어질 수 있다. 또한, 상기 재배선층(130)은 상기 스터드 범프(120)와 솔더볼(140)을 전기적으로 연결시키는 역할을 한다.The
이와 같이, 잉크젯 프린팅 기술을 사용하여 재배선층(130)을 형성하면, 마스킹 공정을 생략할 수 있게 되므로, 제조 공정이 줄어들게 되고 이에 따른 비용을 절감할 수 있게 된다.As such, when the
상기 솔더볼(140)은 상기 재배선층(130)에 형성된다. 상기 솔더볼(140)은 상기 재배선층(130)을 통해 상기 스터드 범프(120)와 전기적으로 연결된다. 또한, 상기 솔더볼(140)은 일정한 간격을 유지하며 형성될 수 있다. 상기 솔더볼(140)은 주석/납, 납 없는 주석 및 그 등가물중 선택된 어느 하나로 형성될 수 있으며, 여기서 그 재질을 한정하는 것은 아니다.The
상기 봉지부(150)는 제 1 봉지부(151) 및 제 2 봉지부(152)를 포함한다.The
상기 제 1 봉지부(151)는 상기 반도체 다이(110)를 감싸도록 형성되어 상기 반도체 다이(110)를 봉지한다. 여기서, 상기 반도체 다이(110)의 하면(110b)은 상기 제 1 봉지부(151)에 의해 외부로 노출된다. 또한, 상기 제 1 봉지부(151)는 상기 스터드 범프(120)의 일부를 외부로 노출시킨다. 상기 제 1 봉지부(151)는 상기 반도체 다이(110)를 외부의 충격으로부터 보호한다. 상기 제 1 봉지부(151)는 EMC(Epoxy molding compound)로 형성된다.The
상기 제 2 봉지부(152)는 상기 재배선층(130) 및 상기 제 1 봉지부(151)를 봉지한다. 상기 제 2 봉지부(152)는 상기 제 1 봉지부(151)의 상면에 형성된다. 또한, 상기 제 2 봉지부(152)는 상기 솔더볼(140)의 일부를 외부로 노출시킨다. 상기 제 2 봉지부(152)는 EMC(Epoxy molding compound)로 형성되어 반도체 다이(110)의 휨(warpage) 현상을 방지할 수 있으므로, 상기 반도체 다이(110)의 신뢰성을 향상시킬 수 있다.
The
이와 같이, 본 발명의 실시예에 따른 반도체 디바이스(100)는 스터드 범프(120)를 형성함으로써, 반도체 디바이스(110)의 실장 밀도를 높이고 기생 용량의 영향을 줄일 수 있다.As described above, the
또한, 본 발명의 실시예에 따른 반도체 디바이스(100)는 잉크젯 프린팅 기술을 사용하여 재배선층(130)을 형성함으로써, 제조 공정을 줄일 수 있고 이에 따른 비용을 절감할 수 있게 된다.
In addition, in the
다음은 본 발명에 따른 반도체 디바이스의 제조 방법에 대해 살펴보기로 한다.Next, a method of manufacturing a semiconductor device according to the present invention will be described.
도 2는 본 발명의 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 플로우 챠트이다. 도 3a 내지 도 3i는 본 발명의 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.2 is a flowchart for explaining a method for manufacturing a semiconductor device according to the embodiment of the present invention. 3A to 3I are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
도 2를 참조하면, 본 발명의 실시예에 따른 반도체 디바이스(100)의 제조 방법은 웨이퍼 준비 단계(S1), 스터드 범프 형성 단계(S2), 쏘잉 단계(S3), 제 1 몰딩 단계(S4), 백그라인딩 단계(S5), 재배선층 형성 단계(S6), 솔더볼 부착 단계(S7) 및 제 2 몰딩 단계(S8)를 포함한다. 이하에서는 도 2의 각 단계들은 도 3a 내지 도 3i를 참조하여 설명하도록 한다.
2, a method of manufacturing a
상기 웨이퍼 준비 단계(S1)는 본 발명의 실시예에 따른 반도체 디바이스(100)의 기본이 되는 웨이퍼(110w)를 준비하는 단계이다.The wafer preparation step S1 is a step of preparing a
도 3a를 참조하면, 상기 웨이퍼(110w)는 대략 평평한 상면 및 상기 상면의 반대면으로 대략 평평한 하면을 갖는다. 상기 웨이퍼(110w)는 기본적으로 실리콘 재질로 구성되며 그 내부에는 다수의 반도체 소자들이 형성되어 있다. 또한, 상기 웨이퍼(110w)의 상면에는 다수의 전극(미도시)이 형성되어 있다.
Referring to FIG. 3A, the
상기 스터드 범프 형성 단계(S2)는 상기 웨이퍼(110w)의 상면에 형성된 전극에 스터드 범프(120)를 형성하는 단계이다.The stud bump forming step (S2) is a step of forming a
도 3a를 참조하면, 상기 스터드 범프(120)는 상기 웨이퍼(110w)에 형성된 전극에 형성된다. 상기 스터드 범프(120)는 보통 금(Au) 스터드 범프가 주로 사용된다. 상기 스터드 범프(120)는 와이어 본딩과 같은 장치를 이용해서 금(Au) 와이어를 상기 웨이퍼(110w)의 전극에 접속시킨 후 금(Au) 와이어를 절단하여 돌기를 형성한다. 상기 스터드 범프(120)는 가느다란 금(Au) 와이어를 사용하기 때문에 일반적인 납땜 범프보다 파인피치화가 가능하며, 일반적으로 그 피치는 80~90㎛이다.
Referring to FIG. 3A, the stud bumps 120 are formed on electrodes formed on the
상기 쏘잉 단계(S3)는 상기 웨이퍼(110w)를 쏘잉하여 다수의 반도체 다이(110)를 형성하는 단계이다.The sawing step S3 is a step of forming the plurality of semiconductor dies 110 by sawing the
도 3b를 참조하면, 상기 쏘잉 단계(S3)에서는 스터드 범프(120)가 형성된 웨이퍼(110w)를 마운트 필름(10)에 접착시켜 상기 웨이퍼(110w)를 고정시킨다. 그리고 나서, 다이아몬드 휠 또는 레이저 빔과 같은 쏘잉 툴을 이용하여 웨이퍼(110w)에서 낱개의 반도체 다이(110)로 쏘잉(sawing)한다. 예를 들면, 쏘잉 툴로 상기 웨이퍼(110w)의 일정 영역을 모두 쏘잉함으로써, 웨이퍼(110w)로부터 낱개의 반도체 다이(110)가 분리되도록 한다. 물론, 상기 웨이퍼(110w)를 쏘잉할 때, 상기 마운트 필름(10)은 쏘잉 되지 않으므로, 쏘잉 후에 상기 마운트 필름(10)에서 상기 반도체 다이(110)를 분리할 때 상기 반도체 다이(110)는 낱개로 분리 된다. Referring to FIG. 3B, in the sawing step S3, the
또한, 상기 쏘잉 단계(S3) 후에는 상기 반도체 다이(110)를 캐리어(30)로 이송한다.In addition, after the sawing step S3, the semiconductor die 110 is transferred to the
도 3c를 참조하면, 상기와 같이 낱개로 분리된 반도체 다이(110)는 캐리어(30)로 옮겨진다. 상기 캐리어(30)의 상부에는 접착 필름(20)이 부착되어 있다. 즉, 상기 반도체 다이(110)와 캐리어(30)는 접착 필름(20)에 접착된다. 상기 반도체 다이(110)는 상기 접착 필름(20)에 의해 상기 캐리어(30)에 고정된다. 상기 다수의 반도체 다이(110)는 일정한 간격을 유지하며 상기 캐리어(30)에 고정된다.
Referring to FIG. 3C, the semiconductor die 110 separated as described above is transferred to the
상기 제 1 몰딩 단계(S4)는 상기 반도체 다이(110)를 제 1 봉지부(151)로 몰딩하는 단계이다.In the first molding step S4, the semiconductor die 110 is molded into the
도 3d를 참조하면, 상기 제 1 몰딩 단계(S4)에서는 상기 반도체 다이(110)를 제 1 봉지부(151g)로 갱몰딩(gang molding)시킨다. 이와 같이, 상기 반도체 다이(110)를 제 1 봉지부(151g)로 갱몰딩 시키고 나서, 상기 접착 필름(20) 및 상기 캐리어(30)를 상기 반도체 다이(110)로부터 제거한다. Referring to FIG. 3D, in the first molding step S4, the semiconductor die 110 is gang molded into the
상기 제 1 봉지부(151g)는 상기 반도체 다이(110)를 감싸도록 형성되어 상기 반도체 다이(110)를 몰딩한다. 여기서, 상기 반도체 다이(110)의 하면은 캐리어(30)에 부착되어 있기 때문에 상기 제 1 봉지부(151g)로 몰딩되지 않는다. 상기 제 1 봉지부(151g)는 EMC(Epoxy molding compound)로 형성되며, 상기 반도체 다이(110)를 외부의 충격으로부터 보호한다.
The
상기 백그라인딩 단계(S5)는 상기 제 1 봉지부(151g)를 백그라인딩(back grinding)하여 상기 스터드 범프(120)의 일부를 외부로 노출시키는 단계이다.The backgrinding step S5 is a step of backgrinding the
도 3e를 참조하면, 상기 백그라인딩 단계(S5)는 상기 반도체 다이(110)를 몰딩하는 제 1 봉지부(151g)의 상면을 백그라인딩하여, 상기 반도체 다이(110)의 상면에 형성된 스터드 범프(120)를 외부로 노출시킨다. 이때, 상기 백그라인딩된 제 1 봉지부(151g')의 표면은 상기 스터드 범프(120)의 표면과 동일한 면을 이루게 된다. 상기 백그라인딩 공정은 예를 들면 다이아몬드 그라인더를 이용하여 수행할 수 있으나, 여기서 이러한 백그라인딩 방법을 한정하는 것은 아니다.
Referring to FIG. 3E, in the backgrinding step S5, the top surface of the
상기 재배선층 형성 단계(S6)는 상기 스터드 범프(120)에 재배선층(130)을 형성하는 단계이다.The redistribution layer forming step (S6) is a step of forming the
도 3f를 참조하면, 상기 재배선층 형성 단계(S6)는 백그라인딩 공정에 의해서 외부로 노출된 스터드 범프(120)에 잉크젯 프린터를 사용하여 재배선층(130)을 형성하는 단계이다. Referring to FIG. 3F, the redistribution layer forming step S6 is a step of forming the
상기 재배선층(130)은 상기 스터드 범프(120)와 전기적으로 연결되며, 제 1 봉지부(151g')에 형성된다. 상기 재배선층(130)은 잉크젯 프린터로 종이에 인쇄하듯이 상기 제 1 봉지부(151g')에 바로 인쇄하는 잉크젯 프린팅 기술을 사용하여 형성된다. 상기 재배선층(130)은 상기 잉크젯 프린터에 장착된 도전성 잉크로 형성된다. 여기서, 도전성 잉크는 도전성 필러를 비히클에 분산한 것으로 인쇄후의 경화막이 도전성을 나타낸다. 즉, 상기 도전성 잉크는 전기가 통하는 잉크이며, 금(Au), 은(Ag), 백금(Pt), 팔라듐(Pd), 구리(Cu) 및 니켈(Ni)과 같은 금속 성분이 포함되어 이루어질 수 있다.
The
상기 솔더볼 부착 단계(S7)는 상기 재배선층(130)에 솔더볼(140)을 부착시키는 단계이다.The solder ball attaching step (S7) is a step of attaching the
도 3g를 참조하면, 상기 솔더볼(140)은 상기 재배선층(130)에 형성된다. 상기 솔더볼(140)은 상기 재배선층(130)을 통해 상기 스터드 범프(120)와 전기적으로 연결된다. 또한, 상기 솔더볼(140)은 일정한 간격을 유지하며 형성될 수 있다. 상기 솔더볼(140)은 주석/납, 납 없는 주석 및 그 등가물중 선택된 어느 하나로 형성될 수 있으며, 여기서 그 재질을 한정하는 것은 아니다.
Referring to FIG. 3G, the
상기 제 2 몰딩 단계(S8)는 상기 솔더볼(140)이 부착된 재배선층(130)을 제 2 봉지부(152g)로 몰딩시키는 단계이다.The second molding step S8 is a step of molding the
도 3h를 참조하면, 상기 제 2 몰딩 단계(S8)에서는 상기 재배선층(130)을 제 2 봉지부(152g)로 갱몰딩(gang molding)시킨다. Referring to FIG. 3H, in the second molding step S8, the
상기 제 2 봉지부(152g)는 상기 제 1 봉지부(151g')의 상면에 형성되어 상기 재배선층(130) 및 상기 제 1 봉지부(151g')를 몰딩한다. 또한, 상기 제 2 봉지부(152g)는 상기 재배선층(130)에 형성된 상기 솔더볼(140)의 일부를 외부로 노출시킨다. 상기 제 2 봉지부(152g)는 상기 제 1 봉지부(151g')와 동일한 재질인 EMC(Epoxy molding compound)로 형성될 수 있다. The
또한, 상기 제 2 몰딩 단계(S8) 후에는 각각의 반도체 다이(110)를 쏘잉하여 하나의 반도체 디바이스(100)를 완성할 수 있다. 이때, 상기 반도체 디바이스(100)는 상기 제 1 봉지부(151g') 및 제 2 봉지부(152g)를 쏘잉하여 형성된다.In addition, after the second molding step S8, one
도 3i를 참조하면, 상기와 같은 제조 방법으로 형성된 반도체 디바이스(100)가 도시되어 있다. 상기 반도체 디바이스(100)는 반도체 다이(110), 스터드 범프(120), 재배선층(130), 솔더볼(140), 제 1 봉지부(151) 및 제 2 봉지부(152)를 포함한다.
Referring to FIG. 3I, a
이와 같이, 본 발명의 실시예에 따른 반도체 디바이스(100)의 제조 방법은 반도체 다이(110)에 스터드 범프(120)를 형성함으로써, 반도체 다이(110)의 실장 밀도를 높이고 기생 용량의 영향을 줄일 수 있다.As such, in the method of manufacturing the
또한, 본 발명의 실시예에 따른 반도체 디바이스(100)의 제조 방법은 잉크젯 프린팅 기술을 사용하여 재배선층(130)을 형성함으로써, 제조 공정을 줄일 수 있고 이에 따른 비용을 절감할 수 있게 된다.
In addition, in the method of manufacturing the
이상에서 설명한 것은 본 발명에 의한 반도체 디바이스 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
What has been described above is just one embodiment for carrying out the semiconductor device and the manufacturing method thereof according to the present invention, and the present invention is not limited to the above-described embodiment, and as claimed in the following claims, the present invention Without departing from the gist of the present invention, those skilled in the art to which the present invention pertains to the technical spirit of the present invention to the extent that various modifications can be made.
100: 반도체 디바이스
110: 반도체 다이
120: 스터드 범프
130: 재배선층
140: 솔더볼
150: 봉지부
151: 제 1 봉지부
152: 제 2 봉지부100: semiconductor device
110: semiconductor die
120: stud bump
130: redistribution layer
140: solder ball
150: encapsulation
151: first encapsulation
152: second encapsulation
Claims (13)
상기 웨이퍼의 상면에 스터드 범프를 형성하는 스터드 범프 형성 단계;
상기 웨이퍼를 쏘잉하여 다수의 반도체 다이를 형성하는 쏘잉 단계;
상기 반도체 다이를 제 1 봉지부로 몰딩하는 제 1 몰딩 단계;
상기 제 1 봉지부를 백그라인딩하여 상기 스터드 범프의 일부를 노출시키는 백그라인딩 단계;
상기 스터드 범프에 재배선층을 형성하는 재배선층 형성 단계;
상기 재배선층에 솔더볼을 부착하는 솔더볼 부착 단계; 및
상기 재배선층을 제 2 봉지부로 몰딩하는 제 2 몰딩 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.A wafer preparation step of preparing a wafer;
Stud bump forming step of forming a stud bump on the upper surface of the wafer;
A sawing step of sawing the wafer to form a plurality of semiconductor dies;
A first molding step of molding the semiconductor die into a first encapsulation part;
Backgrinding the first encapsulation to expose a portion of the stud bumps;
A redistribution layer forming step of forming a redistribution layer on the stud bumps;
A solder ball attaching step of attaching solder balls to the redistribution layer; And
And a second molding step of molding the redistribution layer into a second encapsulation portion.
상기 쏘잉 단계 후에는 상기 반도체 다이를 캐리어로 옮기는 것을 특징으로 하는 반도체 디바이스의 제조 방법.The method of claim 5, wherein
Transferring the semiconductor die to a carrier after the sawing step.
상기 제 1 몰딩 단계는 상기 제 1 봉지부로 상기 반도체 다이를 갱몰딩(gang molding) 시키는 것을 특징으로 하는 반도체 디바이스의 제조 방법.The method of claim 5, wherein
And wherein said first molding step gang molding said semiconductor die with said first encapsulation.
상기 제 1 몰딩 단계에서 상기 제 1 봉지부는 EMC(Epoxy molding compound)로 이루어진 것을 특징으로 하는 반도체 디바이스의 제조 방법.The method of claim 5, wherein
And in the first molding step, the first encapsulation portion is made of an epoxy molding compound (EMC).
상기 재배선층 형성 단계에서 상기 재배선층은 잉크젯 프린터로 형성되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.The method of claim 5, wherein
And in the redistribution layer forming step, the redistribution layer is formed of an inkjet printer.
상기 제 2 몰딩 단계는 상기 제 2 봉지부로 상기 재배선층을 갱몰딩(gang molding) 시키는 것을 특징으로 하는 반도체 디바이스의 제조 방법.The method of claim 5, wherein
And wherein said second molding step gang molds said redistribution layer with said second encapsulation.
상기 제 2 몰딩 단계에서 상기 제 2 봉지부는 EMC(Epoxy molding compound)로 이루어진 것을 특징으로 하는 반도체 디바이스의 제조 방법.The method of claim 5, wherein
And the second encapsulation portion is formed of an epoxy molding compound (EMC) in the second molding step.
상기 제 2 몰딩 단계는 상기 솔더볼의 일부를 몰딩하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.The method of claim 5, wherein
And wherein said second molding step molds a portion of said solder ball.
상기 제 2 몰딩 단계 후에는 상기 제 1 봉지부 및 상기 제 2 봉지부를 쏘잉하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.The method of claim 5, wherein
And sawing the first encapsulation portion and the second encapsulation portion after the second molding step.
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Citations (3)
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KR20020061813A (en) * | 2001-01-18 | 2002-07-25 | 삼성전자 주식회사 | Semiconductor chip package having dual bump and manufacturing method thereof |
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