KR101113158B1 - Adjustable dead-time control circuit using current source - Google Patents
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Abstract
본 발명은 반도체 회로설계기술 중 파워매니지먼트(Power Management) IC에 대한 것으로 본 발명에 의한 가변적인 사구간 제어기는 PWM신호를 입력받는 NOR 게이트, NOR 게이트의 출력을 입력받는 제1 NOT 게이트, 제1 NOT 게이트의 출력을 입력받는 제2 NOT 게이트, 제2 NOT 게이트의 출력을 입력받는 제3 NOT 게이트, PWM신호를 입력받는 NAND 게이트, NAND 게이트의 출력을 입력받는 지연발생회로부, 지연발생회로부의 출력을 입력받는 제4 NOT 게이트, 제4 NOT 게이트의 출력을 입력받는 제5 NOT 게이트, 제3 NOT 게이트의 출력은 NAND 게이트의 또 다른 입력으로 되고, 제5 NOT 게이트의 출력은 NOR 게이트의 또다른 입력으로 되며, 제 3 NOT 게이트의 출력을 입력받는 듀티보정회로부, 듀티보정회로부의 출력을 입력받는 제 6 NOT 게이트, PWM신호와 제 3NOT 게이트의 출력을 각각 reset, set으로 입력받는 SR 래치 및 SR 래치의 출력을 입력받는 제 7NOT게이트를 포함하며 스위치의 효율을 높이고 안정성을 향상시키며 사구간의 효과적인 제어가 가능한 회로이다.The present invention relates to a power management IC of a semiconductor circuit design technology. The variable quadrant controller according to the present invention includes a NOR gate receiving a PWM signal, a first NOT gate receiving an output of the NOR gate, and a first gate. The second NOT gate receiving the output of the NOT gate, the third NOT gate receiving the output of the second NOT gate, the NAND gate receiving the PWM signal, the delay generating circuit section receiving the output of the NAND gate, and the delay generating circuit section. The fourth NOT gate receiving the input, the fifth NOT gate receiving the output of the fourth NOT gate, the output of the third NOT gate is another input of the NAND gate, the output of the fifth NOT gate is another of the NOR gate An input, and reset and set the outputs of the duty compensation circuit unit receiving the output of the third NOT gate and the output of the sixth NOT gate, the PWM signal, and the third NOT gate, respectively, receiving the output of the duty correction circuit unit. It is a circuit that includes the SR latch and the seventh NOT gate to receive the output of the SR latch to increase the efficiency of the switch, improve the stability and effective control over the four sections.
사구간, Dead-time, 가변적 제어 Quadrant, Dead-time, Variable Control
Description
본 발명은 반도체 회로설계기술 중 파워매니지먼트(Power Management) IC에 대한 것으로 스위치의 전도손실을 최소화하고 소장에 안정성을 향상시킬 수 있는 회로설계에 관한 것이다.BACKGROUND OF THE
스위치는 on/off를 반복하면서 VDD에서 GND로 전류가 흐르는 슛-스루(Shoot-Through)현상이 나타나는바 이러한 현상을 방지하여 전력소비를 막아야 높은 효울을 가진 회로를 구성할 수 있으며, 특히 DC-DC 벅 변환기(강압 변환기)의 효율또한 높일 수 있다. 또한 스위치에는 높은 전류가 형성 되므로 스위치의 안정성도 문제가 있을 수 있다. 따라서 인버터 형식의 스위치를 구동함 있어 각각의 스위치가 동시에 on이 되는 현상을 막아야 한다. 이때 동시에 on이 되는 것을 막는 시간을 Dead-time(사구간)이라고 한다.The switch repeatedly turns on and off, resulting in a shoot-through phenomenon in which current flows from VDD to GND. Thus, a switch with high efficiency must be prevented to prevent high power consumption. The efficiency of the DC buck converter can also be increased. In addition, since a high current is formed in the switch, the stability of the switch may be problematic. Therefore, it is necessary to prevent the phenomenon that each switch is turned on at the same time by driving an inverter type switch. At this time, the time that prevents it from turning on at the same time is called dead-time.
기존에 사용하던 고정된 시간 구간을 가진 사구간제어기는 효율이 향상되지 못했으며, 기존의 가변적인 시간 구간을 가진 사구간제어기 또한 제어에 문제가 있어 효율이 높지 못했다. The efficiency of the dead zone controller with fixed time intervals has not been improved, and the dead zone controller with variable time intervals has also had problems in control and has not been highly efficient.
따라서 상기와 같은 문제를 해결하기 위한 본 발명은 스위치의 전도손실을 최소화하여 효율 높은 회로를 구성할 수 있게 한다.Therefore, the present invention for solving the above problems can make a circuit with high efficiency by minimizing the conduction loss of the switch.
또한 본 발명은 스위치의 안정성을 향상시킬 수 있는 회로설계를 가능하도록 한다.In addition, the present invention enables a circuit design that can improve the stability of the switch.
본 발명에 의한 가변적인 사구간 제어기는 PWM신호를 입력받는 NOR 게이트; 상기 NOR 게이트의 출력을 입력받는 제1 NOT 게이트; 상기 제1 NOT 게이트의 출력을 입력받는 제2 NOT 게이트; 상기 제2 NOT 게이트의 출력을 입력받는 제3 NOT 게이트; 상기 PWM신호를 입력받는 NAND 게이트; 상기 NAND 게이트의 출력을 입력받는 지연발생회로부; 상기 지연발생회로부의 출력을 입력받는 제4 NOT 게이트; 상기 제4 NOT 게이트의 출력을 입력받는 제5 NOT 게이트; 상기 제3 NOT 게이트의 출력은 상기 NAND 게이트의 또 다른 입력으로 되고, 상기 제5 NOT 게이트의 출력은 상기 NOR 게이트의 또다른 입력으로 되며, 상기 제 3 NOT 게이트의 출력을 입력받는 듀티보정회로부; 상기 듀티보정회로부의 출력을 입력받는 제 6 NOT 게이트; 상기 PWM신호와 상기 제3 NOT 게이트의 출력을 각각 reset, set으로 입력받는 SR 래치; 및 상기 SR 래치의 출력을 입력받는 제 7 NOT게이트를 포함한다.The variable quadrant controller according to the present invention includes a NOR gate for receiving a PWM signal; A first NOT gate receiving an output of the NOR gate; A second NOT gate receiving an output of the first NOT gate; A third NOT gate receiving an output of the second NOT gate; A NAND gate receiving the PWM signal; A delay generation circuit unit receiving an output of the NAND gate; A fourth NOT gate receiving an output of the delay generation circuit unit; A fifth NOT gate receiving an output of the fourth NOT gate; An output of the third NOT gate being another input of the NAND gate, an output of the fifth NOT gate being another input of the NOR gate, and a duty compensation circuit unit receiving an output of the third NOT gate; A sixth NOT gate configured to receive an output of the duty compensation circuit unit; An SR latch for receiving the PWM signal and the output of the third NOT gate as reset and set, respectively; And a seventh NOT gate receiving an output of the SR latch.
또한, 듀티보정회로는 입력전원(Vdd)이 전류감지회로(Ictrl)에 연결되고, 상기 전류감지회로와 커패시터(C1)의 일측이 연결되고 상기 커패시터의 타측은 GND에 연결되며, 상기 전류감지회로와 상기 커패시터의 연결부에 드레인단이 연결되고 소스단은 GND와 연결된 제1 트랜지스터(M1); 상기 전류감지회로와 상기 커패시터의 연결부에 게이트 단이 연결되고, 소스단은 GND에 연결된 제 2트랜지스터; 상기 입력전원이 소스단에 연결되고 듀티보정회로의 입력단(IN)이 게이트 단에 연결된 제 3 트랜지스터; 및 상기 듀티보정회로의 입력단(IN)이 게이트 단에 연결되고 소스단이 상기 제 2 트랜지스터의 드레인단에 연결된 제 4 트랜지스터를 포함하되, 상기 제3 트랜지스터의 드레인 단과 상기 제4 트랜지스터의 드레인 단이 접속되고, 상기 제3 및 제4 트랜지스터의 드레인 단은 NOT 게이트와 연결되는 것을 특징으로 한다.In addition, in the duty cycle correction circuit, the input power supply Vdd is connected to the current sensing circuit I ctrl , one side of the current sensing circuit and the capacitor C1 is connected, and the other side of the capacitor is connected to GND, and the current sensing A first transistor M1 having a drain terminal connected to a circuit and a capacitor connected to the capacitor, and a source terminal connected to a GND; A second transistor having a gate end connected to a connection portion of the current sensing circuit and the capacitor and a source end connected to a GND; A third transistor in which the input power source is connected to a source terminal and the input terminal IN of the duty cycle correction circuit is connected to a gate terminal; And a fourth transistor having an input terminal IN of the duty compensation circuit connected to a gate terminal and a source terminal connected to a drain terminal of the second transistor, wherein the drain terminal of the third transistor and the drain terminal of the fourth transistor are connected to each other. And the drain terminals of the third and fourth transistors are connected to the NOT gate.
또한, 지연발생회로는 입력전원(Vdd)이 전류감지회로(Ictrl)의 일측과 연결되고, 상기 전류감지회로와 커패시터(Cdelay)의 일측이 연결되고 상기 커패시터의 타측은 GND에 연결되며, 상기 전류감지회로와 상기 커패시터 사이에 연결되어, 외부로부터 인가되는 클록 신호(CLK)에 따라 스위칭 되는 스위치를 포함한다.In addition, the delay generation circuit is connected to one side of the input power supply (Vdd) of the current sensing circuit (I ctrl ), one side of the current sensing circuit and the capacitor (C delay ) is connected, the other side of the capacitor is connected to GND, And a switch connected between the current sensing circuit and the capacitor and switched according to a clock signal CLK applied from the outside.
본 발명에 의한 가변적 사구간 제어회로는 스위치의 단락에 의한 타이밍손실을 줄여서 효율성을 높일 수 있고, 안정성을 높이는 효과가 있다.The variable dead zone control circuit according to the present invention can increase efficiency by reducing timing loss due to a short circuit of a switch, and improve stability.
또한, 본 발명에 의한 가변적 사구간 제어회로는 상승지연시간과 하강지연시간을 동일하게 제어할 수 있는 효과가 있다.In addition, the variable dead zone control circuit according to the present invention has the effect of controlling the rising delay time and the falling delay time in the same manner.
본 발명을 설명함에 앞서 본 발명이 사용된 DC-DC 벅 변환기(강압 변환기)와 변환기에서의 손실에 대해 먼저 살펴본다.Before describing the present invention, the loss of the DC-DC buck converter (step-down converter) and the converter in which the present invention is used will be described first.
도 1은 본 발명이 사용된 DC-DC 벅 변환기의 구조를 나타내고 있는데, 휴대용으로 적합한 전류모드 펄스폭변조(PWM, Pulse Width Modulation)방식과 휴대용 기기가 스텐바이에서 동작할 때를 고려하여 저부하에서 적합한 펄스 주파수 변조(PFM, Pulse Frequency Modulation) 방식으로 동작을 하는 회로이다.Figure 1 shows the structure of a DC-DC buck converter in which the present invention is used, considering the current mode pulse width modulation (PWM) method suitable for portable and when the portable device is operating in the standby low load This circuit operates in proper pulse frequency modulation (PFM) method.
상기 변환기는 저전력을 사용하는바 이러한 특성에 맞도록 고효율을 달성하기 위한 방법이 필요하게 되는바 이러한 손실에 대해 먼저 설명한다.The converter uses low power and a method for achieving high efficiency to meet these characteristics is described first.
상기 변환기에 있어서 생기는 손실은 크게 3가지로 나눌 수 있는데, 가장 큰 손실을 가져오는 것은 전도손실(Conduction loss)이며, 그 중 타이밍손실에 대해 자세히 설명한다.The loss of the transducer can be divided into three, the most loss is the conduction loss (conduction loss), the timing loss of which will be described in detail.
타이밍 손실은 파워트랜지스터가 스위칭하는 동안에 발생하는 손실을 말하는데, 이를 줄이기 위해서는 1) 파워 스위치의 단락회로(short circuit loss)와 2) 파워스위치에 기생적으로 생성되는 바디 다이오드손실(body diode loss)을 각각 염두에 두어야 한다.Timing loss is the loss that occurs during the switching of a power transistor. To reduce this, 1) the short circuit loss of the power switch and 2) the body diode loss generated parasitically in the power switch. Keep in mind each one.
먼저 파워 스위치 단락회로의 경우를 설명하면, DC-DC 벅 변환기의 스위치는 인버터 형태로 구성되는데 두 개의 트랜지스터가 상보적으로 동작하여 NMOS가 켜지면 PMOS가 꺼지고, PMOS가 켜지면 NMOS가 꺼지는 형태의 동작형태를 가지고 있다.First, in the case of the power switch short circuit, the switch of the DC-DC buck converter is configured in the form of an inverter, in which two transistors operate complementarily, the PMOS is turned off when the NMOS is turned on, and the NMOS is turned off when the PMOS is turned on. It has a form of operation.
하지만 파워스위치의 사이즈는 보통 수만μm이므로 MOS에 기생적으로 생성되는 커패시턴스가 커지게 되며 이 경우 스위치가 각각 On/Off되는 시간이 지연된다.However, since the size of power switches is usually tens of thousands of micrometers, the parasitic capacitance generated in the MOS becomes large, in which case the time for each switch to be turned on and off is delayed.
이러한 지연에 의해 순간적으로 두 개의 스위치가 단락이 되면서 매우 큰 전력손실을 가져올 뿐 아니라 파워트랜지스터에도 영향을 끼치게 된다.This delay causes the two switches to short-circuit momentarily, leading to very large power losses as well as affecting the power transistor.
따라서 도 2와 같이 NMOS와 PMOS가 동시에 켜지고 꺼지는 시간(t1, t2)인 사구간(Dead-time)이 필요하게 된다. Therefore, as shown in FIG. 2, a dead-time, which is a time t1 and t2, of which the NMOS and the PMOS are simultaneously turned on and off is required.
이하 본 발명에 의한 사구간제어(dead-time control)에 대하여 도면과 함께 상세히 설명한다.Hereinafter, dead-time control according to the present invention will be described in detail with reference to the accompanying drawings.
적당한 시간의 사구간을 결정하기란 매우 어렵다. 왜냐하면 파워스위치의 크기, 입력전압, 부하전류 및 기생커패시터와의 상관관계로 결정되기 때문이다. 도 2에 도시된 것과 같이 적절한 사구간인 t1, t2를 결정하려면 아래의 수식 1, 2에 맞는 t1, t2를 구해야 한다.It is very difficult to determine the appropriate time range. This is because the power switch size, input voltage, load current, and parasitic capacitors are determined by correlation. As illustrated in FIG. 2, t1 and t2 corresponding to
상기 수식 1, 2 에서, t1과 t2는 각각 도2와 상기에 설명된 사구간의 간격을 의미하고, Cx는 각 장치에 존재하는 기생 커패시턴스, Vin은 DC-DC 벅 변환기의 입력 전압(도1의 100), ΔI는 인턱터에 흐르는 리플전류, I0는 도 1의 110을 각각 의 미한다.In
기존의 고정된 시간의 사구간제어기는 도 3에 도시되는데, 이 회로는 각 NOR게이트, NAND게이트, NOT게이트의 연결로 구성되어 지연시간이 고정되기 때문에 부하전류가 바뀌거나 입력전압이 바뀌었을 경우 최대의 효율을 나타내기 어렵고 지연시간을 길게 하기 위해서는 인버터의 개수가 기하급수적으로 늘어나야 하기 때문에 비효율적이다.The conventional fixed time deadlock controller is shown in FIG. 3, and this circuit is composed of the connection of each NOR gate, NAND gate, and NOT gate, so that the delay time is fixed, so that the load current or the input voltage is changed. It is inefficient because the number of inverters must increase exponentially in order to show the maximum efficiency and to increase the delay time.
이러한 비효율을 해결하기 위해 본 발명이 제안한 사구간제어기가 도 11에 도시되어 있으며, 이를 각 회로로 분석한 도면이 각각 도 4 및 도 5에 도시되어 있다.In order to solve this inefficiency, the four-way controller proposed by the present invention is shown in FIG. 11, and the diagrams analyzed by the respective circuits are shown in FIGS. 4 and 5, respectively.
도 4는 파워스위치의 NMOS입력신호를 발생시키는데 NOR, NAND, NOT 게이트들과 지연발생회로 및 듀티보정회로로 구성되어 있다.4 is an NMOS input signal of a power switch, which is composed of NOR, NAND and NOT gates, a delay generation circuit, and a duty compensation circuit.
먼저 입력으로 PWM신호가 들어오면 듀티 보정회로(Duty corrector)를 이용하여 PWM신호의 하강지연시간을 제어한다. 그 후 지연발생회로(Delay generator)를 이용하여 PWM신호의 상승지연시간을 제어하게 된다. First, when a PWM signal is input, the fall delay time of the PWM signal is controlled by using a duty corrector. Thereafter, the rising delay time of the PWM signal is controlled by using a delay generator.
이와 같이 NMOS 입력신호를 발생시키면, 파워스위치의 PMOS와 동기를 맞추기 위하여 래치를 이용하는데, 도 5에서의 SR 래치와 NOT 게이트로 구성되며, PWM신호와 도 4에서 발생되는 Vctrl신호를 래치로 입력시킨다. 래치는 두 신호의 동기를 맞추어 주는 역할을 하기 때문에 파워스위치의 동기를 맞출 수 있게 된다.When the NMOS input signal is generated in this way, a latch is used to synchronize with the PMOS of the power switch. The latch is composed of an SR latch and a NOT gate in FIG. 5, and a PWM signal and a V ctrl signal generated in FIG. 4 are latched. Enter it. The latch plays a role of synchronizing the two signals so that the power switch can be synchronized.
좀 더 자세히 설명을 위하여 도 6과 도 7에 각각 듀티 보정회로와 지연발생 회로를 도시하였다.6 and 7 illustrate the duty cycle correction circuit and the delay generation circuit, respectively.
도 6과 도 7에 있는 전류원은 본 발명에 의한 사구간제어 회로가 전류구동방식의 DC-DC 벅 변환기이므로 전류감지회로를 사용하여야 한다. 이때 사용되는 전류감지회로를 이용하여 전력손실을 최소화 하도록 하였다. In the current source shown in Figs. 6 and 7, the four-zone control circuit according to the present invention is a current-driven DC-DC buck converter, so a current sensing circuit should be used. At this time, the current sensing circuit is used to minimize the power loss.
도 6의 듀티 보정회로는 먼저 전류감지회로(Ictrl)에서 발생되는 전류를 이용하여 커패시터 C1을 충전을 한다. 충전되는 시간동안 듀티비율이 바뀌게 된다. 이때 트랜지스터 M1은 커패시터 C1을 방전시키기 위하여 PWM 신호를 인가하여 동기를 맞추는 역할을 한다.The duty cycle correction circuit of FIG. 6 first charges the capacitor C1 using the current generated from the current sensing circuit I ctrl . The duty ratio changes during the charging time. At this time, the transistor M1 serves to synchronize by applying a PWM signal to discharge the capacitor C1.
지연발생회로인 도 7은 인가되는 전류감지회로(Ictrl)에서 발생되는 전류를 이용하여 커패시터 Cdelay를 충전한다. 이때 커패시터를 충전하는 시간동안 지연된다.7, which is a delay generation circuit, charges the capacitor C delay using the current generated from the applied current sensing circuit I ctrl . This is a delay during the charging time of the capacitor.
이와 같이 도 6과 도 7의 회로를 이용하여 부하전류에 따라서 사구간(Dead-time)을 조절한다.As described above, the dead-time is adjusted according to the load current using the circuits of FIGS. 6 and 7.
본 발명에서 제안된 가변적인 사구간제어기(Adjustable Dead time controller)는 도2와 같이 t1과 t2의 시간을 동일하게 제어할 수 있는 장점을 가지고 있다.The adjustable dead time controller proposed in the present invention has the advantage of controlling the time of t1 and t2 equally as shown in FIG.
도 8은 본 발명에 의한 가변적인 사구간제어기에 입력되는 NMOS와 PMOS의 입력파형을 나타내고, 도 9는 본 발명에 의한 사구간의 상승지연시간을 도 10은 본 발명에 의한 사구간의 하강지연시간을 각각 도시하고 있다.8 shows input waveforms of NMOS and PMOS input to the variable four-foot controller according to the present invention. FIG. 9 shows the rising delay time of the four-slope section according to the present invention. Each is shown.
도 9와 도 10에서와 같이 상승지연과 하강지연시간이 모두 6ns로 동일함을 알 수 있다.As shown in FIG. 9 and FIG. 10, it can be seen that the rising delay and the falling delay time are the same as 6 ns.
이상과 같이 본 발명에 의한 가변적인 사구간제어기를 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술사상 범위내에서 당업자에 의해 다양한 변형이 이루어질 수 있음은 물론이다.As described above with reference to the drawings illustrating a variable range controller according to the present invention, the present invention is not limited by the embodiments and drawings disclosed herein, those skilled in the art within the scope of the technical spirit of the present invention Of course, various modifications may be made.
도 1은 본 발명의 사구간 제어기가 사용되는 DC-DC 벅 변환기를 나타낸다.1 shows a DC-DC buck converter in which a quadrature controller of the present invention is used.
도 2는 스위치의 NMOS와 PMOS가 동시에 켜지고 꺼지는 시간(t1, t2)인 사구간(Dead-time)을 도시한다. FIG. 2 shows dead-time, which is the time t1 and t2 at which the NMOS and PMOS of the switch are turned on and off simultaneously.
도 3은 기존의 고정된 시간의 사구간제어기를 도시한다.3 shows a conventional fixed time deadlock controller.
도 4는 본 발명에 의한 파워스위치의 NMOS입력신호를 발생시키는 회로를 도시한다.4 shows a circuit for generating an NMOS input signal of a power switch according to the present invention.
도 5는 본 발명에 의한 파워스위치의 PMOS입력신호를 발생시키는 회로를 도시한다.5 shows a circuit for generating a PMOS input signal of a power switch according to the present invention.
도 6은 본 발명에 의한 NMOS입력신호 발생장치내의 듀티 보정회로를 도시한다.Fig. 6 shows a duty cycle correction circuit in the NMOS input signal generator according to the present invention.
도 7은 본 발명에 의한 NMOS입력신호 발생장치내의 지연발생회로를 도시한다.Fig. 7 shows a delay generation circuit in the NMOS input signal generator according to the present invention.
도 8은 본 발명에 의한 가변적인 사구간제어기에 입력되는 NMOS와 PMOS의 입력파형을 도시한다.8 illustrates input waveforms of an NMOS and a PMOS input to a variable quadrature controller according to the present invention.
도 9는 본 발명에 의한 사구간의 상승지연시간을 도시한다.Figure 9 shows the rise delay time of the four-stage according to the present invention.
도 10은 본 발명에 의한 사구간의 하강지연시간을 도시한다.Figure 10 shows the fall delay time of the four-stage according to the present invention.
도 11은 본 발명에 의한 사구간제어기 회로 전체를 도시한다.Fig. 11 shows the entire dead zone controller circuit in accordance with the present invention.
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