KR101109131B1 - Apparatus for controlling analog voltage and method thereof - Google Patents

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Abstract

본 발명은 전압 제어 장치 및 구동 방법에 관한 것이다.

본 발명의 전압 제어 장치는 비교부 전류 공급부, PMOS 비교부 및 NMOS 비교부를 포함한다. 비교부 전류 공급부는 출력 전류 생성을 위한 전류를 공급한다. PMOS 비교부는 입력 단자에 인가되는 입력 전압을 제1 기준 전압 및 제2 기준 전압과 비교하며, 비교 결과에 따라 비교부 전류 공급부로부터 전달되는 공급 전류를 전달하는 경로를 형성하여 출력 전류를 생성한다. NMOS 비교부는 입력 전압을 제2 기준 전압 및 제3 기준 전압과 비교하며, 비교 결과에 따라 비교부 전류 공급부로부터 전달되는 공급 전류를 전달하는 경로를 형성하여 출력 전류를 생성한다. 이때, 제1 기준 전압은 문턱 전압보다 작은 값으로 설정되고, 제2 기준 전압은 문턱 전압보다 큰 값으로 설정되며, 제3 기준 전압은 제2 기준 전압보다 큰 값으로 설정된다.

Figure R1020080113587

전압 제어 장치, 낮은 전원 전압, 문턱 전압, 이득 제어 범위, 커런트 미러(Current Mirror)

The present invention relates to a voltage control device and a driving method.

The voltage control device of the present invention includes a comparator current supply part, a PMOS comparator and an NMOS comparator. The comparator current supply supplies a current for generating the output current. The PMOS comparator compares the input voltage applied to the input terminal with the first reference voltage and the second reference voltage, and forms a path for transmitting the supply current delivered from the comparator current supply unit according to the comparison result to generate the output current. The NMOS comparator compares the input voltage with the second reference voltage and the third reference voltage, and forms an output current by forming a path for delivering the supply current delivered from the comparator current supply unit according to the comparison result. In this case, the first reference voltage is set to a value smaller than the threshold voltage, the second reference voltage is set to a value greater than the threshold voltage, and the third reference voltage is set to a value greater than the second reference voltage.

Figure R1020080113587

Voltage Control, Low Supply Voltage, Threshold Voltage, Gain Control Range, Current Mirror

Description

전압 제어 장치 및 구동 방법{APPARATUS FOR CONTROLLING ANALOG VOLTAGE AND METHOD THEREOF}Voltage control device and driving method {APPARATUS FOR CONTROLLING ANALOG VOLTAGE AND METHOD THEREOF}

본 발명은 전압 제어 장치 및 구동 방법에 관한 것으로, 특히 낮은 전원 전압에서도 충분한 이득 제어 범위를 가질 수 있는 전압 제어 장치 및 구동 방법에 관한 것이다.The present invention relates to a voltage control device and a driving method, and more particularly, to a voltage control device and a driving method that can have a sufficient gain control range even at a low power supply voltage.

유무선 통신 시스템에서 송수신되는 신호의 크기는 전송 환경에 따라 편차가 매우 크다. 이처럼 다양한 크기로 송수신되는 신호는 유무선 통신 시스템의 송신단 또는 수신단에서의 전송 환경에 따라 일정한 크기로 변환된다. 이와 같이 전송 환경에 따라 편차가 큰 신호를 제어하기 위해서 전압 제어 장치가 사용되며, 이러한 전압 제어 장치는 증폭기의 이득을 조절하거나 감쇄기의 감쇄량 등을 조절하는 형태로 구현되어 신호의 크기를 제어한다. In the wired / wireless communication system, the size of signals transmitted and received varies greatly depending on the transmission environment. The signals transmitted and received in various sizes are converted into constant sizes according to the transmission environment at the transmitting end or the receiving end of the wired / wireless communication system. As such, a voltage control device is used to control a signal having a large deviation according to a transmission environment. The voltage control device is implemented in the form of adjusting the gain of the amplifier or the attenuation amount of the attenuator to control the size of the signal.

일반적인 전압 제어 장치의 입력부에는 주로 NMOS(N-channel Metal-Oxide Semiconductor)트랜지스터가 사용되며, NMOS 트랜지스터의 문턱 전압(Threshold Voltage)이상의 입력 신호만을 인식하여 제어함에 따라 문턱 전압 이하의 낮은 입력 전압에서는 충분한 이득 제어 범위를 갖지 못한다.NMOS (N-channel Metal-Oxide Semiconductor) transistor is mainly used as input part of general voltage control device, and it is sufficient at low input voltage below threshold voltage because it recognizes and controls only input signal above threshold voltage of NMOS transistor. It does not have a gain control range.

따라서, 전원 전압이 점차 낮아지고 있는 현재 기술에 적용하기 위해서는 NMOS 트랜지스터의 문턱 전압 이하에서도 충분한 이득 제어 범위를 가질 수 있는 전압 제어 장치가 필요하다.Therefore, in order to apply to the current technology in which the power supply voltage is gradually lowered, there is a need for a voltage control device capable of having a sufficient gain control range even below the threshold voltage of the NMOS transistor.

본 발명이 이루고자 하는 기술적 과제는 낮은 전원 전압에서도 충분한 이득 제어 범위를 가질 수 있는 전압 제어 장치 및 구동 방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a voltage control device and a driving method capable of having a sufficient gain control range even at a low power supply voltage.

상기한 목적을 달성하기 위한 본 발명의 특징에 따른 전압 제어 장치는 출력 전류 생성을 위한 전류를 공급하는 비교부 전류 공급부, 입력 단자에 인가되는 입력 전압을 제1 기준 전압(BV2) 및 제2 기준 전압(BV2)과 비교하며, 비교 결과에 따라 상기 비교부 전류 공급부로부터 전달되는 공급 전류를 전달하는 경로를 형성하여 출력 전류를 생성하는 PMOS 비교부, 그리고 상기 입력 전압을 제2 기준 전압(BV2) 및 제3 기준 전압(BV3)과 비교하며, 비교 결과에 따라 상기 비교부 전류 공급부로부터 전달되는 공급 전류를 전달하는 상기 경로를 형성하여 상기 출력 전류를 생성하는 NMOS 비교부를 포함하며, 상기 제1 기준 전압(BV1)은 문턱 전압보다 작은 값으로 설정되고, 상기 제2 기준 전압(BV2)은 상기 문턱 전압보다 큰 값으로 설정되며, 상기 제3 기준 전압(BV3)은 상기 제2 기준 전압(BV2)보다 큰 값으로 설정된다.According to an aspect of the present invention, a voltage control device includes a comparator current supply unit for supplying a current for generating an output current, an input voltage applied to an input terminal, and a first reference voltage BV2 and a second reference. A PMOS comparator for generating an output current by forming a path for transferring the supply current delivered from the comparator current supply part according to the comparison result, and comparing the input voltage BV2 with the second reference voltage BV2 And an NMOS comparator configured to generate the output current by forming a path for transferring a supply current delivered from the comparator current supply part according to a comparison result, compared to a third reference voltage BV3. The voltage BV1 is set to a value smaller than the threshold voltage, the second reference voltage BV2 is set to a value greater than the threshold voltage, and the third reference voltage BV3 is Than the second reference voltage (BV2) is set to a large value.

본 발명의 다른 특징에 따른 전압 제어 장치는 제1 전압(GND)을 공급하는 제1 전원에 소스 전극이 연결되어 있는 제1 트랜지스터(M9), 상기 제1 트랜지스터(M9)의 드레인 전극에 각각의 소스 전극이 연결되어 있으며, 차동 증폭기 형태로 연결되어 있는 제2 및 제3 트랜지스터(M1, M2), 상기 제3 트랜지스터(M2)의 드레인 전극에 각각의 소스 전극이 연결되어 있으며, 차동 증폭기 형태로 연결되어 있는 제4 및 제5 트랜지스터(M3, M4), 상기 제2 트랜지스터(M1)의 드레인 전극에 드레인 전극이 연결되어 있으며, 제2 전압(VDD)을 공급하는 제2 전원에 소스 전극이 연결되어 있는 제6 트랜지스터(M8), 상기 제6 트랜지스터(M8)와 커런트 미러(Current Mirror) 형태로 연결되어 있으며, 상기 제2 전원에 소스 전극이 연결되어 있는 제7 트랜지스터(M7), 그리고 상기 제7 트랜지스터(M7)의 드레인 전극에 각각의 소스 전극이 연결되어 있으며, 차동 증폭기 형태로 연결되어 있는 제8 및 제9 트랜지스터(M5, M6)를 포함하며, 상기 제3 트랜지스터(M2)의 게이트 전극과 상기 제5 및 제8 트랜지스터(M4, M5)의 게이트 전극이 연결되는 접점이 입력 단자에 연결되어 있다.According to another aspect of the present invention, a voltage control device includes a first transistor M9 having a source electrode connected to a first power supply for supplying a first voltage GND, and a drain electrode of the first transistor M9. The source electrode is connected, and each source electrode is connected to the second and third transistors M1 and M2 and the drain electrode of the third transistor M2 which are connected in the form of a differential amplifier. A drain electrode is connected to the fourth and fifth transistors M3 and M4 and a drain electrode of the second transistor M1, and a source electrode is connected to a second power source that supplies a second voltage VDD. A sixth transistor M8, a seventh transistor M7 connected to the sixth transistor M8 in the form of a current mirror, and a source electrode connected to the second power supply, and the seventh transistor M7; 7 of transistor (M7) Each source electrode is connected to the lane electrode, and includes eighth and ninth transistors M5 and M6 connected in the form of a differential amplifier. The gate electrode and the fifth and fifth electrodes of the third transistor M2 are connected. 8 The contact point to which the gate electrodes of the transistors M4 and M5 are connected is connected to the input terminal.

본 발명의 다른 특징에 따른 차동 증폭기 형태로 연결되어 있는 제1 및 제2 트랜지스터(M1, M2)와 제3 및 제4 트랜지스터(M3, M4)를 포함하는 NMOS 비교부, 상기 1 및 제2 트랜지스터(M1, M2) 각각의 소스 전극에 드레인 전극이 연결되어 있는 제5 트랜지스터(M9)를 포함하는 비교부 전류 공급부 및 상기 NMOS 비교부에 연결되어 있으며 차동 증폭기 형태로 연결되어 있는 제6 및 제7 트랜지스터(M5, M6)를 포함하는 PMOS 비교부를 포함하는 전압 제어 장치의 구동 방법에 있어서,An NMOS comparator including first and second transistors M1 and M2 and third and fourth transistors M3 and M4 connected in the form of a differential amplifier according to another feature of the present invention, and the first and second transistors (M1, M2) a comparator current supply unit including a fifth transistor M9 having a drain electrode connected to each of the source electrodes, and sixth and seventh terminals connected to the NMOS comparator and connected in a differential amplifier form; In the driving method of the voltage control device comprising a PMOS comparator including transistors M5, M6,

입력 단자에 인가되는 입력 전압이 제1 기준 전압(BV1)보다 작으면, 상기 제5 트랜지스터(M9)를 통해 공급되는 전류를 상기 제1 트랜지스터(M1)를 통해 제6 트랜지스터(M5)로 전달하는 단계, 상기 입력 전압이 상기 제1 기준 전압(BV1)과 상기 제2 기준 전압(BV2) 사이면, 상기 제5 트랜지스터(M9)를 통해 공급되는 전류를 상기 제1 트랜지스터(M1)를 통해 제7 트랜지스터(M6)로 전달하는 단계, 상기 입력 전압이 상기 제2 기준 전압(BV2)과 제3 기준 전압(BV3) 사이면, 상기 제5 트랜지스터(M9)를 통해 공급되는 전류를 상기 제2 트랜지스터(M2)를 통해 제3 트랜지스터(M3)로 전달하는 단계, 그리고 상기 입력 전압이 상기 제3 기준 전압(BV3)보다 크면, 상기 제5 트랜지스터(M9)를 통해 공급되는 전류를 상기 제2 트랜지스터(M2)를 통해 제4 트랜지스터(M4)로 전달하는 단계를 포함한다.When the input voltage applied to the input terminal is smaller than the first reference voltage BV1, the current supplied through the fifth transistor M9 is transferred to the sixth transistor M5 through the first transistor M1. In an embodiment, when the input voltage is between the first reference voltage BV1 and the second reference voltage BV2, a current supplied through the fifth transistor M9 is transferred through the first transistor M1. When the input voltage is between the second reference voltage BV2 and the third reference voltage BV3, the current supplied through the fifth transistor M9 is transferred to the transistor M6. Transferring the second transistor M3 through M2 to the third transistor M3, and when the input voltage is greater than the third reference voltage BV3, the current supplied through the fifth transistor M9 is transferred to the second transistor M2. ) Is transferred to the fourth transistor M4.

이상에서 살펴본 바와 같이, 본 발명에 따르면 낮은 전원 전압에서도 충분한 이득 제어 범위를 제공할 수 있다.As described above, the present invention can provide a sufficient gain control range even at a low power supply voltage.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. In the drawings, parts irrelevant to the description are omitted in order to clearly describe the present invention, and like reference numerals designate like parts throughout the specification.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하 는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.Throughout the specification, when a part is "connected" to another part, this includes not only "directly connected" but also "electrically connected" with another element in between. . In addition, when a part is said to "include" a certain component, which means that it can further include other components, except for the other components unless otherwise stated.

이하, 도 1 내지 도 4를 참조하여 NMOS 트랜지스터의 문턱 전압보다 낮은 전압에서도 이득 제어 범위를 가질 수 있는 본 발명의 실시예에 따른 전압 제어 장치에 대하여 구체적으로 설명한다.Hereinafter, a voltage control device according to an exemplary embodiment of the present invention may have a gain control range even at a voltage lower than a threshold voltage of an NMOS transistor with reference to FIGS. 1 to 4.

도 1은 본 발명의 실시예에 따른 전압 제어 장치를 나타내는 도면이며, 도 2는 도 1에 도시한 전압 제어 장치에 인가되는 바이어스 전압의 일례를 나타내는 도면이다. 도 1에서는 트랜지스터(M1, M2, M3, M4, M9, M10, M15, M16, M17, M18)를 n채널 전계 효과 트랜지스터, 특히 NMOS(n-channel metal oxide semiconductor) 트랜지스터로 도시하였으며, 트랜지스터(M5, M6, M7, M8, M11, M12, M13, M14)를 p채널 전계 효과 트랜지스터, 특히 PMOS(p-channel metal oxide semiconductor) 트랜지스터로 도시하였으나 이에 한정되지 않으며, 유사한 기능을 하는 다른 트랜지스터가 사용될 수도 있다. 1 is a view showing a voltage control device according to an embodiment of the present invention, Figure 2 is a view showing an example of a bias voltage applied to the voltage control device shown in FIG. In FIG. 1, transistors M1, M2, M3, M4, M9, M10, M15, M16, M17, and M18 are illustrated as n-channel field effect transistors, in particular, n-channel metal oxide semiconductor (NMOS) transistors. , M6, M7, M8, M11, M12, M13, and M14 are illustrated as p-channel field effect transistors, in particular, p-channel metal oxide semiconductor (PMOS) transistors, but are not limited thereto. Other transistors having similar functions may be used. have.

도 1에 도시한 바와 같이, 전압제어 장치(100)는 NMOS 비교부(110), PMOS 비교부(120), 비교부 전류 공급부(130), 출력부 전류 공급부(140) 및 출력부(150)를 포함한다.As shown in FIG. 1, the voltage control device 100 includes an NMOS comparator 110, a PMOS comparator 120, a comparator current supply unit 130, an output unit current supply unit 140, and an output unit 150. It includes.

NMOS 비교부(110)는 차동 증폭기 형태로 각각 연결된 트랜지스터(M1, M2) 및 트랜지스터(M3, M4)를 포함한다. 트랜지스터(M1)의 게이트 전극은 기준전압 입력 단자(REF2)에 연결되어 있으며, 트랜지스터(M2)의 게이트 전극은 입력 단자(IN)에 연결되어 있다. 트랜지스터(M1)의 소스 전극은 트랜지스터(M2)의 소스 전극과 연결되어 있으며, 트랜지스터(M2)의 드레인 전극은 트랜지스터(M3)의 소스 전극과 트랜 지스터(M4)의 소스 전극이 연결되는 노드(N1)에 연결되어 있다. 트랜지스터(M3)의 게이트 전극은 기준전압 입력 단자(REF3)에 연결되어 있으며, 트랜지스터(M4)의 게이트 전극은 트랜지스터(M2)와 입력 단자(IN)의 접점에 연결되어 있다. 이때, 기준전압 입력 단자(REF2)에는 바이어스 전압(BV2)가 인가되고, 기준전압 입력 단자(REF3)에는 바이어스 전압(BV3)가 인가되며, 입력 단자(IN)에는 입력 전압(Vcontrol)이 인가된다.The NMOS comparator 110 includes transistors M1 and M2 and transistors M3 and M4, respectively, connected in the form of a differential amplifier. The gate electrode of the transistor M1 is connected to the reference voltage input terminal REF2, and the gate electrode of the transistor M2 is connected to the input terminal IN. The source electrode of the transistor M1 is connected to the source electrode of the transistor M2, and the drain electrode of the transistor M2 is the node N1 to which the source electrode of the transistor M3 and the source electrode of the transistor M4 are connected. ) The gate electrode of the transistor M3 is connected to the reference voltage input terminal REF3, and the gate electrode of the transistor M4 is connected to a contact between the transistor M2 and the input terminal IN. At this time, a bias voltage BV2 is applied to the reference voltage input terminal REF2, a bias voltage BV3 is applied to the reference voltage input terminal REF3, and an input voltage V control is applied to the input terminal IN. do.

PMOS 비교부(120)는 차동 증폭기 형태로 연결된 트랜지스터(M5, M6)를 포함한다. 트랜지스터(M5)의 게이트 전극은 NMOS 비교부(110)의 트랜지스터(M4)의 게이트 전극에 연결되어 있으며, 트랜지스터(M6)의 게이트 전극은 기준전압 입력 단자(REF1)에 연결되어 있다. 이때, 기준전압 입력 단자(REF1)에는 바이어스 전압(BV1)가 인가된다. The PMOS comparator 120 includes transistors M5 and M6 connected in the form of a differential amplifier. The gate electrode of the transistor M5 is connected to the gate electrode of the transistor M4 of the NMOS comparator 110, and the gate electrode of the transistor M6 is connected to the reference voltage input terminal REF1. At this time, the bias voltage BV1 is applied to the reference voltage input terminal REF1.

비교부 전류 공급부(130)는 커런트 미러(Current Mirror) 형태로 연결된 트랜지스터(M7, M8) 및 트랜지스터(M9, M10)를 포함한다. 트랜지스터(M7)의 드레인 전극은 트랜지스터(M5)의 소스 전극과 트랜지스터(M6)의 소스 전극이 연결되는 노드(N2)에는 연결되어 있으며, 게이트 전극은 트랜지스터(M8)의 게이트 전극에 연결되어 있다. 여기서, 트랜지스터(M8)의 드레인 전극은 NMOS 비교부(110)의 트랜지스터(M1)의 드레인 전극과 연결되어 있으며, 소스 전극은 전원(VDD)에 연결되어 있다. 트랜지스터(M9)의 드레인 전극은 트랜지스터(M1, M2)의 각 소스 전극이 연결되는 접점에 연결되어 있으며, 게이트 전극은 트랜지스터(M10)의 게이트 전극에 연결되어 있다. 여기서, 트랜지스터(M10)의 드레인 전극은 전류원의 일단에 연결되고, 전류원의 다른 일단은 전원(VDD)에 연결되어 있다.The comparator current supply unit 130 includes transistors M7 and M8 and transistors M9 and M10 connected in the form of a current mirror. The drain electrode of the transistor M7 is connected to the node N2 to which the source electrode of the transistor M5 and the source electrode of the transistor M6 are connected, and the gate electrode is connected to the gate electrode of the transistor M8. Here, the drain electrode of the transistor M8 is connected to the drain electrode of the transistor M1 of the NMOS comparator 110, and the source electrode is connected to the power supply VDD. The drain electrode of the transistor M9 is connected to the contact point to which the source electrodes of the transistors M1 and M2 are connected, and the gate electrode is connected to the gate electrode of the transistor M10. Here, the drain electrode of the transistor M10 is connected to one end of the current source, and the other end of the current source is connected to the power supply VDD.

출력부 전류 공급부(140)는 커런트 미러(Current Mirror) 형태로 각각 연결된 트랜지스터(M11, M12) 및 트랜지스터(M13, M14)를 포함한다. 트랜지스터(M11)의 게이트 전극은 트랜지스터(M12)의 게이트 전극과 연결되어 있으며, 드레인 전극은 NMOS 비교부(110)의 트랜지스터(M3)의 드레인 전극에 연결되어 있다. 트랜지스터(M13)의 게이트 전극은 트랜지스터(M14)의 게이트 전극과 연결되어 있으며, 드레인 전극은 NMOS 비교부(110)의 트랜지스터(M4)의 드레인 전극에 연결되어 있다.The output current supply unit 140 includes transistors M11 and M12 and transistors M13 and M14, respectively, connected in the form of a current mirror. The gate electrode of the transistor M11 is connected to the gate electrode of the transistor M12, and the drain electrode is connected to the drain electrode of the transistor M3 of the NMOS comparator 110. The gate electrode of the transistor M13 is connected to the gate electrode of the transistor M14, and the drain electrode is connected to the drain electrode of the transistor M4 of the NMOS comparator 110.

출력부(150)는 트랜지스터(M15, M16, M17, M18)를 포함한다. 트랜지스터(M15)의 드레인 전극은 PMOS 비교부(120)의 트랜지스터(M5)의 드레인 전극에 연결되어 있고, 게이트 전극은 출력 단자(OUT1)와 연결되어 있으며, 출력 단자(OUT1)는 회로(C1)에 연결되어 있다. 트랜지스터(M16)의 드레인 전극은 PMOS 비교부(120)의 트랜지스터(M6)의 드레인 전극에 연결되어 있고, 게이트 전극은 출력 단자(OUT2)와 연결되어 있으며, 출력 단자(OUT2)는 회로(C2)에 연결되어 있다. 트랜지스터(M17)의 드레인 전극은 출력부 전류 공급부(140)의 트랜지스터(M12)의 드레인 전극에 연결되어 있고, 게이트 전극은 출력 단자(OUT3)와 연결되어 있으며, 출력 단자(OUT3)는 회로(C3)에 연결되어 있다. 트랜지스터(M18)의 드레인 전극은 출력부 전류 공급부(140)의 트랜지스터(M14)의 드레인 전극에 연결되어 있고, 게이트 전극은 출력 단자(OUT4)와 연결되어 있으며, 출력 단자(OUT4)는 회로(C4)에 연결되어 있다.The output unit 150 includes transistors M15, M16, M17, and M18. The drain electrode of the transistor M15 is connected to the drain electrode of the transistor M5 of the PMOS comparator 120, the gate electrode is connected to the output terminal OUT1, and the output terminal OUT1 is connected to the circuit C1. Is connected to. The drain electrode of the transistor M16 is connected to the drain electrode of the transistor M6 of the PMOS comparator 120, the gate electrode is connected to the output terminal OUT2, and the output terminal OUT2 is the circuit C2. Is connected to. The drain electrode of the transistor M17 is connected to the drain electrode of the transistor M12 of the output current supply unit 140, the gate electrode is connected to the output terminal OUT3, and the output terminal OUT3 is connected to the circuit C3. ) The drain electrode of the transistor M18 is connected to the drain electrode of the transistor M14 of the output current supply unit 140, the gate electrode is connected to the output terminal OUT4, and the output terminal OUT4 is connected to the circuit C4. )

도 2를 참조하면, 본 발명의 실시예에 따른 기준전압 입력 단자(REF1)에 인 가되는 바이어스 전압(BV1)은 NMOS 트랜지스터의 문턱 전압(Vth)보다 소정의 크기만큼 작은 값으로 설정된다. 그리고, 기준전압 입력 단자(REF2)에 인가되는 바이어스 전압(BV2)은 NMOS 트랜지스터의 문턱 전압(Vth)보다 소정의 크기만큼 큰 값으로 설정되며, 바이어스 전압(BV3)보다 작은 값으로 설정된다. 기준전압 입력 단자(REF3)에 인가되는 바이어스 전압(BV3)은 바이어스 전압(BV2)보다 큰 값으로 설정된다.2, the bias voltage BV1 applied to the reference voltage input terminal REF1 according to the embodiment of the present invention is set to a value smaller than the threshold voltage Vth of the NMOS transistor. The bias voltage BV2 applied to the reference voltage input terminal REF2 is set to a value larger than the threshold voltage Vth of the NMOS transistor by a predetermined size and is set to a value smaller than the bias voltage BV3. The bias voltage BV3 applied to the reference voltage input terminal REF3 is set to a value larger than the bias voltage BV2.

이하, 도 3 및 도 4를 참조하여 본 발명의 실시예에 따른 전압 제어 장치에서 이득 제어 범위를 설정하는 동작에 대하여 구체적으로 설명한다.Hereinafter, an operation of setting a gain control range in the voltage control device according to the embodiment of the present invention will be described in detail with reference to FIGS. 3 and 4.

도 3은 도 1에 도시한 전압 제어 장치로부터 출력되는 출력 전류를 나타내는 도면이며, 도 4는 일반적인 전압 제어 장치로부터 출력되는 출력 전류를 나타내는 도면이다. 3 is a diagram showing an output current output from the voltage control device shown in FIG. 1, and FIG. 4 is a diagram showing an output current output from a general voltage control device.

먼저, 도 1 및 도 3을 참조하면, 기준전압 입력 단자(REF1, REF2, REF3)에 해당하는 바이어스 전압(BV1, BV2, BV3)이 인가된 상태에서 입력 단자(IN)에 인가되는 입력 전압(Vcontrol)이 바이어스 전압(BV1)보다 작은 값인 경우, 비교부 전류 공급부(130)의 트랜지스터(M9)는 항상 턴온되고, NMOS 비교부(110)의 트랜지스터(M2)의 게이트 전극에 인가되는 입력 전압(Vcontrol)의 크기보다 트랜지스터(M1)의 게이트 전극에 인가되는 바이어스 전압(BV2)의 크기가 더 크므로, 트랜지스터(M1)가 턴온된다. 이때, 비교부 전류 공급부(130)의 트랜지스터(M8)의 다이오드 역할에 따라 미러링된 전류에 의해 트랜지스터(M7)가 턴온된다. 그리고, PMOS 비교부(120)의 트랜지스터(M6)의 게이트 전극에 인가되는 바이어스 전압(BV1)의 크기보다 트랜지스터(M5)의 게이트 전극에 인가되는 입력 전압(Vcontrol)의 크기가 더 작으므로 트랜지스터(M5)가 턴온된다. 그러면, 출력부(150)의 트랜지스터(M15)를 통해 출력 전류(I1)가 공급되며, 출력 단자(OUT1)를 통해 흐르는 출력 전류(I1)에 의해 회로(C1)가 동작한다.First, referring to FIGS. 1 and 3, an input voltage applied to an input terminal IN in a state in which bias voltages BV1, BV2 and BV3 corresponding to the reference voltage input terminals REF1, REF2, and REF3 are applied thereto ( When V control is less than the bias voltage BV1, the transistor M9 of the comparator current supply unit 130 is always turned on and an input voltage applied to the gate electrode of the transistor M2 of the NMOS comparator 110. Since the magnitude of the bias voltage BV2 applied to the gate electrode of the transistor M1 is larger than that of (V control ), the transistor M1 is turned on. At this time, the transistor M7 is turned on by the mirrored current according to the diode role of the transistor M8 of the comparator current supply unit 130. In addition, since the magnitude of the input voltage V control applied to the gate electrode of the transistor M5 is smaller than that of the bias voltage BV1 applied to the gate electrode of the transistor M6 of the PMOS comparator 120, the transistor is smaller. M5 is turned on. Then, the output current I1 is supplied through the transistor M15 of the output unit 150, and the circuit C1 is operated by the output current I1 flowing through the output terminal OUT1.

기준전압 입력 단자(REF1, REF2, REF3)에 해당하는 바이어스 전압(BV1, BV2, BV3)이 인가된 상태에서 입력 단자(IN)에 인가되는 입력 전압(Vcontrol)이 바이어스 전압(BV1)과 바이어스 전압(BV2) 사이 값인 경우, 비교부 전류 공급부(130)의 트랜지스터(M9)는 항상 턴온되고, NMOS 비교부(110)의 트랜지스터(M2)의 게이트 전극에 인가되는 입력 전압(Vcontrol)의 크기보다 트랜지스터(M1)의 게이트 전극에 인가되는 바이어스 전압(BV2)의 크기가 더 크므로, 트랜지스터(M1)가 턴온된다. 이때, 비교부 전류 공급부(130)의 트랜지스터(M8)의 다이오드 역할에 따라 미러링된 전류에 의해 트랜지스터(M7)가 턴온된다. 그리고, PMOS 비교부(120)의 트랜지스터(M5)의 게이트 전극에 인가되는 입력 전압(Vcontrol)의 크기보다 트랜지스터(M6)의 게이트 전극에 인가되는 바이어스 전압(BV1)의 크기가 더 작으므로 트랜지스터(M6)가 턴온된다. 그러면, 출력부(150)의 트랜지스터(M16)를 통해 출력 전류(I2)가 공급되며, 출력 단자(OUT2)를 통해 흐르는 출력 전류(I2)에 의해 회로(C2)가 동작한다.When the bias voltages BV1, BV2, BV3 corresponding to the reference voltage input terminals REF1, REF2, and REF3 are applied, the input voltage V control applied to the input terminal IN is biased with the bias voltage BV1. In the case of the value between the voltages BV2, the transistor M9 of the comparator current supply unit 130 is always turned on and the magnitude of the input voltage V control applied to the gate electrode of the transistor M2 of the NMOS comparator 110. Since the magnitude of the bias voltage BV2 applied to the gate electrode of the transistor M1 is larger, the transistor M1 is turned on. At this time, the transistor M7 is turned on by the mirrored current according to the diode role of the transistor M8 of the comparator current supply unit 130. Since the bias voltage BV1 applied to the gate electrode of the transistor M6 is smaller than the magnitude of the input voltage V control applied to the gate electrode of the transistor M5 of the PMOS comparator 120, the transistor is smaller. M6 is turned on. Then, the output current I2 is supplied through the transistor M16 of the output unit 150, and the circuit C2 is operated by the output current I2 flowing through the output terminal OUT2.

기준전압 입력 단자(REF1, REF2, REF3)에 해당하는 바이어스 전압(BV1, BV2, BV3)이 인가된 상태에서 입력 단자(IN)에 인가되는 입력 전압(Vcontrol)이 바이어스 전압(BV2)과 바이어스 전압(BV3) 사이 값인 경우, 비교부 전류 공급부(130)의 트랜지스터(M9)는 항상 턴온되고, NMOS 비교부(110)의 트랜지스터(M1)의 게이트 전극에 인가되는 바이어스 전압(BV2)의 크기보다 트랜지스터(M2)의 게이트 전극에 인가되는 입력 전압(Vcontrol)의 크기가 더 크므로, 트랜지스터(M2)가 턴온된다. 그리고, 트랜지스터(M3)의 게이트 전극에 인가되는 바이어스 전압(BV3)의 크기가 트랜지스터(M4)의 게이트 전극에 인가되는 입력 전압(Vcontrol)의 크기보다 더 크므로 트랜지스터(M3)가 턴온된다. 이때, 출력부 전류 공급부(140)의 트랜지스터(M11)의 다이오드 역할에 따라 미러링된 전류에 의해 트랜지스터(M12)가 턴온된다. 그러면, 출력부(150)의 트랜지스터(M17)를 통해 출력 전류(I3)가 공급되며, 출력 단자(OUT3)를 통해 흐르는 출력 전류(I3)에 의해 회로(C3)가 동작한다.When the bias voltages BV1, BV2 and BV3 corresponding to the reference voltage input terminals REF1, REF2, and REF3 are applied, the input voltage V control applied to the input terminal IN is biased with the bias voltage BV2. In the case of a value between the voltages BV3, the transistor M9 of the comparator current supply 130 is always turned on and is larger than the magnitude of the bias voltage BV2 applied to the gate electrode of the transistor M1 of the NMOS comparator 110. Since the magnitude of the input voltage V control applied to the gate electrode of the transistor M2 is larger, the transistor M2 is turned on. Since the magnitude of the bias voltage BV3 applied to the gate electrode of the transistor M3 is greater than the magnitude of the input voltage V control applied to the gate electrode of the transistor M4, the transistor M3 is turned on. At this time, the transistor M12 is turned on by the mirrored current according to the diode role of the transistor M11 of the output unit current supply unit 140. Then, the output current I3 is supplied through the transistor M17 of the output unit 150, and the circuit C3 is operated by the output current I3 flowing through the output terminal OUT3.

기준전압 입력 단자(REF1, REF2, REF3)에 해당하는 바이어스 전압(BV1, BV2, BV3)이 인가된 상태에서 입력 단자(IN)에 인가되는 입력 전압(Vcontrol)이 바이어스 전압(BV3)보다 큰 값인 경우, 비교부 전류 공급부(130)의 트랜지스터(M9)는 항상 턴온되고, NMOS 비교부(110)의 트랜지스터(M1)의 게이트 전극에 인가되는 바이어스 전압(BV2)의 크기보다 트랜지스터(M2)의 게이트 전극에 인가되는 입력 전압(Vcontrol)의 크기가 더 크므로, 트랜지스터(M2)가 턴온된다. 그리고, 트랜지스터(M4)의 게이트 전극에 인가되는 입력 전압(Vcontrol)의 크기가 트랜지스터(M3)의 게이트 전극에 인가되는 바이어스 전압(BV3)의 크기보다 더 크므로 트랜지스터(M4)가 턴온된다. 이때, 출력부 전류 공급부(140)의 트랜지스터(M13)의 다이오드 역할에 따라 미러링된 전류에 의해 트랜지스터(M14)가 턴온된다. 그러면, 출력부(150)의 트랜지스터(M18)를 통해 출력 전류(I4)가 공급되며, 출력 단자(OUT4)를 통해 흐르는 출력 전류(I4)에 의해 회로(C4)가 동작한다.The input voltage V control applied to the input terminal IN is greater than the bias voltage BV3 while the bias voltages BV1, BV2 and BV3 corresponding to the reference voltage input terminals REF1, REF2, and REF3 are applied. In case of the value, the transistor M9 of the comparator current supply unit 130 is always turned on, and the transistor M2 is larger than the bias voltage BV2 applied to the gate electrode of the transistor M1 of the NMOS comparator 110. Since the magnitude of the input voltage V control applied to the gate electrode is larger, the transistor M2 is turned on. In addition, since the magnitude of the input voltage V control applied to the gate electrode of the transistor M4 is greater than the magnitude of the bias voltage BV3 applied to the gate electrode of the transistor M3, the transistor M4 is turned on. At this time, the transistor M14 is turned on by the mirrored current according to the diode role of the transistor M13 of the output unit current supply unit 140. Then, the output current I4 is supplied through the transistor M18 of the output unit 150, and the circuit C4 is operated by the output current I4 flowing through the output terminal OUT4.

이와 같이, 본 발명의 실시예에 따르면 입력 단자(IN)에 인가되는 입력 전압(Vcontrol)이 바이어스 전압(BV2)보다 작은 경우, 출력 전류(I1) 및 출력 전류(I2)에 의해 연결되는 회로(C1, C2)가 동작된다. 그러면 도 4에서와 같이 종래 입력 전압(Vcontrol)이 NMOS 트랜지스터의 문턱 전압(Vth)보다 낮은 경우 출력 전류(I1')에 의해 해당하는 회로 하나만이 동작되었던 것과는 달리 각각의 출력 단자(OUT1, OUT2)와 연결되는 두 개의 회로(C1, C2)가 동작됨에 따라 NMOS 트랜지스터의 문턱 전압(Vth)보다 낮은 전압에서도 충분한 이득 제어 범위를 가질 수 있다. 즉, 낮은 전원 전압에서도 충분한 이득 제어 범위를 가질 수 있다. 그리고, NMOS 트랜지스터의 문턱 전압(Vth)보다 낮은 입력 전압(Vcontrol)이 인가되는 경우 출력 전류(I1, I2)에 의해 출력 단자(OUT1, OUT2)와 연결되는 두 개의 회로(C1, C2)가 동작되고, NMOS 트랜지스터의 문턱 전압(Vth)보다 높은 입력 전압(Vcontrol)이 인가되는 경우 출력 전류(I3, I4)에 의해 출력 단자(OUT3, OUT4)와 연결되는 두 개의 회로(C3, C4)가 동작되므로 도 4에서와 같이 종래 출력 전류(I1', I2', I3', I4')에 의해 동작하는 개수와 같은 개수의 이득 제어 범위를 가질 수 있다.As described above, according to the exemplary embodiment of the present invention, when the input voltage V control applied to the input terminal IN is smaller than the bias voltage BV2, the circuit connected by the output current I1 and the output current I2. (C1, C2) are operated. Then, as shown in FIG. 4, when the conventional input voltage V control is lower than the threshold voltage Vth of the NMOS transistor, each output terminal OUT1 and OUT2 is different from the operation of only one circuit operated by the output current I1 ′. As the two circuits C1 and C2 are connected to each other, the gain control range may be sufficient even at a voltage lower than the threshold voltage Vth of the NMOS transistor. That is, it can have a sufficient gain control range even at a low power supply voltage. When the input voltage V control lower than the threshold voltage Vth of the NMOS transistor is applied, two circuits C1 and C2 connected to the output terminals OUT1 and OUT2 by the output currents I1 and I2 are connected. Two circuits C3 and C4 which are operated and connected to the output terminals OUT3 and OUT4 by the output currents I3 and I4 when an input voltage V control higher than the threshold voltage Vth of the NMOS transistor is applied. 4 may have a gain control range equal to the number operated by the conventional output currents I1 ', I2', I3 ', and I4' as shown in FIG.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.

도 1은 본 발명의 실시예에 따른 전압 제어 장치를 나타내는 도면이다.1 is a view showing a voltage control device according to an embodiment of the present invention.

도 2는 도 1에 도시한 전압 제어 장치에 인가되는 바이어스 전압의 일례를 나타내는 도면이다.FIG. 2 is a diagram illustrating an example of a bias voltage applied to the voltage control device shown in FIG. 1.

도 3은 도 1에 도시한 전압 제어 장치로부터 출력되는 출력 전류를 나타내는 도면이다.3 is a diagram illustrating an output current output from the voltage control device shown in FIG. 1.

도 4는 일반적인 전압 제어 장치로부터 출력되는 출력 전류를 나타내는 도면이다.4 is a diagram illustrating an output current output from a general voltage control device.

Claims (17)

출력 전류 생성을 위한 전류를 공급하는 비교부 전류 공급부,Comparator current supply unit for supplying a current for generating the output current, 입력 단자에 인가되는 입력 전압을 제1 기준 전압(BV1) 및 제2 기준 전압(BV2)과 비교하며, 비교 결과에 따라 상기 비교부 전류 공급부로부터 전달되는 공급 전류를 전달하는 경로를 형성하여 출력 전류를 생성하는 PMOS 비교부, 그리고The input voltage applied to the input terminal is compared with the first reference voltage BV1 and the second reference voltage BV2, and the output current is formed by forming a path for delivering the supply current delivered from the current supply of the comparator according to the comparison result. PMOS comparator to generate a, and 상기 입력 전압을 제2 기준 전압(BV2) 및 제3 기준 전압(BV3)과 비교하며, 비교 결과에 따라 상기 비교부 전류 공급부로부터 전달되는 공급 전류를 전달하는 상기 경로를 형성하여 상기 출력 전류를 생성하는 NMOS 비교부를 포함하며,The input voltage is compared with a second reference voltage BV2 and a third reference voltage BV3, and the output current is generated by forming the path for transmitting a supply current delivered from the comparator current supply unit according to a comparison result. Includes an NMOS comparator, 상기 제1 기준 전압(BV1)은 문턱 전압보다 작은 값으로 설정되고, 상기 제2 기준 전압(BV2)은 상기 문턱 전압보다 큰 값으로 설정되며, 상기 제3 기준 전압(BV3)은 상기 제2 기준 전압(BV2)보다 큰 값으로 설정되는 전압 제어 장치.The first reference voltage BV1 is set to a value smaller than a threshold voltage, the second reference voltage BV2 is set to a value greater than the threshold voltage, and the third reference voltage BV3 is set to a second reference voltage. Voltage control device set to a value greater than voltage BV2. 제1항에 있어서,The method of claim 1, 상기 입력 전압이 상기 제1 기준 전압(BV1)보다 작으면, 상기 PMOS 비교부의 제1 경로를 통해 상기 출력 전류를 생성하며,When the input voltage is less than the first reference voltage BV1, the output current is generated through the first path of the PMOS comparator. 상기 입력 전압이 상기 제2 기준 전압(BV2)과 제3 기준 전압(BV3) 사이면, 상기 PMOS 비교부의 상기 제1 경로와 다른 제2 경로를 통해 상기 출력 전류를 생성하며,When the input voltage is between the second reference voltage BV2 and the third reference voltage BV3, the output current is generated through a second path different from the first path of the PMOS comparator, 상기 입력 전압이 상기 제2 기준 전압(BV2)과 제3 기준 전압(BV3) 사이면, 상기 NMOS 비교부의 제3 경로를 통해 상기 출력 전류를 생성하며,When the input voltage is between the second reference voltage BV2 and the third reference voltage BV3, the output current is generated through the third path of the NMOS comparator. 상기 입력 전압이 상기 제3 기준 전압(BV3)보다 크면, 상기 NMOS 비교부의 상기 제3 경로와 다른 제4 경로를 통해 상기 출력 전류를 생성하는 전압 제어 장치.And when the input voltage is greater than the third reference voltage BV3, generating the output current through a fourth path different from the third path of the NMOS comparator. 제2항에 있어서,3. The method of claim 2, 상기 제1 경로의 출력 전류를 전달하는 제1 트랜지스터(M15), 상기 제2 경로의 출력 전류를 전달하는 제2 트랜지스터(M16), 상기 제3 경로의 출력 전류를 전달하는 제3 트랜지스터(M17) 및 상기 제4 경로의 출력 전류를 전달하는 제4 트랜지스터(M18)를 포함하는 출력부를 더 포함하는 전압 제어 장치.A first transistor M15 that delivers the output current of the first path, a second transistor M16 that delivers the output current of the second path, and a third transistor M17 that delivers the output current of the third path. And an output unit including a fourth transistor (M18) for transmitting the output current of the fourth path. 제2항에 있어서,3. The method of claim 2, 상기 PMOS 비교부는,The PMOS comparison unit, 차동 증폭기 형태로 연결된 PMOS 타입의 제5 및 제6 트랜지스터(M5, M6)를 포함하며,PMOS type fifth and sixth transistors (M5, M6) connected in the form of a differential amplifier, 상기 입력 전압이 상기 제1 기준 전압(BV1)보다 작으면, 상기 제5 트랜지스터(M5)를 턴온하여 상기 출력 전류를 생성하며, When the input voltage is less than the first reference voltage BV1, the fifth transistor M5 is turned on to generate the output current. 상기 입력 전압이 상기 제1 기준 전압(BV1)과 상기 제2 기준 전압(BV2) 사이면, 상기 제6 트랜지스터(M6)를 턴온하여 상기 출력 전류를 생성하는 전압 제어 장치.And turning on the sixth transistor (M6) to generate the output current when the input voltage is between the first reference voltage (BV1) and the second reference voltage (BV2). 제2항에 있어서,3. The method of claim 2, 상기 NMOS 비교부는,The NMOS comparison unit, 차동 증폭기 형태로 연결된 제7 및 제8 트랜지스터(M3, M4)를 포함하며,A seventh and eighth transistors M3 and M4 connected in the form of a differential amplifier, 상기 입력 전압이 상기 제2 기준 전압(BV2)과 상기 제3 기준 전압(BV3) 사이면, 상기 제7 트랜지스터(M3)를 턴온하여 상기 출력 전류를 생성하며,When the input voltage is between the second reference voltage BV2 and the third reference voltage BV3, the seventh transistor M3 is turned on to generate the output current. 상기 입력 전압이 상기 제3 기준 전압(BV3)보다 크면, 상기 제8 트랜지스터(M4)를 턴온하여 상기 출력 전류를 생성하는 전압 제어 장치.And outputting the output current by turning on the eighth transistor (M4) when the input voltage is greater than the third reference voltage (BV3). 제5항에 있어서,The method of claim 5, 상기 NMOS 비교부는,The NMOS comparison unit, 차동 증폭기 형태로 연결된 제9 및 제10 트랜지스터(M1, M2)를 더 포함하며,Further comprising ninth and tenth transistors (M1, M2) connected in the form of a differential amplifier, 상기 입력 전압이 상기 제1 기준 전압(BV1) 또는 상기 제2 기준 전압(BV2)보다 작은 경우, 상기 제9 트랜지스터(M1)를 턴온시켜 상기 PMOS 비교부로 상기 공급 전류를 전달하며,When the input voltage is less than the first reference voltage BV1 or the second reference voltage BV2, the ninth transistor M1 is turned on to transfer the supply current to the PMOS comparator. 상기 입력 전압이 상기 제2 기준 전압(BV2) 또는 상기 제3 기준 전압(BV3)보다 큰 경우, 상기 제10 트랜지스터(M2)를 턴온시켜 상기 제7 트랜지스터(M3) 또는 상기 제8 트랜지스터(M4)로 상기 공급 전류를 전달하는 전압 제어 장치.When the input voltage is greater than the second reference voltage BV2 or the third reference voltage BV3, the tenth transistor M2 is turned on so that the seventh transistor M3 or the eighth transistor M4 is turned on. A voltage control device for transferring the supply current to the apparatus. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee. 제5항에 있어서,The method of claim 5, 상기 제1 내지 제4 트랜지스터(M15, M16, M17, M18) 및 상기 제7 내지 제10 트랜지스터(M3, M4, M1, M2)는 NMOS 트랜지스터인 것을 특징으로 하는 전압 제어 장치.The first to fourth transistors (M15, M16, M17, M18) and the seventh to tenth transistors (M3, M4, M1, M2) are NMOS transistors. 제1 전압(GND)을 공급하는 제1 전원에 소스 전극이 연결되어 있는 제1 트랜지스터(M9),A first transistor M9 having a source electrode connected to a first power supply for supplying a first voltage GND; 상기 제1 트랜지스터(M9)의 드레인 전극에 각각의 소스 전극이 연결되어 있으며, 차동 증폭기 형태로 연결되어 있는 제2 및 제3 트랜지스터(M1, M2),Second and third transistors M1 and M2 connected to a source electrode of the first transistor M9 and having a source amplifier connected thereto; 상기 제3 트랜지스터(M2)의 드레인 전극에 각각의 소스 전극이 연결되어 있으며, 차동 증폭기 형태로 연결되어 있는 제4 및 제5 트랜지스터(M3, M4), Fourth and fifth transistors M3 and M4 connected to the source electrodes of the third transistor M2 and the source electrodes, respectively, and connected in a form of differential amplifiers; 상기 제2 트랜지스터(M1)의 드레인 전극에 드레인 전극이 연결되어 있으며, 제2 전압(VDD)을 공급하는 제2 전원에 소스 전극이 연결되어 있는 제6 트랜지스터(M8), A sixth transistor M8 having a drain electrode connected to the drain electrode of the second transistor M1 and having a source electrode connected to a second power supply for supplying a second voltage VDD; 상기 제6 트랜지스터(M8)와 커런트 미러(Current Mirror) 형태로 연결되어 있으며, 상기 제2 전원에 소스 전극이 연결되어 있는 제7 트랜지스터(M7), 그리고A seventh transistor M7 connected to the sixth transistor M8 in the form of a current mirror and having a source electrode connected to the second power source; and 상기 제7 트랜지스터(M7)의 드레인 전극에 각각의 소스 전극이 연결되어 있으며, 차동 증폭기 형태로 연결되어 있는 제8 및 제9 트랜지스터(M5, M6)Eighth and ninth transistors M5 and M6 are connected to drain electrodes of the seventh transistor M7 and are connected in the form of a differential amplifier. 를 포함하며,Including; 상기 제3 트랜지스터(M2)의 게이트 전극과 상기 제5 및 제8 트랜지스터(M4, M5)의 게이트 전극이 연결되는 접점이 입력 단자에 연결되어 있는 전압 제어 장치.And a contact point between the gate electrode of the third transistor (M2) and the gate electrode of the fifth and eighth transistors (M4, M5) is connected to an input terminal. 제8항에 있어서,The method of claim 8, 상기 제9 트랜지스터(M6)의 게이트 전극은 제1 기준전압 입력단자(REF1)에 연결되어 제1 기준 전압(BV1)이 인가되며, The gate electrode of the ninth transistor M6 is connected to a first reference voltage input terminal REF1 to receive a first reference voltage BV1. 상기 제2 트랜지스터(M1)의 게이트 전극은 제2 기준전압 입력단자(REF2)에 연결되어 제2 기준 전압(BV2)이 인가되며,The gate electrode of the second transistor M1 is connected to a second reference voltage input terminal REF2 to apply a second reference voltage BV2. 상기 제4 트랜지스터(M3)의 게이트 전극은 제3 기준전압 입력단자(REF3)에 연결되어 제3 기준 전압(BV3)이 인가되는 것을 특징으로 하는 전압 제어 장치.The gate electrode of the fourth transistor (M3) is connected to a third reference voltage input terminal (REF3) is a voltage control device, characterized in that the third reference voltage (BV3) is applied. 제9항에 있어서,10. The method of claim 9, 상기 입력 단자에 인가되는 입력 전압이 상기 제1 기준 전압(BV1)보다 작으면, If the input voltage applied to the input terminal is less than the first reference voltage BV1, 상기 제1 트랜지스터(M9), 상기 제2 트랜지스터(M1), 상기 제7 트랜지스터(M7) 및 상기 제8 트랜지스터(M5)를 턴온하여 형성된 제1 경로를 통해 출력 전류를 전달하는 전압 제어 장치.And a voltage control device configured to transfer an output current through a first path formed by turning on the first transistor (M9), the second transistor (M1), the seventh transistor (M7), and the eighth transistor (M5). 제9항에 있어서,10. The method of claim 9, 상기 입력 단자에 인가되는 입력 전압이 상기 제1 기준 전압(BV1)과 상기 제2 기준 전압(BV2) 사이면, When the input voltage applied to the input terminal is between the first reference voltage BV1 and the second reference voltage BV2, 상기 제1 트랜지스터(M9), 상기 제2 트랜지스터(M1), 상기 제7 트랜지스터(M7) 및 상기 제9 트랜지스터(M6)를 턴온하여 형성된 제2 경로를 통해 출력 전류를 전달하는 전압 제어 장치.And a voltage control device configured to transfer an output current through a second path formed by turning on the first transistor (M9), the second transistor (M1), the seventh transistor (M7), and the ninth transistor (M6). 제9항에 있어서,10. The method of claim 9, 상기 입력 단자에 인가되는 입력 전압이 상기 제2 기준 전압(BV2)과 제3 기준 전압(BV3) 사이면,When the input voltage applied to the input terminal is between the second reference voltage BV2 and the third reference voltage BV3, 상기 제1 트랜지스터(M9), 상기 제3 트랜지스터(M2) 및 상기 제4 트랜지스터(M3)를 턴온하여 형성된 제3 경로를 통해 출력 전류를 전달하는 전압 제어 장치.The voltage control device transfers an output current through a third path formed by turning on the first transistor (M9), the third transistor (M2), and the fourth transistor (M3). 제9항에 있어서,10. The method of claim 9, 상기 입력 단자에 인가되는 입력 전압이 상기 제3 기준 전압(BV3)보다 크면, 상기 제1 트랜지스터(M9), 상기 제3 트랜지스터(M2) 및 상기 제5 트랜지스터(M4)를 턴온하여 형성된 제4 경로를 통해 출력 전류를 전달하는 전압 제어 장치.When the input voltage applied to the input terminal is greater than the third reference voltage BV3, the fourth path formed by turning on the first transistor M9, the third transistor M2, and the fifth transistor M4. Voltage control device that delivers the output current through. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.Claim 14 was abandoned when the registration fee was paid. 제8항 내지 제13항 중 어느 한 항에 있어서,The method according to any one of claims 8 to 13, 상기 제1 내지 제5 트랜지스터(M9, M1, M2, M3, M4)는 NMOS 트랜지스터이며, 상기 제6 내지 제9 트랜지스터(M8, M7, M5, M6)는 PMOS 트랜지스터인 것을 특징으로 하는 전압 제어 장치.The first to fifth transistors M9, M1, M2, M3, and M4 are NMOS transistors, and the sixth to ninth transistors M8, M7, M5, and M6 are PMOS transistors. . 차동 증폭기 형태로 연결되어 있는 제1 및 제2 트랜지스터(M1, M2)와 제3 및 제4 트랜지스터(M3, M4)를 포함하는 NMOS 비교부, 상기 1 및 제2 트랜지스터(M1, M2) 각각의 소스 전극에 드레인 전극이 연결되어 있는 제5 트랜지스터(M9)를 포함하는 비교부 전류 공급부 및 상기 NMOS 비교부에 연결되어 있으며 차동 증폭기 형태로 연결되어 있는 제6 및 제7 트랜지스터(M5, M6)를 포함하는 PMOS 비교부를 포함하는 전압 제어 장치의 구동 방법에 있어서,An NMOS comparator including first and second transistors M1 and M2 and third and fourth transistors M3 and M4 connected in the form of a differential amplifier, each of the first and second transistors M1 and M2. A comparator current supply unit including a fifth transistor M9 having a drain electrode connected to a source electrode, and sixth and seventh transistors M5 and M6 connected to the NMOS comparator and connected in a differential amplifier form; In the driving method of the voltage control device including a PMOS comparison unit comprising: 입력 단자에 인가되는 입력 전압이 제1 기준 전압(BV1)보다 작으면, 상기 제5 트랜지스터(M9)를 통해 공급되는 전류를 상기 제1 트랜지스터(M1)를 통해 제6 트랜지스터(M5)로 전달하는 단계, When the input voltage applied to the input terminal is smaller than the first reference voltage BV1, the current supplied through the fifth transistor M9 is transferred to the sixth transistor M5 through the first transistor M1. step, 상기 입력 전압이 상기 제1 기준 전압(BV1)과 상기 제2 기준 전압(BV1) 사이면, 상기 제5 트랜지스터(M9)를 통해 공급되는 전류를 상기 제1 트랜지스터(M1)를 통해 제7 트랜지스터(M6)로 전달하는 단계, When the input voltage is between the first reference voltage BV1 and the second reference voltage BV1, the current supplied through the fifth transistor M9 is transferred through the first transistor M1 to the seventh transistor ( Delivery to M6), 상기 입력 전압이 상기 제2 기준 전압(BV2)과 제3 기준 전압(BV3) 사이면, 상기 제5 트랜지스터(M9)를 통해 공급되는 전류를 상기 제2 트랜지스터(M2)를 통해 제3 트랜지스터(M3)로 전달하는 단계, 그리고When the input voltage is between the second reference voltage BV2 and the third reference voltage BV3, the current supplied through the fifth transistor M9 is supplied through the second transistor M2 to the third transistor M3. ), And 상기 입력 전압이 상기 제3 기준 전압(BV3)보다 크면, 상기 제5 트랜지스터(M9)를 통해 공급되는 전류를 상기 제2 트랜지스터(M2)를 통해 제4 트랜지스터(M4)로 전달하는 단계When the input voltage is greater than the third reference voltage BV3, transferring the current supplied through the fifth transistor M9 to the fourth transistor M4 through the second transistor M2. 를 포함하는 전압 제어 장치의 구동 방법.Method of driving a voltage control device comprising a. 제15항에 있어서,The method of claim 15, 상기 제1 기준 전압(BV1)은 문턱 전압보다 작은 값으로 설정되며, 상기 제2 기준 전압(BV2)은 상기 문턱 전압보다 큰 값으로 설정되며, 상기 제3 기준 전압(BV3)은 상기 제2 기준 전압(BV2)보다 큰 값으로 설정되는 전압 제어 장치의 구동 방법.The first reference voltage BV1 is set to a value smaller than a threshold voltage, the second reference voltage BV2 is set to a value greater than the threshold voltage, and the third reference voltage BV3 is set to a second reference voltage. A method of driving a voltage control device that is set to a value greater than the voltage BV2. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.Claim 17 has been abandoned due to the setting registration fee. 제15항에 있어서,The method of claim 15, 상기 제1 내지 제5 트랜지스터(M1, M2, M3, M4, M9)는 NMOS 트랜지스터이며, 상기 제6 및 제7 트랜지스터(M5, M6)는 PMOS 트랜지스터인 것을 특징으로 하는 전압 제어 장치의 구동 방법.The first to fifth transistors (M1, M2, M3, M4, M9) are NMOS transistors, and the sixth and seventh transistors (M5, M6) are PMOS transistors.
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