KR101097011B1 - Method for manufacturing of semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 반도체 기판 상에 터널 절연막, 플로팅 게이트용 도전막, 하드 마스크막을 순차적으로 형성하는 단계와, 상기 하드 마스크막, 상기 플로팅 게이트용 도전막, 상기 터널 절연막, 및 반도체 기판을 식각하여 소자 분리용 트렌치를 형성하는 단계와, 상기 소자 분리용 트렌치를 절연막으로 채워 소자 분리막을 형성하는 단계와, 상기 소자 분리막의 상단부를 식각하여 상기 소자 분리용 트렌치의 상단부 측벽을 노출시키는 단계, 및 이온 주입 공정을 실시하여 노출된 상기 소자 분리용 트렌치의 상단부 측벽에 이온 주입 영역을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 개시한다.The present invention relates to a method for manufacturing a semiconductor device, comprising the steps of sequentially forming a tunnel insulating film, a floating gate conductive film, a hard mask film on a semiconductor substrate, the hard mask film, the floating gate conductive film, the tunnel insulating film And forming a device isolation trench by etching the semiconductor substrate, forming a device isolation layer by filling the device isolation trench with an insulating layer, and etching an upper end of the device isolation layer to etch the upper sidewall of the device isolation trench. And exposing an ion implantation process to form an ion implantation region on the exposed sidewall of the upper portion of the isolation trench.

소자분리막, STI, 험프(hump), 누설 전류 Device Isolation, STI, Hump, Leakage Current

Description

반도체 소자의 제조 방법{Method for manufacturing of semiconductor device}Method for manufacturing a semiconductor device

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 소자 분리막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device comprising the step of forming a device isolation film of the semiconductor device.

일반적으로 반도체 소자 간의 분리를 위해서 반도체 기판을 활성영역과 필드영역으로 정의한 다음 활성영역에는 워드라인을 형성하고, 필드영역에는 소자간의 분리를 위한 소자 분리막을 형성한다.In general, a semiconductor substrate is defined as an active region and a field region for separation between semiconductor devices, and a word line is formed in the active region, and an isolation layer for separation between the elements is formed in the field region.

반도체 소자의 소자 분리막 형성을 위한 공정으로는, STI구조의 트렌치를 형성하여 소자간의 분리를 위한 소자 분리막을 형성하게 되었다. STI 구조의 트렌치를 형성하여 소자간의 분리를 실시하는 방법을 간략히 설명하면 다음과 같다. 필드영역의 실리콘 기판은 약 3500Å 깊이로 식각하여 트렌치를 형성한 다음 고밀도 플라즈마(High Density Plasma; HDP) 산화막을 증착한다. 다음으로, 화학적 기계적 연마(Chemical Mechanical Polishing; CMP)를 실시하여 평탄화함으로써 소자 간의 분리를 이룰 수 있게 된다.As a process for forming a device isolation film of a semiconductor device, a trench of an STI structure is formed to form a device isolation film for separation between devices. A method of forming the trenches of the STI structure and separating the devices is briefly described as follows. The silicon substrate in the field region is etched to a depth of about 3500 microns to form a trench, and then a high density plasma (HDP) oxide film is deposited. Next, chemical mechanical polishing (CMP) is performed to planarize, thereby achieving separation between the devices.

이때, 상기 반도체 기판에는 상기 소자분리막 형성 공정 이전에 이온주입 공정을 통해 문턱전압 조절을 위한 이온주입을 실시하는 데, 상기 산화공정으로 인해 상기 문턱전압 조절을 위한 이온주입시 주입된 이온들은 상기 측벽 산화막으로 확산하는 현상이 발생한다. 따라서, 상기 문턱전압 조절을 위해 주입된 이온이 측벽 산화막으로 확산됨으로 인해, 활성영역은 불균일한 이온농도분포를 가지게 된다. 따라서 상기 불균일한 이온농도분포는 험프(hump)현상을 초래하고, 누설 전류(leakage current)의 증가 원인이 된다.In this case, the semiconductor substrate is subjected to ion implantation for adjusting the threshold voltage through an ion implantation process before forming the device isolation layer, and the ions implanted during ion implantation for the threshold voltage control due to the oxidation process are formed on the sidewalls. Diffusion to the oxide film occurs. Accordingly, since the ions implanted for the threshold voltage control are diffused into the sidewall oxide layer, the active region has a nonuniform ion concentration distribution. Therefore, the nonuniform ion concentration distribution causes a hump phenomenon and causes an increase in leakage current.

본 발명이 이루고자 하는 기술적 과제는 소자 분리 공정시 소자 분리막의 상단부를 후속 형성되는 반도체 소자의 정션 깊이만큼 식각하여 반도체 기판의 활성 영역의 측부를 노출시키고, 노출된 활성 영역 측부에 STI 이온 주입 공정을 실시함으로써, 활성 영역의 가장 자리 부분의 보론 농도를 충분히 유지하여 사이클링 특성을 개선하고, 후속 형성되는 정션 영역을 중앙부와 가장 자리 부분을 균일하게 형성할 수 있는 반도체 소자의 제조 방법을 제공하는 데 있다.The technical problem to be achieved in the present invention is to expose the side of the active region of the semiconductor substrate by etching the upper portion of the isolation layer as the junction depth of the semiconductor device to be formed during the device isolation process, and the STI ion implantation process on the exposed active region side The present invention provides a method of manufacturing a semiconductor device capable of maintaining the boron concentration of the edge portion of the active region sufficiently to improve cycling characteristics, and to form the center portion and the edge portion of the subsequent junction region uniformly. .

본 발명의 일실시 예에 따른 반도체 소자의 제조 방법은 반도체 기판 상에 터널 절연막, 플로팅 게이트용 도전막, 하드 마스크막을 순차적으로 형성하는 단계와, 상기 하드 마스크막, 상기 플로팅 게이트용 도전막, 상기 터널 절연막, 및 반도체 기판을 식각하여 소자 분리용 트렌치를 형성하는 단계와, 상기 소자 분리용 트렌치를 절연막으로 채워 소자 분리막을 형성하는 단계와, 상기 소자 분리막의 상단부를 식각하여 상기 소자 분리용 트렌치의 상단부 측벽을 노출시키는 단계, 및 이온 주입 공정을 실시하여 노출된 상기 소자 분리용 트렌치의 상단부 측벽에 이온 주입 영역을 형성하는 단계를 포함한다.A method of manufacturing a semiconductor device according to an embodiment of the present invention includes the steps of sequentially forming a tunnel insulating film, a conductive film for a floating gate, a hard mask film on a semiconductor substrate, the hard mask film, the conductive film for a floating gate, the Forming a device isolation trench by etching the tunnel insulation layer and the semiconductor substrate, forming a device isolation layer by filling the device isolation trench with an insulation layer, and etching an upper end of the device isolation layer to form a device isolation trench. Exposing a top sidewall, and performing an ion implantation process to form an ion implantation region in the exposed top sidewall of the device isolation trench.

상기 소자 분리막의 상단부를 식각하는 단계는 상기 소자 분리막의 상단부 높이가 상기 반도체 기판의 정션 형성 깊이보다 낮도록 식각한다.The etching of the upper end of the device isolation layer is etched so that the height of the upper end of the device isolation layer is lower than the junction formation depth of the semiconductor substrate.

상기 소자 분리막의 상단부를 식각하는 단계는 상기 반도체 기판의 상부 표면보다 400 내지 500Å 낮도록 식각한다.The etching of the upper end of the device isolation layer is etched to be 400 to 500 kHz lower than the upper surface of the semiconductor substrate.

상기 소자 분리용 트렌치를 형성하는 단계 이후, 상기 소자 분리용 트렌치를 포함한 전체 구조 상에 라이너 절연막을 형성하는 단계를 더 포함한다.After forming the device isolation trench, the method may further include forming a liner insulating layer on the entire structure including the device isolation trench.

상기 이온 주입 공정은 보론 또는 BF2 를 이용하여 실시한다. 상기 이온 주입 공정은 불순물 농도를 0.1E12 atoms/cm2~1.0E13 atoms/cm2 으로 하여 실시한다. 상기 이온 주입 공정은 주입 각도를 상기 반도체 기판을 기준으로 1° 내지 90°로 하며 로테이션 각도를 1° 내지 45°로 하여 실시한다.The ion implantation process is carried out using boron or BF 2 . The ion implantation step is performed with an impurity concentration of 0.1E12 atoms / cm 2 to 1.0E13 atoms / cm 2 . The ion implantation process is performed with an implantation angle of 1 ° to 90 ° with respect to the semiconductor substrate and a rotation angle of 1 ° to 45 °.

상기 이온 주입 공정 이후, 상기 하드 마스크막, 상기 플로팅 게이트용 도전막, 상기 터널 절연막을 워드라인 방향으로 식각하여 상기 반도체 기판의 활성 영역을 노출시키는 단계, 및 소스 드레인 이온 주입 공정을 실시하는 단계를 더 포함한다. 상기 소스 드레인 이온 주입 공정은 입사각을 상기 반도체 기판을 기준으로 1°내지 90°로 제어하여 실시한다. 상기 소스 드레인 이온 주입 공정은 이온 주입 방향을 웨이퍼를 기준으로 8방향에서(0°,45°, 90°,135°, 180°, 225°, 270°, 및 315°)에서 실시한다. 상기 소스 드레인 이온 주입 공정은 웨이퍼를 회전시켜 실시한다.After the ion implantation process, etching the hard mask layer, the floating gate conductive layer, and the tunnel insulation layer in a word line direction to expose an active region of the semiconductor substrate, and performing a source drain ion implantation process. It includes more. The source drain ion implantation process is performed by controlling the incident angle to 1 ° to 90 ° based on the semiconductor substrate. The source drain ion implantation process is performed in eight directions (0 °, 45 °, 90 °, 135 °, 180 °, 225 °, 270 °, and 315 °) with respect to the wafer. The source drain ion implantation step is performed by rotating a wafer.

본 발명의 일실시 예에 따르면, 소자 분리 공정시 소자 분리막의 상단부를 후속 형성되는 반도체 소자의 정션 깊이만큼 식각하여 반도체 기판의 활성 영역의 측부를 노출시키고, 노출된 활성 영역 측부에 STI 이온 주입 공정을 실시함으로써, 활성 영역의 가장 자리 부분의 보론 농도를 충분히 유지하여 사이클링 특성을 개선하고, 후속 형성되는 정션 영역을 중앙부와 가장 자리 부분을 균일하게 형성할 수 있다.According to an embodiment of the present invention, during the device isolation process, the upper end of the device isolation layer is etched by the junction depth of the semiconductor device to be subsequently formed to expose the side of the active region of the semiconductor substrate, and the STI ion implantation process on the exposed active region side. By carrying out, the boron concentration of the edge portion of the active region can be sufficiently maintained to improve cycling characteristics, and the junction region formed subsequently can be uniformly formed in the center portion and the edge portion.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.

도 1 내지 도 4는 본 발명의 일실시 예에 따른 반도체 소자의 소자 분리막 형성 방법을 나타내는 소자의 단면도이다.1 to 4 are cross-sectional views of devices illustrating a method of forming an isolation layer of a semiconductor device in accordance with an embodiment of the present invention.

도 1을 참조하면, 반도체 기판(100) 상에 터널 절연막(101), 플로팅 게이트용 도전막(102), 버퍼 산화막(103), 하드마스크용 질화막(104), 하드마스크용 산화막(105), 하드마스크용 실리콘 산화 질화막(106)을 순차적으로 형성한다.Referring to FIG. 1, a tunnel insulating film 101, a floating gate conductive film 102, a buffer oxide film 103, a hard mask nitride film 104, a hard mask oxide film 105, and the like are formed on a semiconductor substrate 100. The silicon oxynitride film 106 for hard mask is formed sequentially.

도 2를 참조하면, 식각 공정으로 하드마스크용 실리콘 산화 질화막(106), 하드마스크용 산화막(105), 하드마스크용 질화막(104), 버퍼 산화막(103), 플로팅 게 이트용 도전막(102), 및 게이트 산화막(101)을 순차적으로 부분 식각하여 반도체 기판(100)의 소정 영역을 노출시킨다. 노출되는 반도체 기판(100)을 식각하여 소자 분리용 트렌치(107)를 형성한다.Referring to FIG. 2, a hard mask silicon oxynitride film 106, a hard mask oxide film 105, a hard mask nitride film 104, a buffer oxide film 103, and a floating gate conductive film 102 are formed by an etching process. And the gate oxide film 101 are sequentially partially etched to expose a predetermined region of the semiconductor substrate 100. The exposed semiconductor substrate 100 is etched to form trenches 107 for device isolation.

도 3을 참조하면, 이 후, 산화 공정을 실시하여 소자 분리용 트렌치(107) 형성을 위한 식각 공정시 발생하는 식각 손상을 완화시킨다. 이 후, 소자 분리용 트렌치(107)를 포함한 전체 구조 상에 라이너 절연막(108)을 형성한다. 라이너 절연막(108)은 산화막으로 형성하는 것이 바람직하다.Referring to FIG. 3, afterwards, an oxidation process is performed to mitigate etching damage generated during the etching process for forming the trench 107 for device isolation. Thereafter, the liner insulating film 108 is formed on the entire structure including the trench 107 for device isolation. The liner insulating film 108 is preferably formed of an oxide film.

이 후, 라이너 절연막(108)을 포함한 전체 구조 상에 소자 분리용 절연막(109)을 형성한다.Thereafter, the insulating film 109 for element isolation is formed over the entire structure including the liner insulating film 108.

도 4를 참조하면, 플로팅 게이트용 도전막(102)이 노출되도록 평탄화 공정을 실시하여 소자 분리막(108, 109)을 형성한다. 이 후, 추가적인 식각 공정을 실시하여 소자 분리막(108, 109)의 높이를 낮춘다. 이때 소자 분리막(108, 109)의 높이는 후속 형성되는 반도체 기판(100)의 정션(소스 및 드레인)이 형성되는 깊이보다 낮도록 형성하는 것이 바람직하다. 좀더 상세하게는 반도체 기판(100)의 활성 영역의 상부 표면보다 400 내지 500Å 낮도록 형성하는 것이 바람직하다. 따라서, 소자 분리용 트렌치의 측벽을 일부 노출시킨다.Referring to FIG. 4, planarization processes are performed to expose the floating gate conductive film 102 to form device isolation layers 108 and 109. Thereafter, an additional etching process is performed to lower the heights of the device isolation layers 108 and 109. In this case, the heights of the device isolation layers 108 and 109 may be formed to be lower than a depth at which junctions (sources and drains) of the semiconductor substrate 100 are subsequently formed. More specifically, it is preferable to form 400 to 500 kHz lower than the upper surface of the active region of the semiconductor substrate 100. Thus, the sidewalls of the isolation trenches are partially exposed.

이 후, STI 이온 주입 공정을 실시하여 노출되는 반도체 기판(100)의 표면에 이온을 주입하여 이온 주입 영역을 형성한다. STI 이온 주입 공정은 보론 또는 BF2 를 이용하여 실시하는 것이 바람직하다. STI 이온 주입 공정은 주입 각도를 1° 내 지 90°로 하며 로테이션 각도를 1° 내지 45°로 하여 실시하는 것이 바람직하다. STI 이온 주입 공정은 불순물 농도를 0.1E12 atoms/cm2~1.0E13 atoms/cm2 으로 하여 실시하는 것이 바람직하다. STI 이온 주입 공정은 5K 내지 30K의 에너지를 이용하여 실시하는 것이 바람직하다. 이로 인하여 활성 영역의 가장 자리 부분의 STI 이온 주입 농도가 증가하게 되어 소자의 프로그램 및 소거 동작시 발생하는 활성 영역 가장 자리 부분에서 발생하는 FN-터널링 플럭스(Flux) 현상을 감소시킬 수 있다. 이로 인하여 소자의 사이클링 특성이 개선된다. 또한 후속 형성되는 정션 영역이 활성 영역 내에 가장 자리 영역과 중앙부가 균일한 두께로 형성된다. Subsequently, an ion implantation region is formed by implanting ions into the exposed surface of the semiconductor substrate 100 by performing an STI ion implantation process. STI ion implantation process is preferably performed using a boron or BF 2. The STI ion implantation process is preferably performed at an implantation angle of 1 ° to 90 ° and a rotation angle of 1 ° to 45 °. The STI ion implantation step is preferably performed with an impurity concentration of 0.1E12 atoms / cm 2 to 1.0E13 atoms / cm 2 . The STI ion implantation step is preferably performed using energy of 5K to 30K. As a result, the STI ion implantation concentration of the edge of the active region is increased to reduce the FN-tunneling flux generated at the edge of the active region generated during the program and erase operations of the device. This improves the cycling characteristics of the device. In addition, the junction region formed subsequently is formed in the active region with a uniform thickness at the edge region and the central portion.

도 5를 참조하면, 게이트 패턴 식각 공정을 실시하여 플로팅 게이트용 도전막(102), 및 터널 절연막(101)을 워드라인 방향으로 식각한다.Referring to FIG. 5, the gate pattern etching process may be performed to etch the conductive film 102 for tunneling and the tunnel insulating layer 101 in the word line direction.

이 후, 추가적인 이온 주입 공정을 실시하여 반도체 기판(100) 내에 소스 및 드레인을 형성하기 위한 정션 이온 주입 공정을 실시한다. 그러나 입사각이 반도체 기판(100)과 수직 방향인 일반적인 이온 주입 공정으로는 정션 및 게이트 에지부분의 도핑 농도는 증가하나 활성 영역의 에지 부분의 농도는 중앙 부분에 비해 낮은 도핑 농도로 형성된다. Thereafter, an additional ion implantation process is performed to perform a junction ion implantation process for forming a source and a drain in the semiconductor substrate 100. However, in a general ion implantation process in which the incidence angle is perpendicular to the semiconductor substrate 100, the doping concentration of the junction and gate edge portions increases, but the concentration of the edge portion of the active region is lower than that of the center portion.

이를 방지하기 위하여 이온 주입 공정시 입사각을 반도체 기판(100)을 기준으로 1°내지 90°로 조절하여 실시한다. In order to prevent this, the incident angle during the ion implantation process is adjusted to 1 ° to 90 ° based on the semiconductor substrate 100.

도 6은 도 5의 이온 주입 공정시 이온 주입 공정의 이온 주입 방향을 나타내는 구성도이다. 이온 주입 공정시 이온 주입 방향을 웨이퍼 기준으로 양방향이 아 닌 다 방향, 예를 들어 8방향에서(0°,45°, 90°,135°, 180°, 225°, 270°, 및 315°) 이온 주입 공정을 실시할 수 있으며, 다른 방법으로 웨이퍼를 회전시키면서 이온 주입 공정을 실시하여 모든 방향으로 이온 주입 공정을 실시할 수 있다.6 is a configuration diagram illustrating an ion implantation direction of an ion implantation process in the ion implantation process of FIG. 5. In the ion implantation process, the direction of ion implantation is not bidirectional relative to the wafer, for example in 8 directions (0 °, 45 °, 90 °, 135 °, 180 °, 225 °, 270 °, and 315 °). An ion implantation process can be performed, and an ion implantation process can be performed in all directions by performing an ion implantation process, rotating a wafer by another method.

본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

도 1 내지 도 4는 본 발명의 일실시 예에 따른 반도체 소자의 소자 분리막 형성 방법을 나타내는 소자의 단면도이다.1 to 4 are cross-sectional views of devices illustrating a method of forming an isolation layer of a semiconductor device in accordance with an embodiment of the present invention.

<도면의 주요 부분에 대한 부호 설명>Description of the Related Art [0002]

100 : 반도체 기판 101 : 터널 절연막100 semiconductor substrate 101 tunnel insulating film

102 : 플로팅 게이트용 도전막 103 : 버퍼 산화막102: conductive film for floating gate 103: buffer oxide film

104 : 하드마스크용 질화막 105 : 하드마스크용 산화막104: nitride film for hard mask 105: oxide film for hard mask

106 : 하드마스크용 실리콘 산화 질화막 107 : 월 산화막106: silicon oxynitride film for hard mask 107: month oxide film

108 : 소자 분리막108: device isolation film

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삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 반도체 기판 상에 터널 절연막, 플로팅 게이트용 도전막을 순차적으로 형성하는 단계;Sequentially forming a tunnel insulating film and a conductive film for a floating gate on the semiconductor substrate; 상기 플로팅 게이트용 도전막, 상기 터널 절연막, 및 반도체 기판을 식각하여 소자 분리용 트렌치를 형성하는 단계;Etching the conductive film for the floating gate, the tunnel insulating film, and the semiconductor substrate to form a device isolation trench; 상기 소자 분리용 트렌치를 절연막으로 채워 소자 분리막을 형성하는 단계;Forming an isolation layer by filling the isolation isolation trench with an insulating layer; 상기 소자 분리막의 상단부를 식각하여 상기 소자 분리용 트렌치의 상단부 측벽을 노출시키는 단계;Etching the upper end of the device isolation layer to expose the upper sidewall of the device isolation trench; 제1 이온 주입 공정을 실시하여 노출된 상기 소자 분리용 트렌치의 상단부 측벽에 이온 주입 영역을 형성하는 단계;Performing a first ion implantation process to form an ion implantation region on an upper sidewall of the exposed isolation trench; 상기 플로팅 게이트용 도전막, 상기 터널 절연막을 워드라인 방향으로 식각하여 상기 반도체 기판의 활성 영역을 노출시키는 단계; 및Etching the floating gate conductive layer and the tunnel insulating layer in a word line direction to expose an active region of the semiconductor substrate; And 상기 소자 분리용 트렌치의 상단부 측벽이 노출된 상태에서 제2 이온 주입 공정을 실시하여 상기 노출된 활성 영역에 정션 영역을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.And forming a junction region in the exposed active region by performing a second ion implantation process while the upper sidewall of the device isolation trench is exposed. 제 12 항에 있어서,13. The method of claim 12, 상기 소자 분리막의 상단부를 식각하는 단계는 상기 소자 분리막의 상단부 높이가 상기 정션 영역의 깊이보다 낮도록 식각하는 반도체 소자의 제조 방법.The etching of the upper end of the device isolation layer is etched so that the height of the upper end of the device isolation layer is lower than the depth of the junction region. 제 12 항에 있어서,13. The method of claim 12, 상기 소자 분리막의 상단부를 식각하는 단계는 상기 소자 분리막의 상단부 높이가 상기 반도체 기판의 상부 표면보다 400 내지 500Å 낮도록 식각하는 반도체 소자의 제조 방법.The etching of the upper end of the device isolation layer is etched so that the height of the upper end of the device isolation layer is 400 to 500 Å less than the upper surface of the semiconductor substrate. 제 14 항에 있어서,The method of claim 14, 상기 제1 이온 주입 공정은 보론 또는 BF2 를 이용하여 실시하는 반도체 소 자의 제조 방법.The first ion implantation step is a method of manufacturing a semiconductor element using boron or BF 2 . 제 14 항에 있어서,The method of claim 14, 상기 제1 이온 주입 공정은 불순물 농도를 0.1E12 atoms/cm2~1.0E13 atoms/cm2 으로 하여 실시하는 반도체 소자의 제조 방법.The said 1st ion implantation process is a semiconductor element manufacturing method performed with impurity concentration being 0.1E12 atoms / cm <2> -1.0E13 atoms / cm <2> . 제 12 항에 있어서,13. The method of claim 12, 상기 제1 이온 주입 공정은 주입 각도를 상기 반도체 기판을 기준으로 1° 내지 90°로 하며 로테이션 각도를 1° 내지 45°로 하여 실시하는 반도체 소자의 제조 방법.The first ion implantation process is a semiconductor device manufacturing method of performing a implantation angle of 1 ° to 90 ° relative to the semiconductor substrate and a rotation angle of 1 ° to 45 °. 제 12 항에 있어서,13. The method of claim 12, 상기 제2 이온 주입 공정은 주입 각도를 상기 반도체 기판을 기준으로 1°내지 90°로 제어하여 실시하는 반도체 소자의 제조 방법.The second ion implantation process is performed by controlling the implantation angle from 1 ° to 90 ° with respect to the semiconductor substrate. 제 12 항에 있어서,13. The method of claim 12, 상기 제2 이온 주입 공정은 이온 주입 방향을 웨이퍼를 기준으로 8방향에서(0°,45°, 90°,135°, 180°, 225°, 270°, 및 315°)에서 실시하는 반도체 소자의 제조 방법.The second ion implantation process is performed in the semiconductor device in which the ion implantation direction is performed in eight directions (0 °, 45 °, 90 °, 135 °, 180 °, 225 °, 270 °, and 315 °) with respect to the wafer. Manufacturing method. 제 12 항에 있어서,13. The method of claim 12, 상기 제2 이온 주입 공정은 웨이퍼를 회전시켜 실시하는 반도체 소자의 제조 방법.The second ion implantation step is performed by rotating a wafer. 반도체 기판의 소자 분리 영역을 식각하여 소자 분리용 트렌치를 형성하는 단계;Etching the device isolation region of the semiconductor substrate to form a device isolation trench; 상기 소자 분리용 트렌치를 절연막으로 채워 소자 분리막을 형성하는 단계;Forming an isolation layer by filling the isolation isolation trench with an insulating layer; 상기 소자 분리막의 상단부를 식각하여 상기 소자 분리용 트렌치의 상단부 측벽을 노출시키는 단계; Etching the upper end of the device isolation layer to expose the upper sidewall of the device isolation trench; 제1 이온 주입 공정을 실시하여 노출된 상기 소자 분리용 트렌치의 상단부 측벽에 이온 주입 영역을 형성하는 단계; 및Performing a first ion implantation process to form an ion implantation region on an upper sidewall of the exposed isolation trench; And 상기 소자 분리용 트렌치의 상단부 측벽이 노출된 상태에서 제2 이온 주입 공정을 실시하여 상기 반도체 기판의 노출된 활성 영역에 정션 영역을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.And forming a junction region in the exposed active region of the semiconductor substrate by performing a second ion implantation process while the upper sidewall of the isolation trench is exposed. 제 21 항에 있어서,The method of claim 21, 상기 소자 분리막의 상단부를 식각하는 단계는 상기 소자 분리막의 상단부 높이가 상기 정션 영역의 깊이보다 낮도록 식각하는 반도체 소자의 제조 방법.The etching of the upper end of the device isolation layer is etched so that the height of the upper end of the device isolation layer is lower than the depth of the junction region. 제 21 항에 있어서,The method of claim 21, 상기 제1 이온 주입 공정은 주입 각도를 상기 반도체 기판을 기준으로 1° 내지 90°로 하며 로테이션 각도를 1° 내지 45°로 하여 실시하는 반도체 소자의 제조 방법.The first ion implantation process is a semiconductor device manufacturing method of performing a implantation angle of 1 ° to 90 ° relative to the semiconductor substrate and a rotation angle of 1 ° to 45 °. 제 21 항에 있어서,The method of claim 21, 상기 제2 이온 주입 공정은 주입 각도를 상기 반도체 기판을 기준으로 1°내지 90°로 제어하여 실시하는 반도체 소자의 제조 방법.The second ion implantation process is performed by controlling the implantation angle from 1 ° to 90 ° with respect to the semiconductor substrate. 제 21 항에 있어서,The method of claim 21, 상기 제2 이온 주입 공정은 이온 주입 방향을 웨이퍼를 기준으로 8방향에서(0°,45°, 90°,135°, 180°, 225°, 270°, 및 315°)에서 실시하는 반도체 소자의 제조 방법.The second ion implantation process is performed in the semiconductor device in which the ion implantation direction is performed in eight directions (0 °, 45 °, 90 °, 135 °, 180 °, 225 °, 270 °, and 315 °) with respect to the wafer. Manufacturing method.
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