KR101096272B1 - Semiconductor package module - Google Patents
Semiconductor package module Download PDFInfo
- Publication number
- KR101096272B1 KR101096272B1 KR1020100089597A KR20100089597A KR101096272B1 KR 101096272 B1 KR101096272 B1 KR 101096272B1 KR 1020100089597 A KR1020100089597 A KR 1020100089597A KR 20100089597 A KR20100089597 A KR 20100089597A KR 101096272 B1 KR101096272 B1 KR 101096272B1
- Authority
- KR
- South Korea
- Prior art keywords
- substrate
- abandoned
- semiconductor
- semiconductor chip
- package
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73215—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
Description
본 발명은 반도체 패키지 모듈에 관한 것으로서, 일면에 반도체 칩 타면에 반도체 패키지가 장착된 2개의 인쇄회로기판을 반도체 칩이 마주보도록 접착하여 고집적이 가능하도록 한 반도체 모듈에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package module. The present invention relates to a semiconductor module in which two printed circuit boards on which a semiconductor package is mounted on another surface of the semiconductor chip are bonded to each other so that the semiconductor chip faces each other.
반도체 칩에는 수많은 미세 전기회로가 형성되어 있으나 그 자체로는 완제품으로서의 역할을 수행하기 어렵고 외부의 물리적, 화학적 충격에 의해 손상될 수 있으므로 substrate에 탑재하여 에폭시 몰딩 컴파운드로 몰딩하는 패키징 작업을 수행한다.The semiconductor chip has a number of fine electric circuits, but since it is difficult to perform its own role as a finished product and may be damaged by external physical and chemical impacts, packaging is performed by mounting it on a substrate and molding it with an epoxy molding compound.
반도체 패키지에는 복수의 반도체 칩이 포함될 수 있으며 이와 같은 패키지 및 전자부품을 인쇄회로기판(PCB: Printed Circuit Board)의 표면에 실장하여 반도체 패키지 모듈을 완성하게 된다. 일반적으로 에폭시 수지 등으로 소정 형상의 기재를 구성하고, 배선 등을 설치하여 인쇄회로기판을 구성한다. 그 인쇄회로기판의 편면 또는 양면에 복수의 반도체 패키지나 개별 부품 등의 전자 부품을 배열하고, 이들 전자 부품과 인쇄회로기판 위의 전극을 접속하고 있다.The semiconductor package may include a plurality of semiconductor chips. The semiconductor package module may be completed by mounting such a package and an electronic component on a surface of a printed circuit board (PCB). Generally, a substrate having a predetermined shape is formed of an epoxy resin or the like, and wiring is provided to form a printed circuit board. Electronic components such as a plurality of semiconductor packages or individual components are arranged on one side or both sides of the printed circuit board, and the electronic components and the electrodes on the printed circuit board are connected.
도 1은 종래기술에 따른 메모리 모듈의 단면도이다.1 is a cross-sectional view of a memory module according to the prior art.
도 1을 참조하면, 종래의 메모리 모듈은 하나의 인쇄회로기판(10)을 사용하여 그 일면(10a) 및 일면(10a)에 대향하는 타면(10b)에 복수 개의 메모리 패키지(20)를 실장시킨 구조를 취하고 있다. 그런데 최근의 컴퓨터 하드웨어 및 소프트웨어의 기술 발전에 따라 필요로 하는 메모리 모듈의 기억용량 또한 급격히 증가하고 있어 하나의 반도체 모듈에 보다 많은 메모리 패키지나 칩을 실장할 필요성이 있다.Referring to FIG. 1, a conventional memory module uses a single printed
본 발명이 해결하려는 과제는, 하나의 반도체 모듈에 보다 많은 반도체 칩 또는 패키지를 실장할 수 있는 반도체 패키지 모듈을 제공하는 것이다.An object of the present invention is to provide a semiconductor package module that can mount more semiconductor chips or packages in one semiconductor module.
본 발명의 일 실시예에 따른 반도체 패키지 모듈은, 일면에 제1반도체칩을 장착하고 상기 일면에 대향하는 타면에 제1패키지를 장착한 제1기판과, 상기 제1기판과 마주보는 상면에 제2반도체칩을 장착하고 상기 상면과 대향하는 하면에 제2패키지를 장착한 제2기판과, 그리고 상기 제1기판의 일면과 제2기판의 상면 사이의 공간을 메우는 충진재를 포함한다.According to an embodiment of the present invention, a semiconductor package module includes a first substrate having a first semiconductor chip mounted on one surface thereof, and a first package mounted on the other surface opposite to the one surface, and on an upper surface facing the first substrate. And a second substrate on which a second semiconductor chip is mounted and a second package is mounted on a bottom surface opposite to the top surface, and a filler filling a space between one surface of the first substrate and the top surface of the second substrate.
일 실시예로, 상기 제1반도체칩은 와이어 본딩을 통해 상기 제1기판의 제1접속패드에 전기적으로 연결될 수 있다.In an embodiment, the first semiconductor chip may be electrically connected to the first connection pad of the first substrate through wire bonding.
일 실시예로, 상기 와이어는 제1기판을 관통하여 상기 제1기판의 일면에 위치하는 제1접속패드에 연결될 수 있다.In one embodiment, the wire may pass through the first substrate and be connected to a first connection pad positioned on one surface of the first substrate.
일 실시예로, 상기 와이어를 고정하기 위한 고정부재를 더 포함할 수 있다.In one embodiment, it may further include a fixing member for fixing the wire.
일 실시예로, 상기 고정부재는 열경화성 수지 또는 광경화성 수지 중 어느 하나 이상을 포함할 수 있다.In one embodiment, the fixing member may include any one or more of thermosetting resin or photocurable resin.
일 실시예로, 상기 제1반도체칩은 도전성 돌기를 통해 상기 제1기판의 제1접속패드에 전기적으로 연결될 수 있다.In an embodiment, the first semiconductor chip may be electrically connected to the first connection pad of the first substrate through a conductive protrusion.
일 실시예로, 상기 도전성 돌기는 솔더 범프, 솔더 볼 또는 구리 필라 범프일 수 있다.In one embodiment, the conductive protrusion may be a solder bump, a solder ball or a copper pillar bump.
일 실시예로, 상기 도전성 돌기는 금속 범프이며, 상기 금속 범프와 상기 제1기판의 접속패드 사이에 삽입된 이방성 도전층을 더 포함할 수 있다.In an embodiment, the conductive protrusion may be a metal bump, and may further include an anisotropic conductive layer interposed between the metal bump and the connection pad of the first substrate.
일 실시예로, 상기 금속 범프는 금 범프, 금 스터드 범프 또는 니켈 범프일 수 있다.In one embodiment, the metal bumps may be gold bumps, gold stud bumps or nickel bumps.
일 실시예로, 상기 충진재는 접착 조성물 또는 몰딩재를 포함할 수 있다.In one embodiment, the filler may include an adhesive composition or a molding material.
일 실시예로, 상기 제1기판의 일면과 제2기판의 상면을 연결하는 지지부를 더 포함할 수 있다.In an embodiment, the apparatus may further include a support part connecting one surface of the first substrate and an upper surface of the second substrate.
일 실시예로, 상기 지지부는 스프링을 포함할 수 있다.In one embodiment, the support may comprise a spring.
일 실시예로, 상기 제1반도체칩은 메모리 칩일 수 있다.In an embodiment, the first semiconductor chip may be a memory chip.
일 실시예로, 상기 제1패키지는 메모리 칩을 포함하는 반도체 패키지일 수 있다.In an embodiment, the first package may be a semiconductor package including a memory chip.
본 발명의 반도체 패키지 묘듈은, 두 개의 기판을 이용하여 그 내부 쪽은 반도체 칩을 실장하고 그 외부 쪽은 반도체 패키지를 실장함으로써 하나의 반도체 모듈에 보다 많은 반도체 칩 또는 패키지를 실장할 수 있는 잇점이 있다.The semiconductor package module of the present invention has the advantage that more semiconductor chips or packages can be mounted on one semiconductor module by mounting a semiconductor chip on an inner side thereof and a semiconductor package on an outer side thereof by using two substrates. have.
도 1은 종래기술에 따른 메모리 모듈의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지 모듈의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 패키지 모듈의 단면도(도 2의 A부분을 확대도)이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지 모듈을 나타낸 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 패키지 모듈을 나타낸 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 패키지 모듈을 나타낸 단면도이다.1 is a cross-sectional view of a memory module according to the prior art.
2 is a cross-sectional view of a semiconductor package module according to an embodiment of the present invention.
3 is a cross-sectional view of a semiconductor package module according to an embodiment of the present invention (an enlarged view of portion A of FIG. 2).
4 is a cross-sectional view illustrating a semiconductor package module according to another exemplary embodiment of the present invention.
5 is a cross-sectional view illustrating a semiconductor package module according to still another embodiment of the present invention.
6 is a cross-sectional view illustrating a semiconductor package module according to still another embodiment of the present invention.
도 2는 본 발명의 일 실시예에 따른 반도체 모듈의 단면도이다.2 is a cross-sectional view of a semiconductor module according to an embodiment of the present invention.
도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 모듈은 제1반도체칩(120)과 제1패키지(140)를 장착한 제1기판(100)과 제2반도체칩(220)과 제2패키지(240)를 장착한 제2기판(200)으로 구성된다. 제1반도체칩(120), 제1패키지(140), 제2반도체칩(220) 및 제2패키지(240)는 복수 개의 반도체 칩 또는 반도체 패키지일 수 있으나 설명의 편의상 동일한 도면부호를 사용하였으며 일부의 반도체 칩 또는 패키지에만 도면부호를 표시하였다. 각각의 칩 또는 패키지는 서로 같은 종류의 반도체 칩 또는 패키지일 수도 서로 다른 종류의 반도체 칩 또는 패키지일 수도 있다. 일례로, 제1반도체칩(120) 및/또는 제2반도체칩(220)은 DRAM, FRAM 등의 메모리 칩일 수 있고, 제1패키지(140) 및/또는 제2패키지(240)는 DRAM, FRAM 등의 메모리 칩을 포함하는 반도체 패키지일 수 있으나 본 발명이 이에 제한되는 것은 아니다.2, a semiconductor module according to an embodiment of the present invention may include a
제1기판(100)과 제2기판(200)은 절연기재에 도전성 재료로 필요한 회로가 형성된 인쇄회로기판일 수 있으며, 절연기재는 에폭시 수지, 페놀 수지, 폴리이미드 등을 포함하는 절연기재일 수 있다. 예를 들어, 메모리 모듈용 인쇄회로기판일 수도 있고, 네트워크 장비용 다층 인쇄회로기판일 수도 있다.
The
이하에서는 도 2의 A부분을 확대한 도 3을 참조하여 설명한다.Hereinafter, an enlarged portion A of FIG. 2 will be described with reference to FIG. 3.
제1기판(100)의 일면(100a)에는 제1반도체칩(120)이, 상기 일면과 대향하는 타면(100b)에는 제1패키지(140)가 장착되어 있으며, 제1기판(100)의 일면(100a)과 마주보는 제2기판(200)의 상면(200a)에는 제2반도체칩(220)이, 상기 상면과 대향하는 제2기판의 하면(200b)에는 제2패키지(240)가 장착되어 있다. 제2기판의 상면(200a)과 하면(200b)은 제2기판의 위와 아래를 의미할 수도 있으나 제1기판의 일면(100a) 및 타면(100b)과 구별하기 위해 편의상 상면, 하면이라는 명칭을 사용한 것이다.The
제1패키지(140)와 제2패키지(240)는 하나 이상의 반도체 칩(도시하지 않음)이 패키지 기판(도시하지 않음)에 와이어 본딩 또는 범핑(bumping) 방식 등에 의해 연결된 후 에폭시 몰딩된 반도체 패키지일 수 있다. 예를 들어, DRAM, 플래시 메모리 등의 메모리 반도체 칩 등을 포함하는 패키지일 수 있다. 상기 제1패키지(140)와 제2패키지(240)는 솔더볼(130, 230)을 매개로 제1기판(100) 및 제2기판(200)에 실장될 수 있으나 본 발명이 이에 제한되는 것은 아니며 BGA(Ball Grid Array) 방식 외에 PGA(Pin Grid Array) 등 다른 실장방식을 사용할 수도 있다. The
제1반도체칩(120)과 제2반도체칩(220)은 각각 접착제(110, 210)를 매개로 제1기판(100)과 제2기판(200)에 부착될 수 있으며, 일례로 DRAM, 플래시 메모리 등의 메모리 반도체 칩일 수 있다. 제1반도체칩(100)은 제1기판(100)을 관통하는 관통홀(H1)을 통해 제1기판(100)의 타면(100b)에 형성된 제1접속패드(150)에 와이어(160)를 통해 본딩될 수 있으며, 제2반도체칩(200) 또한 제2기판(200)을 관통하는 관통홀(H2)을 통해 제2기판(200)의 하면(200b)에 형성된 제2접속패드(250)에 와이어(260)를 통해 본딩될 수 있다. 와이어(250, 260) 본딩을 통해 제1반도체칩(100)과 제2반도체칩(200)에서의 전기적 신호가 제1기판(100)과 제2기판(200)에 전달될 수 있다.The
관통홀(H1, H2)은 기계 드릴링 또는 레이저 드릴링 등에 의해 형성될 수 있다. 와이어는 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al) 등을 포함하는 금속재질일 수 있으며, 바람직하게는 전도성이 좋고 용융점이 높은 금을 사용할 수 있다.The through holes H 1 and H 2 may be formed by mechanical drilling or laser drilling. The wire may be a metal material including gold (Au), silver (Ag), copper (Cu), aluminum (Al), and the like, and preferably, gold having high conductivity and high melting point may be used.
제1기판(100)과 제2기판(200)의 사이 공간은 충진재(400)로 채워지며, 관통홀(H1, H2)과 와이어(160) 주변부 또한 충진재(400)로 채워질 수 있다. 충진재(400)는 유기 절연물 또는 무기 절연물 중 어느 하나 이상을 포함하며, 접착 조성물 또는 몰딩재를 포함할 수 있으며, 접착기능과 몰딩기능을 동시에 수행할 수도 있다.The space between the
예를 들어, 충진재(400)는 에폭시 수지를 포함하는 유기 절연물일 수 있고, 에폭시 수지 이외에 경화제, 경화촉진제, 필러 또는 기타 첨가제 중 어느 하나 이상을 더 포함할 수 있다. 에폭시 수지의 예로 비스페놀계 에폭시, 페놀 노볼락(Phenol novolac)계 에폭시, 크레졸 노볼락(Cresol novolac)계 에폭시, 다관능 에폭시, 아민계 에폭시, 복소환 함유 에폭시, 치환형 에폭시, 나프톨계 에폭시 및 이들의 유도체로 이루어진 군으로부터 1종 이상 선택된 에폭시를 들 수 있으나 그 제한이 있는 것은 아니다. 경화제는 아민 경화제, 산 무수물 경화제, 폴리아미드 수지, 폴리설파이드 수지, 페놀 수지 중에서 어느 하나 이상을 포함할 수 있으나 그 제한이 있는 것은 아니다. 경화 촉진제는 에폭시 수지와 경화제 사이의 경화 반응을 촉진시키기 위해 사용될 수 있으며, 경화 반응을 촉진시키는 물질이면 무엇이든 가능하다. 예를 들어, 트리에틸아민, 벤질디메틸아민, α-메틸벤질디메틸아민, 및 1,8-디아자비시클로-운데센-7과 같은 아민 화합물, 2-메틸-이미다졸, 2-페닐이미다졸, 2-페닐-4-메틸이미다졸과 같은 이미다졸 화합물, Salicylic acid, 페놀, 트리페닐포스핀, 트리부틸포스핀, 트리(p-메틸페닐)포스핀, 트리(논일페닐)포스핀, 트리페닐포스핀 트리페닐보레이트, 및 테트라페닐포스핀 테트라페닐보레이트와 같은 유기 인 화합물 등이 있으나 본 발명이 이에 제한되는 것은 아니다. For example, the
필러는 유기 필러, 무기 필러 중에서 어느 하나 이상을 사용할 수 있으며, 예를 들어 활석, 모래, 실리카, 탈크, 탄산칼슘, 마이카, 석영, Glass fiber, 그라파이트, 알루미나, 산화안티몬(Sb2O3), 티탄산바륨, 벤토나이트 등으로 이루어진 군에서 선택된 어느 하나 이상의 무기 필러, 페놀수지, 요소수지 등으로 유기 비드 등의 유기 필러를 사용할 수 있으나 본 발명이 이에 제한되는 것은 아니다. 에폭시 수지에 칙소트로픽(thixotropic) 성질을 부여하기 위해 콜로이드상의 실리카(aerosil), 벤토나이트 계열의 점토질 필러를 첨가할 수 있다. 상기 칙소트로픽 부여 필러는 경화 중에 흘러내리거나 유실되는 경우가 없도록 유동하고 있을 때에는 저점도, 정지상태에서는 고점도를 부여할 수 있다. 기타 첨가제로 유·무기염료 등의 착색제, 커플링제, 소포제 등을 필요에 따라서 첨가할 수 있다.The filler may be any one or more of organic fillers and inorganic fillers, for example, talc, sand, silica, talc, calcium carbonate, mica, quartz, glass fiber, graphite, alumina, antimony oxide (Sb 2 O 3 ), Organic fillers such as organic beads may be used as one or more inorganic fillers, phenol resins, urea resins, etc. selected from the group consisting of barium titanate and bentonite, but the present invention is not limited thereto. In order to impart thixotropic properties to the epoxy resin, colloidal silica (aerosil) and bentonite-based clay fillers may be added. The thixotropic imparting filler can impart low viscosity when it is flowing so as not to flow down or lose during curing, and high viscosity when at rest. As other additives, coloring agents such as organic and inorganic dyes, coupling agents, antifoaming agents and the like can be added as necessary.
한편, 제1기판의 일면(100a)과 제2기판의 상면(200a) 사이에 지지부(300)가 존재할 수 있다. 지지부(300)는 제1기판의 일면(100a)과 제2기판의 상면(200a) 사이에 위치하며 제1기판(100)과 제2기판(200)을 지지하여 충격으로부터 모듈을 보호하는 역할 등을 수행할 수 있다. 지지부(300)는 절연물질로 이루어진 막대 모양의 기둥, 원기둥, 사각기둥, 팔각기둥 등이 가능하며 그 재질 및 형상에 제한이 있는 것은 아니다. 지지부(300)는 스크린 프린팅에 의해 절연 페이스트를 도포하고 건조 및 소성을 거쳐 형성할 수도 있고, 세라믹 봉을 양면 테이프로 부착하는 방법에 의해 형성할 수도 있으며 그 형성 방법에 제한이 있는 것은 아니다.Meanwhile, the
한편, 지지부(300)는 금속 재질의 스프링을 포함할 수도 있다. 지지부(300)를 스프링(도시하지 않음) 및 스프링을 제1기판의 일면(100a)과 제2기판의 상면(200a)에 고정하는 고정수단(도시하지 않음) 등으로 구성하면 스프링의 탄성에 의해 반도체 패키지 모듈을 외부 충격으로부터 보호하기 쉽고, 제1기판(100)과 제2기판(200)의 열적, 기계적 스트레스에 의한 변형으로부터 보호하기가 용이하다. 일반적인 원통형 코일 스프링 외에 장고형 코일 스프링, 드럼형 코일 스프링, 판 스프링 등을 사용할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
On the other hand, the
이하 본 발명의 다른 실시예에 따른 반도체 패키지 모듈을 나타낸 도 4를 참조하여 설명하되 전술한 부분과 중복되는 내용은 그 설명을 생략하거나 간단히 설명하도록 한다.Hereinafter, a semiconductor package module according to another exemplary embodiment of the present invention will be described with reference to FIG. 4, but descriptions overlapping with the above-described parts will be omitted or briefly described.
도 4를 참조하면, 제1반도체칩(120)과 제2반도체칩(220)이 도전성 돌기(170, 270)을 통해 각각 제1기판(100)의 제1접속패드(150)와 제2기판(200)의 제2접속패드(250)에 연결된 상태를 나타낸 것이다.Referring to FIG. 4, the
도전성 돌기(170, 270)는 솔더를 포함하는 범프일 수 있는데, 예를 들어 솔더 범프, 솔더 볼, 구리 필라 범프(Cu pillar bump) 등을 들 수 있다. 솔더란 융점이 약 450℃이하의 금속을 의미한다. 솔더 범프는 진공증착, 전해도금, 스크린 인쇄(screen printing) 등에 의해 형성할 수 있으며, 솔더 범프의 하부에는 UBM(Under Bump Metallurgy) 구조가 더 존재할 수 있다. 전해도금 방법은 공융 솔더를 사용하고 UBM은 TiW를 사용할 수 있다. 스크린 인쇄는 Pb/In/Ag, Sn/Pb/In, Cu/Sb/Ag/An과 같은 솔더를 스텐실 마스크(stencil mask)를 통해 형성하는 방법으로 삼성분계 이상의 무연 솔더를 사용할 수 있으며 공정이 간단하다는 장점이 있다. 구리 필라 범프는 구리로 이루어진 기둥을 전해도금에 의해 형성한 후 연속적으로 전해도금에 의해 솔더 캡(범프)을 형성하는 방법을 사용할 수 있으며 파인 피치에 대응하기 용이하다.
The
이하 본 발명의 또 다른 실시예에 따른 반도체 패키지 모듈을 나타낸 도 5를 참조하여 설명하되 전술한 부분과 중복되는 내용은 그 설명을 생략하거나 간단히 설명하도록 한다.Hereinafter, a semiconductor package module according to another exemplary embodiment of the present invention will be described with reference to FIG. 5, but the description of the semiconductor package module will be omitted or simply described.
도 5를 참조하면, 제1반도체칩(120)과 제2반도체칩(220)이 도전성 돌기(170, 270)와 이방성 도전 필름(165, 265)을 통해 각각 제1기판(100)의 제1접속패드(150)와 제2기판(200)의 제2접속패드(250)에 연결된 상태를 나타낸 것이다. 도전성 돌기(170, 270)는 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 백금(Pt), 팔라듐(Pd), 주석(Sn), 납(Pb), 아연(Zn), 인듐(In), 카드뮴(Cd), 크롬(Cr) 및 몰리브덴(Mo)으로 이루어진 군에서 어느 하나 이상 선택된 금속을 포함하는 금속 범프일 수 있다. 본 발명에서 금속 범프는 솔더를 포함하지 않는 범프를 의미하며, 일례로 골드 범프, 골드 스터드(stud) 범프, 니켈 범프 등을 사용할 수 있다. 금 범프는 무전해도금 또는 전해도금 방법에 의해 형성할 수 있으며, Cr/Cu-Cr/Cu/Au, TiW/Au, Ti/Au 등의 UBM을 사용할 수 있다. 금 스터드 범프는 반도체 칩(120, 220)의 패드(도시하지 않음)에 와이어 본더를 이용하여 스터드 범프(골드 볼)를 형성시키는 것으로 UBM 구조를 필요로 하지 않는다. 니켈 범프는 무전해도금 또는 전해도금에 의해 형성할 수 있다.Referring to FIG. 5, the
이방성 도전층(165, 265)에는 도전성 입자(165a, 265a)가 들어 있으며 온도를 올리고 가압을 하면 도전성 입자(165a, 265a)에 의해 전기적 접촉과 결합이 이루어지게 된다. 도전성 입자(165a, 265a)는 니켈, 솔더, 은 등으로 이루어진 금속 입자, 카본 입자, 폴리스티렌, 에폭시 수지 등의 플라스틱 입자에 금속막이 피복된 입자, 도전 입자 표면에 절연 수지가 피복된 입자 등이 가능하나 본 발명이 이에 제한되는 것은 아니다. 이방성 도전층에 접착성을 부여하는 접착 기재로는 폴리에틸렌계, 폴리프로필렌계의 열가소성 수지, 에폭시계, 폴리우레탄계, 아크릴계 등의 열경화성 수지 및 UV curable 수지 중에서 어느 하나 이상 사용할 수 있다.
The anisotropic
이하 본 발명의 또 다른 실시예에 따른 반도체 패키지 모듈을 나타낸 도 6을 참조하여 설명하되 전술한 부분과 중복되는 내용은 그 설명을 생략하거나 간단히 설명하도록 한다.Hereinafter, a semiconductor package module according to another exemplary embodiment of the present invention will be described with reference to FIG. 6, but the description of the semiconductor package module will be omitted or simply described.
도 6을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 모듈은 제1반도체칩(120)과 제1패키지(140)를 장착한 제1기판(100)과 제2반도체칩(220)과 제2패키지(240)를 장착한 제2기판(200)으로 구성되며, 제1기판의 일면(100a)과 제2기판의 상면(200a) 사이의 공간을 메우는 충진재(400)를 포함한다.Referring to FIG. 6, a semiconductor module according to another embodiment of the present invention may include a
제1반도체칩(120)과 제2반도체칩(220)은 Face up 형태로 와이어(160)에 의해 각각 제1기판(100)의 제1접속패드(150)와 제2기판(200)의 제2접속패드(250)에 전기적으로 연결되며, 접착제(110, 210)를 매개로 제1기판(100)과 제2기판(200)에 물리적으로 연결(부착)될 수 있다. 제1반도체칩(120)과 제2반도체칩(220), 제1패키지(140)와 제2패키지(240)은 일례로 DRAM, 플래시 메모리 등의 메모리 반도체 칩 또는 이를 포함하는 반도체 패키지일 수 있다. 와이어(160)는 제1고정부재(180) 및 제2고정부재(280)에 의해 고정될 수 있다. 고정부재(180, 280)는 절연성 수지를 포함하며, 열경화 또는 광경화 수지 중 어느 하나 이상을 포함할 수 있다. 열경화성 수지로 에폭시계, 폴리우레탄계, 아크릴계 등의 열경화성 수지를 들 수 있으나 본 발명이 이에 제한되는 것은 아니다. 고정부재(180, 280)는 디스펜서를 통해 와이어(160) 주위에 디스펜싱된 후 경화과정을 통해 점도를 높여 와이어(160)을 고정시킬 수 있다.
The
100...제1기판 110, 210...접착제
120...제1반도체칩 130, 230...솔더볼
140...제1패키지 150...제1접속패드
160...와이어 165... 이방성 도전층
170...제1접속패드 180...제1고정부재
200...제2기판 220...제2반도체칩
240...제2패키지 250...제2접속패드
270...제2접속패드 280...제2고정부재
300...지지부 400...충진재100 ...
120
140 ...
160 ...
170 ...
200 ...
240 ...
270 ...
300 ... support 400 ... filler
Claims (14)
상기 제1기판과 마주보는 상면에 제2반도체칩을 장착하고 상기 상면과 대향하는 하면에 제2패키지를 장착한 제2기판; 및
상기 제1기판의 일면과 제2기판의 상면 사이의 공간을 메우는 충진재를 포함하는 반도체 패키지 모듈.A first substrate having a first semiconductor chip mounted on one surface and a first package mounted on the other surface opposite to the one surface;
A second substrate on which a second semiconductor chip is mounted on an upper surface facing the first substrate, and a second package is mounted on a lower surface opposite to the upper surface; And
And a filler filling the space between one surface of the first substrate and the upper surface of the second substrate.
상기 제1반도체칩은 와이어 본딩을 통해 상기 제1기판의 제1접속패드에 전기적으로 연결되는 반도체 패키지 모듈.The method of claim 1,
And the first semiconductor chip is electrically connected to the first connection pad of the first substrate through wire bonding.
상기 와이어는 제1기판을 관통하여 상기 제1기판의 일면에 위치하는 제1접속패드에 연결되는 반도체 패키지 모듈.The method of claim 2,
And the wire penetrates through the first substrate and is connected to a first connection pad positioned on one surface of the first substrate.
상기 와이어를 고정하기 위한 고정부재를 더 포함하는 반도체 패키지 모듈.The method of claim 2,
The semiconductor package module further comprises a fixing member for fixing the wire.
상기 고정부재는 열경화성 수지 또는 광경화성 수지 중 어느 하나 이상을 포함하는 반도체 패키지 모듈.The method of claim 4, wherein
The fixing member is a semiconductor package module including any one or more of a thermosetting resin or a photocurable resin.
상기 제1반도체칩은 도전성 돌기를 통해 상기 제1기판의 제1접속패드에 전기적으로 연결되는 반도체 패키지 모듈.The method of claim 1,
The first semiconductor chip is electrically connected to the first connection pad of the first substrate through a conductive projection.
상기 도전성 돌기는 솔더 범프, 솔더 볼 또는 구리 필라 범프인 반도체 패키지 모듈.The method of claim 6,
The conductive protrusions are solder bumps, solder balls, or copper pillar bumps.
상기 도전성 돌기는 금속 범프이며, 상기 금속 범프와 상기 제1기판의 접속패드 사이에 삽입된 이방성 도전층을 더 포함하는 반도체 패키지 모듈.The method of claim 6,
The conductive protrusion is a metal bump, and further comprises an anisotropic conductive layer interposed between the metal bump and the connection pad of the first substrate.
상기 금속 범프는 금 범프, 금 스터드 범프 또는 니켈 범프인 반도체 패키지 모듈.The method of claim 8,
The metal bumps are gold bumps, gold stud bumps or nickel bumps.
상기 충진재는 접착 조성물 또는 몰딩재를 포함하는 반도체 패키지 모듈.The method of claim 1,
The filler is a semiconductor package module comprising an adhesive composition or a molding material.
상기 제1기판의 일면과 제2기판의 상면을 연결하는 지지부를 더 포함하는 반도체 패키지 모듈.The method of claim 1,
And a support portion connecting one surface of the first substrate and an upper surface of the second substrate.
상기 지지부는 스프링을 포함하는 반도체 패키지 모듈.The method of claim 11,
The support package includes a semiconductor package module.
상기 제1반도체칩은 메모리 칩인 반도체 패키지 모듈.The method of claim 1,
The first semiconductor chip is a semiconductor package module.
상기 제1패키지는 메모리 칩을 포함하는 반도체 패키지인 반도체 패키지 모듈.The method of claim 1,
The first package is a semiconductor package module is a semiconductor package including a memory chip.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020100089597A KR101096272B1 (en) | 2010-09-13 | 2010-09-13 | Semiconductor package module |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020100089597A KR101096272B1 (en) | 2010-09-13 | 2010-09-13 | Semiconductor package module |
Publications (1)
Publication Number | Publication Date |
---|---|
KR101096272B1 true KR101096272B1 (en) | 2011-12-22 |
Family
ID=45506624
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020100089597A KR101096272B1 (en) | 2010-09-13 | 2010-09-13 | Semiconductor package module |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR101096272B1 (en) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20090127686A1 (en) | 2007-11-21 | 2009-05-21 | Advanced Chip Engineering Technology Inc. | Stacking die package structure for semiconductor devices and method of the same |
US20100140769A1 (en) | 2008-12-04 | 2010-06-10 | Kim Youngjoon | Integrated circuit packaging system using bottom flip chip die bonding and method of manufacture thereof |
-
2010
- 2010-09-13 KR KR1020100089597A patent/KR101096272B1/en not_active IP Right Cessation
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20090127686A1 (en) | 2007-11-21 | 2009-05-21 | Advanced Chip Engineering Technology Inc. | Stacking die package structure for semiconductor devices and method of the same |
US20100140769A1 (en) | 2008-12-04 | 2010-06-10 | Kim Youngjoon | Integrated circuit packaging system using bottom flip chip die bonding and method of manufacture thereof |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN101322233B (en) | Method for bonding between electrical devices using ultrasonic vibration | |
KR100290993B1 (en) | Semiconductor device, wiring board for mounting semiconductor and method of production of semiconductor device | |
US20190057880A1 (en) | Integrated circuit package comprising surface capacitor and ground plane | |
US20130236993A1 (en) | Method of fabricating semiconductor package | |
EP1763295A2 (en) | Electronic component embedded board and its manufacturing method | |
JP4401411B2 (en) | Mounting body provided with semiconductor chip and manufacturing method thereof | |
US9105616B2 (en) | External connection terminal, semiconductor package having external connection terminal, and methods for manufacturing the same | |
US9607949B2 (en) | Semiconductor device having semiconductor chips in resin and electronic circuit device with the semiconductor device | |
JP2006295127A (en) | Flip chip package texture and its manufacturing method | |
JP2007184381A (en) | Flip chip mounting circuit board, its manufacturing method, semiconductor device, and its manufacturing method | |
US7554197B2 (en) | High frequency IC package and method for fabricating the same | |
JP2012164965A (en) | Wiring board and manufacturing method of the same | |
TWI736072B (en) | Package structure and methods for forming the same | |
CN1855405A (en) | Flipchip method | |
JP2003347352A (en) | Method for bonding ic chip by non-conductive adhesive to substrate and assembly formed by the method | |
TW201123326A (en) | Method of manufacturing substrate for flip chip and substrate for flip chip manufactured using the same | |
US10586764B2 (en) | Semiconductor package with programmable signal routing | |
KR20120054371A (en) | Cylindrical package, electronic apparatus using the same, and method for fabricating the same | |
US20160225706A1 (en) | Printed circuit board, semiconductor package and method of manufacturing the same | |
KR101096272B1 (en) | Semiconductor package module | |
US20160148864A1 (en) | Integrated device package comprising heterogeneous solder joint structure | |
KR20120022363A (en) | Semiconductor package substrate and manufacturing method of the same | |
KR101179516B1 (en) | Embedded package and method for forming the same | |
CN113035830A (en) | Semiconductor structure and manufacturing method thereof | |
JP2009277838A (en) | Method of manufacturing semiconductor device, substrate tray, and substrate storage device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
LAPS | Lapse due to unpaid annual fee |