KR101096245B1 - Output enable signal pulse width regulation circuit - Google Patents

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Abstract

본 발명은 인에이블신호를 입력받아 레지스턴스 및 커패시턴스에 의해 결정되는 지연구간만큼 지연시켜, 출력인에이블신호의 펄스폭을 조절하기 위한 펄스폭조절신호를 생성하는 출력인에이블신호 펄스폭 조절회로에 있어서, 번인테스트 시 인에이블되는 번인테스트신호와 정상 동작 시 출력인에이블신호의 펄스폭 조절을 위한 제어신호를 입력받아 상기 레지스턴스를 조절하는 레지스턴스 조절부; 및 조절신호에 응답하여 상기 커패시턴스를 조절하여 상기 펄스폭조절신호를 생성하는 커패시턴스 조절부를 포함하는 출력인에이블신호 펄스폭 조절회로를 제공한다.The present invention provides an output enable signal pulse width adjustment circuit for receiving an enable signal and delaying the delay signal by a delay period determined by resistance and capacitance, thereby generating a pulse width adjustment signal for adjusting the pulse width of the output enable signal. A resistance adjusting unit configured to adjust the resistance by receiving a control signal for adjusting a pulse width of a burn-in test signal enabled during a burn-in test and an output enable signal during normal operation; And a capacitance adjuster configured to adjust the capacitance in response to a control signal to generate the pulse width control signal.

번인테스트, 레지스턴스, 커패시턴스 Burn-in test, resistance, capacitance

Description

출력인에이블신호 펄스폭 조절회로{OUTPUT ENABLE SIGNAL PULSE WIDTH REGULATION CIRCUIT}Output enable signal pulse width control circuit {OUTPUT ENABLE SIGNAL PULSE WIDTH REGULATION CIRCUIT}

본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 정상 동작 시에도 출력인에이블신호의 펄스폭을 다양하게 조절할 수 있도록 한 출력인에이블신호 펄스폭 조절회로에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to an output enable signal pulse width control circuit which enables various adjustments of the pulse width of an output enable signal even in normal operation.

디램(DRAM)은 데이터를 라이트(write)하여 저장하고, 저장된 데이터를 리드(read)할 수 있는 반도체 메모리 장치이다. 디램이 데이터를 라이트하고, 리드하기 위해서는 로우 어드레스(Row Addres)에 의해 워드라인을 선택적으로 인에이블시키는 로우경로(row path) 동작과 컬럼 어드레스(Column Address)에 의해 센스앰프와 로컬입출력라인(LIO, Local Input Output line) 사이에 연결된 스위치를 턴온시키는 출력인에이블신호(Yi)를 생성하는 컬럼경로(column) 동작이 수행되어야 한다.A DRAM is a semiconductor memory device capable of writing and storing data and reading stored data. The DRAM writes and reads data by using a row path operation that selectively enables word lines by row addresses and a sense amplifier and local input / output lines (LIO) by column addresses. In addition, a column path operation for generating an output enable signal Yi for turning on a switch connected between a local input output line and a local input output line should be performed.

한편, 디램(DRAM)에서 테스트 시간을 단축하고 수년 이상 디바이스의 동작을 보상하기 위해 ONO 막, 셀(Cell) 및 비트라인(Bit Line) 등에 스트레스를 인가하여 사전 불량을 스크린(screen) 하는 번인 테스트(Burn-in test)가 수행된다. 번인 테스트에서는 리드 또는 라이트 동작을 수행하기 위해 인에이블되는 출력인에이블신호(Yi)의 펄스폭이 정상 동작 시에 비해 크게 설정되어야 한다.On the other hand, burn-in test that screens prior failure by applying stress to ONO film, cell and bit line to reduce test time in DRAM and compensate device operation for many years. Burn-in test is performed. In the burn-in test, the pulse width of the output enable signal Yi, which is enabled to perform the read or write operation, should be set larger than in the normal operation.

도 1은 종래기술에 따른 출력인에이블신호 펄스폭 조절회로의 구성을 도시한 것이다.1 illustrates a configuration of an output enable signal pulse width control circuit according to the prior art.

도시된 바와 같이, 종래기술에 따른 출력인에이블신호 펄스폭 조절회로는 인에이블신호(RDWT) 및 번인테스트신호(STM_BI)를 입력받아 펄스폭조절신호(AYP_OUT)를 생성한다. 이와 같은 구성의 펄스폭 조절회로는 리드 또는 라이트 동작 시 하이레벨로 인에이블되는 인에이블신호(RDWT)를 입력받아 펄스폭조절신호(AYP_OUT)를 하이레벨로 인에이블시킨다. 하이레벨의 펄스폭조절신호(AYP_OUT)는 인에이블신호(RDWT)를 로우레벨로 천이시켜 펄스폭조절신호(AYP_OUT)를 로우레벨로 디스에이블시킨다. 이때, 펄스폭조절신호(AYP_OUT)의 펄스폭은 번인테스트 시 하이레벨로 인에이블되는 번인테스트신호(STM_BI)에 의해 설정되는 레지스턴스(Registance)에 의해 결정된다. 즉, 번인테스트 시에는 레지스턴스가 증가하여 RC 딜레이(delay)를 증가시키므로 로우레벨의 인에이블신호(RDWT)에 의해 펄스폭조절신호(AYP_OUT)가 로우레벨로 천이하는 구간을 지연시켜 출력인에이블신호(Yi)의 펄스폭을 증가시킨다. 한편, 번인테스트가 수행되지 않는 정상동작 시에는 레지스턴스가 감소하여 RC 딜레이(delay)를 감소시키므로 로우레벨의 인에이블신호(RDWT)에 의해 펄스폭조절신호(AYP_OUT)가 로우레벨로 천이하는 구간이 번인테스트 시와 비교하여 상대적으로 적게 지연되므로 출력인에이블신호(Yi)의 펄스폭은 감소된다.As shown, the output enable signal pulse width control circuit according to the prior art receives the enable signal RDTWT and the burn-in test signal STM_BI to generate a pulse width control signal AYP_OUT. The pulse width control circuit having such a configuration receives the enable signal RDWT, which is enabled at the high level during the read or write operation, and enables the pulse width control signal AYP_OUT to the high level. The high level pulse width control signal AYP_OUT transitions the enable signal RDWT to a low level, thereby disabling the pulse width control signal AYP_OUT to a low level. At this time, the pulse width of the pulse width adjustment signal AYP_OUT is determined by a resistance set by the burn-in test signal STM_BI enabled at the high level during the burn-in test. That is, during burn-in test, the resistance is increased to increase the RC delay. Therefore, the output enable signal is delayed by delaying the section where the pulse width control signal AYP_OUT transitions to the low level by the low level enable signal RDTWT. Increase the pulse width of (Yi). On the other hand, during normal operation where burn-in test is not performed, the resistance is decreased to reduce the RC delay. Therefore, the section in which the pulse width control signal AYP_OUT transitions to the low level by the low level enable signal RDWT The pulse width of the output enable signal Yi is reduced because it is relatively less delayed than in the burn-in test.

그런데, 번인테스트 종료시에도 PVT(Process, Voltage, Temperature) 변화 등에 의하여 번인테스트 시의 펄스폭을 가진 출력인에이블신호(Yi)를 사용할 필요가 발생한다. 그러나, 종래의 출력인에이블신호 펄스폭 조절회로에서는 번인테스트 수행 될 때 생성된 출력인에이블신호(Yi)와 같이 큰 펄스폭을 갖는 출력인에이블신호(Yi)를 생성할 수 없는 문제가 있었다.However, even at the end of the burn-in test, it is necessary to use an output enable signal Yi having a pulse width at the burn-in test due to a change in PVT (Process, Voltage, Temperature). However, in the conventional output enable signal pulse width control circuit, there is a problem in that an output enable signal Yi having a large pulse width, such as the output enable signal Yi generated when the burn-in test is performed, cannot be generated.

본 발명은 정상 동작 시에도 번인테스트 시 생성되는 출력인에이블신호와 동일한 펄스폭을 갖는 출력인에이블 신호를 생성함으로써, 정상 동작 시에도 출력인에이블신호의 펄스폭을 다양하게 조절할 수 있도록 한 출력인에이블신호 펄스폭 조절회로를 개시한다.The present invention generates an output enable signal having the same pulse width as that of the output enable signal generated during the burn-in test even during normal operation, thereby allowing the pulse width of the output enable signal to be variously adjusted during normal operation. An enable signal pulse width adjustment circuit is disclosed.

이를 위해 본 발명은 인에이블신호를 입력받아 레지스턴스 및 커패시턴스에 의해 결정되는 지연구간만큼 지연시켜, 출력인에이블신호의 펄스폭을 조절하기 위한 펄스폭조절신호를 생성하는 출력인에이블신호 펄스폭 조절회로에 있어서, 번인테스트 시 인에이블되는 번인테스트신호와 정상 동작 시 출력인에이블신호의 펄스폭 조절을 위한 제어신호를 입력받아 상기 레지스턴스를 조절하는 레지스턴스 조절부; 및 조절신호에 응답하여 상기 커패시턴스를 조절하여 상기 펄스폭조절신호를 생성하는 커패시턴스 조절부를 포함하는 출력인에이블신호 펄스폭 조절회로를 제공한다.To this end, the present invention receives an enable signal and delays it by a delay period determined by resistance and capacitance, thereby generating an output enable signal pulse width adjustment circuit for generating a pulse width adjustment signal for adjusting the pulse width of the output enable signal. A resistance controller comprising: a resistance adjusting unit configured to adjust the resistance by receiving a control signal for adjusting a pulse width of a burn-in test signal enabled during a burn-in test and an output enable signal during normal operation; And a capacitance adjuster configured to adjust the capacitance in response to a control signal to generate the pulse width control signal.

또한, 본 발명은 번인테스트신호 및 제어신호를 입력받아 논리연산을 수행하는 논리부; 상기 논리부의 출력신호에 응답하여 제1 노드와 접지전압 사이의 레지스턴스를 조절하여, 상기 제1 노드를 풀다운 구동하는 풀다운부; 인에이블신호에 응답하여 상기 제1 노드를 풀업구동하는 풀업부; 및 상기 제1 노드에 연결되어, 상기 제1 노드의 전하를 충전하는 커패시터를 포함하되, 상기 커패시터는 상기 조절신호에 응답하여 구동되는 출력인에이블신호 펄스폭 조절회로를 제공한다.The present invention also includes a logic unit configured to receive a burn-in test signal and a control signal and perform logic operation; A pull-down unit configured to adjust the resistance between the first node and the ground voltage in response to an output signal of the logic unit to pull-down the first node; A pull-up unit configured to pull-up the first node in response to an enable signal; And a capacitor connected to the first node to charge the charge of the first node, wherein the capacitor provides an output enable signal pulse width adjustment circuit driven in response to the adjustment signal.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다. Hereinafter, the present invention will be described in more detail with reference to Examples. These embodiments are only for illustrating the present invention, and the scope of rights of the present invention is not limited by these embodiments.

도 2는 본 발명의 일실시예에 따른 출력인에이블신호 펄스폭 조절회로의 구성을 도시한 블럭도이고, 도 3은 도 2의 상세회로도이다.FIG. 2 is a block diagram showing the configuration of an output enable signal pulse width adjusting circuit according to an embodiment of the present invention, and FIG. 3 is a detailed circuit diagram of FIG.

도 2에 도시된 바와 같이, 본 실시예에 따른 출력인에이블신호 펄스폭 조절회로는 노드(nd10)에 연결된 레지스턴스 조절부(10) 및 커패시턴스 조절부(12)로 구성된다. 레지스턴스 조절부(10)는 논리부(100), 풀다운부(101) 및 풀업부(102)로 구성된다. 커패시턴스 조절부(12)는 제1 커패시터부(120), 제2 커패시터부(121) 및 제3 커패시터부(122)로 구성된다.As shown in FIG. 2, the output enable signal pulse width adjusting circuit according to the present exemplary embodiment includes a resistance adjusting unit 10 and a capacitance adjusting unit 12 connected to the node nd10. The resistance adjusting unit 10 includes a logic unit 100, a pull-down unit 101, and a pull-up unit 102. The capacitance adjusting unit 12 includes the first capacitor unit 120, the second capacitor unit 121, and the third capacitor unit 122.

논리부(100)는 번인테스트신호(STM_BI) 및 제어신호(NOR_BI)를 입력받아 부정논리합 연산을 수행하는 노어게이트(NR10)로 구성된다. 여기서, 번인테스트신호(STM_BI)는 번인 테스트 수행시 하이레벨로 인에이블되고, 제어신호(NOR_BI)는 번인 테스트가 종료되고 정상 동작 시에도 번인 테스트 수행시와 동일하게 출력인에이블신호의 펄스폭을 조절할 필요가 있을 때 하이레벨로 인가되는 신호이다. 논리부(100)는 번인 테스트 수행시 또는 제어신호(NOR_BI)가 하이레벨로 인가될 때 로우레벨의 신호를 출력한다.The logic unit 100 includes a knock gate NR10 that receives a burn-in test signal STM_BI and a control signal NOR_BI and performs a negative logic sum operation. Herein, the burn-in test signal STM_BI is enabled at a high level when the burn-in test is performed, and the control signal NOR_BI is configured to set the pulse width of the output enable signal in the same manner as when the burn-in test is performed even in normal operation. This signal is applied at high level when it needs to be adjusted. The logic unit 100 outputs a low level signal when the burn-in test is performed or when the control signal NOR_BI is applied at a high level.

풀다운부(101)는 노드(nd10)와 노드(nd11) 사이에 연결된 저항소자(R10)와, 노드(nd11)와 노드(nd12) 사이에 연결되어 인에이블신호(RDWT)에 응답하여 턴온되 는 NMOS 트랜지스터(N10)와, 노드(nd12)와 접지전압 사이에 연결되어 논리부(100)의 출력신호에 응답하여 턴온되는 NMOS 트랜지스터(N11)와, 노드(nd10)와 노드(nd13) 사이에 직렬 연결된 저항소자들(R11, R12)와, 노드(nd13)와 노드(nd14) 사이에 연결되어 인에이블신호(RDWT)에 응답하여 턴온되는 NMOS 트랜지스터(N12)와, 노드(nd14)와 접지전압 사이에 연결되어 논리부(100)의 출력신호에 응답하여 턴온되는 NMOS 트랜지스터(N13)로 구성된다. 이와 같이 구성된 풀다운부(101)는 번인 테스트 수행시 또는 제어신호(NOR_BI)가 하이레벨로 인가된 상태에서 리드 또는 라이트 동작을 위해 하이레벨의 인에이블신호(RDWT)가 인가되면 노드(nd10)와 접지전압 사이의 레지스턴스(resistance)를 R11+R12로 설정한다. 한편, 풀다운부(101)는 제어신호(NOR_BI)가 로우레벨을 유지하는 정상 동작 시에 하이레벨의 인에이블신호(RDWT)가 인가되면 노드(nd10)와 접지전압 사이의 레지스턴스(resistance)를 R10으로 설정한다.The pull-down unit 101 is connected between the node nd10 and the node nd11 and is connected between the node nd11 and the node nd12 and turned on in response to the enable signal RDWT. An NMOS transistor N10 and an NMOS transistor N11 connected between a node nd12 and a ground voltage and turned on in response to an output signal of the logic unit 100, and in series between a node nd10 and a node nd13. NMOS transistor N12 connected between the resistor elements R11 and R12, the node nd13 and the node nd14 and turned on in response to the enable signal RDWT, and between the node nd14 and the ground voltage. And an NMOS transistor N13 that is turned on in response to an output signal of the logic unit 100. The pull-down unit 101 configured as described above is configured with the node nd10 when the high level enable signal RDWT is applied for the read or write operation when the burn-in test is performed or the control signal NOR_BI is applied at the high level. Set the resistance between ground voltages to R11 + R12. On the other hand, when the high-level enable signal RDWT is applied in the normal operation in which the control signal NOR_BI maintains the low level, the pull-down unit 101 adjusts the resistance between the node nd10 and the ground voltage to R10. Set to.

풀업부(102)는 인에이블신호(RDWT)에 응답하여 노드(nd10)을 하이레벨로 풀업구동하는 PMOS 트랜지스터(P10)로 구성된다. 풀업부(102)는 인에이블신호(RDWT)가 로우레벨인 경우 PMOS 트랜지스터(P10)에 의해 노드(nd10)을 하이레벨로 풀업구동하여 펄스폭조절신호(AYP_OUT)를 로우레벨로 디스에이블시킨다. 여기서, 인에이블신호(RDWT)는 펄스폭조절신호(AYP_OUT)가 하이레벨로 인에이블되면 로우레벨로 천이되도록 설정되는 것이 바람직하다.The pull-up unit 102 includes a PMOS transistor P10 that pulls up the node nd10 to a high level in response to the enable signal RDWT. When the enable signal RDWT is at a low level, the pull-up unit 102 pulls up the node nd10 to a high level by the PMOS transistor P10 to disable the pulse width control signal AYP_OUT to a low level. Here, it is preferable that the enable signal RDWT is set to transition to a low level when the pulse width control signal AYP_OUT is enabled at a high level.

제1 커패시터부(120)는 제1 조절신호(YICON1)에 응답하여 노드(nd10)의 전하를 충전하는 커패시터로 동작하는 PMOS 트랜지스터(P11, P12) 및 NMOS 트랜지스 터(N14, N15)로 구성된다. 제2 커패시터부(121)는 제2 조절신호(YICON2)에 응답하여 노드(nd10)의 전하를 충전하는 커패시터로 동작하는 PMOS 트랜지스터(P13, P14) 및 NMOS 트랜지스터(N16, N17)로 구성된다. 제3 커패시터부(122)는 제3 조절신호(YICON3)에 응답하여 노드(nd10)의 전하를 충전하는 커패시터로 동작하는 PMOS 트랜지스터(P15, P16) 및 NMOS 트랜지스터(N18, N19)로 구성된다. 이와 같은 구성의 제1 커패시터부(120), 제2 커패시터부(121) 및 제3 커패시터부(122)는 제1 조절신호(YICON1), 제2 조절신호(YICON2) 및 제3 조절신호(YICON3)의 조합에 따라 노드(nd10)의 전하를 충전하는 커패시턴스를 조절한다.The first capacitor unit 120 includes PMOS transistors P11 and P12 and NMOS transistors N14 and N15 that operate as capacitors for charging the charge of the node nd10 in response to the first control signal YICON1. do. The second capacitor unit 121 includes PMOS transistors P13 and P14 and NMOS transistors N16 and N17 that operate as capacitors for charging the charge of the node nd10 in response to the second control signal YICON2. The third capacitor unit 122 includes PMOS transistors P15 and P16 and NMOS transistors N18 and N19 that operate as capacitors for charging the charge of the node nd10 in response to the third control signal YICON3. The first capacitor unit 120, the second capacitor unit 121, and the third capacitor unit 122 having the above configuration include the first control signal YICON1, the second control signal YICON2, and the third control signal YICON3. ), The capacitance for charging the charge of the node nd10 is adjusted.

이와 같이 구성된 본 실시예에 따른 출력인에이블신호 펄스폭 조절회로는 인에이블신호(RDWT)를 레지스턴스 조절부(10)에 의해 조절되는 레지스턴스 및 커패시턴스 조절부(12)에 의해 조절되는 커패시턴스에 의해 결정되는 지연구간만큼 지연시켜, 펄스폭조절신호(AYP_OUT)의 펄스폭을 조절한다. 이하, 본 실시예에 따른 출력인에이블신호 펄스폭 조절회로의 동작을 번인테스트 동작이 수행될 경우와 번인테스트 동작이 종료되고 정상 동작이 수행되는 경우로 나누어 설명하면 다음과 같다.The output enable signal pulse width adjusting circuit according to the present embodiment configured as described above determines the enable signal RDTW by the capacitance adjusted by the resistance and capacitance adjusting unit 12 controlled by the resistance adjusting unit 10. The pulse width of the pulse width adjustment signal AYP_OUT is adjusted by delaying by the delay period. Hereinafter, the operation of the output enable signal pulse width control circuit according to the present embodiment will be described as follows when the burn-in test operation is performed and the burn-in test operation is terminated and the normal operation is performed.

우선, 번인테스트 동작이 수행될 때 번인테스트신호(STM_BI)는 하이레벨이므로, NMOS 트랜지스터(N13)가 턴온되어 리드 동작 시 하이레벨의 인에이블신호(RDWT)가 입력될 때 노드(nd10)와 접지전압 사이의 레지스턴스(resistance)는 R11+R12로 설정된다. 이때, 커패시턴스 조절부(12)는 제1 조절신호(YICON1), 제2 조절신호(YICON2) 및 제3 조절신호(YICON3)의 조합에 따라 노드(nd10)의 전하를 충 전하는 커패시턴스를 조절한다. 예를 들어, 제1 조절신호(YICON1)가 하이레벨, 제2 조절신호(YICON2)가 로우레벨 및 제3 조절신호(YICON3)가 로우레벨일 때 제1 커패시터부(120), 제2 커패시터부(121) 및 제3 커패시터부(122)가 모두 동작하여 커패시턴스를 가장 크게 설정한다. First, since the burn-in test signal STM_BI is at the high level when the burn-in test operation is performed, when the NMOS transistor N13 is turned on and the high-level enable signal RDWT is input during the read operation, the node nd10 and ground are ground. The resistance between the voltages is set to R11 + R12. In this case, the capacitance adjusting unit 12 adjusts the capacitance for charging the charge of the node nd10 according to the combination of the first control signal YICON1, the second control signal YICON2, and the third control signal YICON3. For example, when the first control signal YICON1 is at a high level, the second control signal YICON2 is at a low level, and the third control signal YICON3 is at a low level, the first capacitor unit 120 and the second capacitor unit are low. Both the 121 and the third capacitor unit 122 operate to set the largest capacitance.

인에이블신호(RDWT)가 입력되면 펄스폭조절신호(AYP_OUT)가 하이레벨로 인에이블되고, 하이레벨의 펄스폭조절신호(AYP_OUT)는 인에이블신호(RDWT)를 로우레벨로 디스에이블시켜 펄스폭조절신호(AYP_OUT)를 로우레벨로 디스에이블시킨다. 펄스폭조절신호(AYP_OUT)가 하이레벨로 인에이블된 구간부터 로우레벨로 디스에이블되는 구간은 레지스턴스 조절부(10)의 레지스턴스 및 커패시턴스 조절부(12)의 커패시턴스에 의해 조절된다. 번인테스트 동작에서는 레지스턴스 조절부(10)의 레지스턴스가 R11+R12로 상대적으로 크게 설정되므로 펄스폭조절신호(AYP_OUT)의 펄스폭은 크게 설정된다. 따라서, 번인테스트 동작이 수행될 때 큰 펄스폭으로 생성된 펄스폭조절신호(AYP_OUT)에 의해 출력인에이블신호(Yi)의 펄스폭도 크게 설정된다.When the enable signal RDWT is input, the pulse width control signal AYP_OUT is enabled at a high level, and the pulse level control signal AYP_OUT at a high level disables the enable signal RDWT to a low level, thereby providing a pulse width. Disable control signal AYP_OUT to low level. The period in which the pulse width control signal AYP_OUT is enabled from the high level to the low level is controlled by the capacitance of the resistance adjusting unit 12 and the resistance adjusting unit 12. In the burn-in test operation, since the resistance of the resistance adjusting unit 10 is set relatively large as R11 + R12, the pulse width of the pulse width adjusting signal AYP_OUT is set large. Therefore, when the burn-in test operation is performed, the pulse width of the output enable signal Yi is also set large by the pulse width adjustment signal AYP_OUT generated with a large pulse width.

다음으로, 번인테스트 동작이 종료되고 정상 동작이 개시되면 번인테스트신호(STM_BI)는 로우레벨로 천이한다. 이때, 제어신호(NOR_BI)가 로우레벨 상태를 유지하면 NMOS 트랜지스터(N11)가 턴온되어 리드 동작 시 하이레벨의 인에이블신호(RDWT)가 입력될 때 노드(nd10)와 접지전압 사이의 레지스턴스(resistance)는 R10으로 설정된다. 이와 같이, 정상 동작 시에는 레지스턴스 조절부(10)의 레지스턴스가 R10으로 상대적으로 작게 설정되므로 펄스폭조절신호(AYP_OUT)의 펄스폭은 작게 설정된다. 따라서, 정상 동작 시 작은 펄스폭으로 생성된 펄스폭조절신 호(AYP_OUT)에 의해 출력인에이블신호(Yi)의 펄스폭도 작게 설정된다.Next, when the burn-in test operation ends and normal operation starts, the burn-in test signal STM_BI transitions to a low level. At this time, when the control signal NOR_BI maintains the low level, the resistance between the node nd10 and the ground voltage when the high-level enable signal RDWT is input during the read operation when the NMOS transistor N11 is turned on. ) Is set to R10. As described above, since the resistance of the resistance adjusting unit 10 is set relatively small as R10 in the normal operation, the pulse width of the pulse width adjusting signal AYP_OUT is set small. Therefore, the pulse width of the output enable signal Yi is also set small by the pulse width adjustment signal AYP_OUT generated with a small pulse width in normal operation.

한편, 하이레벨의 제어신호(NOR_BI)가 인가되면 MOS 트랜지스터(N13)가 턴온되어 리드 동작 시 하이레벨의 인에이블신호(RDWT)가 입력될 때 노드(nd10)와 접지전압 사이의 레지스턴스(resistance)는 R11+R12로 설정된다. 이와 같이, 정상 동작 시임에도 불구하고, 하이레벨의 제어신호(NOR_BI)가 인가되면 레지스턴스 조절부(10)의 레지스턴스가 R11+R12로 상대적으로 크게 설정되므로 펄스폭조절신호(AYP_OUT)의 펄스폭은 크게 설정된다. 따라서, 번인테스트 동작이 수행될 때 큰 펄스폭으로 생성된 펄스폭조절신호(AYP_OUT)에 의해 출력인에이블신호(Yi)의 펄스폭도 크게 설정된다.On the other hand, when the high level control signal NOR_BI is applied, the MOS transistor N13 is turned on so that the resistance between the node nd10 and the ground voltage when the high level enable signal RDWT is input during a read operation. Is set to R11 + R12. As such, despite the normal operation, when the high level control signal NOR_BI is applied, the resistance of the resistance adjusting unit 10 is set relatively large as R11 + R12, so that the pulse width of the pulse width control signal AYP_OUT is It is set large. Therefore, when the burn-in test operation is performed, the pulse width of the output enable signal Yi is also set large by the pulse width adjustment signal AYP_OUT generated with a large pulse width.

이상 설명한 본 실시예의 출력인에이블신호 펄스폭 조절회로는 정상 동작 시에도 번인테스트 동작에서 생성되는 출력인에이블신호(Yi)와 동일한 펄스폭을 갖는 출력인에이블신호(Yi)를 생성할 수 있도록 하고 있다. 따라서, 번인테스트가 진행되지 않는 경우라도, 예를 들어 패키지 공정이 종료되더라도 PVT(Process, Voltage, Temperature) 변화 등이 발생하여 펄스폭이 큰 출력인에이블신호(Yi)가 필요할 때 용이하게 대처할 수 있다.The output enable signal pulse width adjustment circuit of the present embodiment described above can generate an output enable signal Yi having the same pulse width as the output enable signal Yi generated in the burn-in test operation even in the normal operation. have. Therefore, even when the burn-in test is not performed, for example, even when the package process is terminated, a change in PVT (Process, Voltage, Temperature) occurs, and thus, when the output enable signal Yi having a large pulse width is required, it is easily handled. have.

도 1은 종래기술에 따른 출력인에이블신호 펄스폭 조절회로의 구성을 도시한 블럭도이다.1 is a block diagram showing the configuration of an output enable signal pulse width control circuit according to the prior art.

도 2는 본 발명의 일실시예에 따른 출력인에이블신호 펄스폭 조절회로의 구성을 도시한 블럭도이다. 2 is a block diagram showing the configuration of an output enable signal pulse width control circuit according to an embodiment of the present invention.

도 3은 도 2의 상세회로도이다.3 is a detailed circuit diagram of FIG. 2.

Claims (11)

인에이블신호를 입력받아 레지스턴스 및 커패시턴스에 의해 결정되는 지연구간만큼 지연시켜, 출력인에이블신호의 펄스폭을 조절하기 위한 펄스폭조절신호를 생성하는 출력인에이블신호 펄스폭 조절회로에 있어서,In the output enable signal pulse width adjustment circuit which receives an enable signal and delays it by a delay period determined by resistance and capacitance, and generates a pulse width adjustment signal for adjusting the pulse width of the output enable signal. 번인테스트가 수행되거나, 정상 동작 중 제어신호가 인에이블되는 경우 상기 레지스턴스를 증가시키는 레지스턴스 조절부; 및A resistance adjusting unit which increases the resistance when a burn-in test is performed or a control signal is enabled during normal operation; And 조절신호의 레벨에 따라 상기 커패시턴스를 조절하여 상기 펄스폭조절신호를 생성하는 커패시턴스 조절부를 포함하는 출력인에이블신호 펄스폭 조절회로.An output enable signal pulse width adjustment circuit comprising a capacitance adjustment unit for generating the pulse width adjustment signal by adjusting the capacitance according to the level of the adjustment signal. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제 1 항에 있어서, 상기 레지스턴스 조절부는The method of claim 1, wherein the resistance adjustment unit 번인테스트신호 및 상기 제어신호를 입력받아 논리연산을 수행하는 논리부; 및A logic unit configured to receive a burn-in test signal and the control signal and perform logic operation; And 상기 논리부의 출력신호에 응답하여 제1 노드와 접지전압 사이의 레지스턴스를 조절하여, 상기 제1 노드를 풀다운 구동하는 풀다운부를 포함하는 출력인에이블신호 펄스폭 조절회로.And a pull-down unit configured to adjust the resistance between the first node and the ground voltage in response to an output signal of the logic unit to pull down the first node. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 제 2 항에 있어서, 상기 풀다운부는The method of claim 2, wherein the pull-down portion 상기 제1 노드와 제2 노드 사이에 연결된 제1 저항소자;A first resistance element connected between the first node and a second node; 상기 제2 노드와 제3 노드 사이에 연결되어, 상기 인에이블신호에 응답하여 턴온되는 제1 풀다운소자;A first pull-down device connected between the second node and a third node and turned on in response to the enable signal; 상기 제3 노드와 상기 접지전압 사이에 연결되어, 상기 논리부의 출력신호에 응답하여 턴온되는 제2 풀다운소자;A second pull-down device connected between the third node and the ground voltage and turned on in response to an output signal of the logic unit; 상기 제1 노드와 제4 노드 사이에 연결된 제2 저항소자; A second resistance element connected between the first node and a fourth node; 상기 제4 노드와 제5 노드 사이에 연결되어, 상기 인에이블신호에 응답하여 턴온되는 제3 풀다운소자; 및A third pull-down device connected between the fourth node and a fifth node and turned on in response to the enable signal; And 상기 제5 노드와 상기 접지전압 사이에 연결되어, 상기 논리부의 출력신호에 응답하여 턴온되는 제4 풀다운소자를 더 포함하는 출력인에이블신호 펄스폭 조절회로.And a fourth pull-down element connected between the fifth node and the ground voltage and turned on in response to an output signal of the logic unit. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제 4 항에 있어서, 상기 제2 저항소자는 상기 제1 저항소자보다 큰 저항값을 갖는 출력인에이블신호 펄스폭 조절회로.5. The enable signal pulse width adjustment circuit of claim 4, wherein the second resistance element has an output having a larger resistance value than the first resistance element. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 제 1 항에 있어서, 상기 커패시턴스 조절부는 제1 노드에 연결되어, 상기 제1 노드의 전하를 충전하는 커패시터를 포함하되, 상기 커패시터는 상기 조절신호에 응답하여 구동되는 출력인에이블신호 펄스폭 조절회로.The pulse width adjusting circuit of claim 1, wherein the capacitance adjusting unit includes a capacitor connected to a first node and configured to charge a charge of the first node, wherein the capacitor is an output driven in response to the adjusting signal. . 청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee. 제 1 항에 있어서, 상기 인에이블신호는 상기 펄스폭조절신호가 인에이블되는 경우 디스에이블되는 출력인에이블신호 펄스폭 조절회로.The enable signal pulse width control circuit of claim 1, wherein the enable signal is disabled when the pulse width control signal is enabled. 번인테스트가 수행되거나, 정상 동작 중 제어신호가 인에이블되는 경우 펄스폭조절신호가 출력되는 제1 노드와 접지전압 사이의 레지스턴스를 감소시키고, 상기 제1 노드를 풀다운 구동하는 풀다운부;A pull-down unit configured to reduce the resistance between the first node and the ground voltage at which the pulse width control signal is output when the burn-in test is performed or the control signal is enabled during normal operation, and pull-down the first node; 인에이블신호에 응답하여 상기 제1 노드를 풀업구동하는 풀업부; 및A pull-up unit configured to pull-up the first node in response to an enable signal; And 상기 제1 노드에 연결되어, 상기 제1 노드의 전하를 충전하는 커패시터를 포함하되, 상기 커패시터의 커패시턴스는 조절신호의 레벨에 따라 조절되는 출력인에이블신호 펄스폭 조절회로.And a capacitor connected to the first node to charge the charge of the first node, wherein the capacitance of the capacitor is adjusted according to the level of the control signal. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 was abandoned upon payment of a set-up fee. 제 8 항에 있어서, 상기 풀다운부는The method of claim 8, wherein the pull-down portion 상기 제1 노드와 제2 노드 사이에 연결된 제1 저항소자;A first resistance element connected between the first node and a second node; 상기 제2 노드와 제3 노드 사이에 연결되어, 상기 인에이블신호에 응답하여 턴온되는 제1 풀다운소자;A first pull-down device connected between the second node and a third node and turned on in response to the enable signal; 상기 제3 노드와 상기 접지전압 사이에 연결되어, 번인테스트신호 및 상기 제어신호에 응답하여 턴온되는 제2 풀다운소자;A second pull-down device connected between the third node and the ground voltage and turned on in response to a burn-in test signal and the control signal; 상기 제1 노드와 제4 노드 사이에 연결된 제2 저항소자; A second resistance element connected between the first node and a fourth node; 상기 제4 노드와 제5 노드 사이에 연결되어, 상기 인에이블신호에 응답하여 턴온되는 제3 풀다운소자; 및A third pull-down device connected between the fourth node and a fifth node and turned on in response to the enable signal; And 상기 제5 노드와 상기 접지전압 사이에 연결되어, 상기 번인테스트신호 및 상기 제어신호에 응답하여 턴온되는 제4 풀다운소자를 더 포함하는 출력인에이블신호 펄스폭 조절회로.And a fourth pull-down element connected between the fifth node and the ground voltage and turned on in response to the burn-in test signal and the control signal. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 was abandoned upon payment of a setup registration fee. 제 9 항에 있어서, 상기 제2 저항소자는 상기 제1 저항소자보다 큰 저항값을 갖는 출력인에이블신호 펄스폭 조절회로.10. The enable signal pulse width adjustment circuit of claim 9, wherein the second resistor element has an output larger than that of the first resistor element. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.Claim 11 was abandoned upon payment of a setup registration fee. 제 8 항에 있어서, 상기 펄스폭조절신호는 출력신호가 인에이블되는 경우 디스에이블되는 출력인에이블신호 펄스폭 조절회로.The pulse width control circuit of claim 8, wherein the pulse width control signal is output when the output signal is enabled.
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