KR101093678B1 - Power semiconductor device and manufacturing method thereof - Google Patents

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Abstract

전력 반도체 소자 및 그 제조 방법이 개시된다. 전력 반도체 소자는, 드리프트 영역 방향으로 연장되어 형성되고, 내부에 소스 전극이 위치되는 소스 트렌치 구조; 및 드리프트 영역 방향으로 연장되어 형성되고, 내부에 게이트 전극이 위치되는 게이트 트렌치 구조를 포함한다. 본 발명에 의해, 셀의 집적도가 향상되고, 항복전압이 높게 유지될 수 있다.Disclosed are a power semiconductor device and a method of manufacturing the same. The power semiconductor device includes: a source trench structure extending in a drift region direction and having a source electrode located therein; And a gate trench structure extending in the direction of the drift region and having a gate electrode positioned therein. By the present invention, the degree of integration of the cell can be improved and the breakdown voltage can be kept high.

Description

전력 반도체 소자 및 그 제조 방법{Power semiconductor device and manufacturing method thereof}Power semiconductor device and manufacturing method thereof

본 발명은 반도체 소자에 관한 것으로, 특히 전력 반도체 소자 및 그 제조 방법에 관한 것이다.
TECHNICAL FIELD The present invention relates to a semiconductor device, and more particularly, to a power semiconductor device and a method of manufacturing the same.

전력용 전자응용분야(power electronic applications)에서 중요한 요소는 고체상태 스위치(solid state switch)이다. 자동차 응용분야에서의 점화 제어로부터 전지에 의해 동작되는 소비 전자 소자들, 산업 응용분야에서의 전력용 변환기에 이르기까지, 특정 응용분야의 요구에 최적으로 충족되는 전력용 반도체 소자가 요구된다. 예를 들어, 절연게이트 바이폴라 트랜지스터(IGBT), 전력용 금속-산화물-반도체 전계효과트랜지스터(전력용 MOSFET) 및 여러 형태의 사이리스터를 포함하는 고체상태 스위치(즉, 반도체 소자)는 이와 같은 요구에 따라 계속적으로 발달하고 있다.An important element in power electronic applications is a solid state switch. From ignition control in automotive applications to consumer electronic devices operated by batteries to power converters in industrial applications, there is a need for power semiconductor devices that best meet the needs of a particular application. For example, solid-state switches (i.e. semiconductor devices) that include insulated gate bipolar transistors (IGBTs), power metal-oxide-semiconductor field effect transistors (power MOSFETs), and various types of thyristors, are It is constantly developing.

전력용 반도체 소자에 있어서 성능특성을 한정하는 것으로는 예를 들어 온-저항, 항복(breakdown) 전압 및 스위칭 속도 등이 있다. 특정 응용분야의 요구에 따라 전술한 성능 기준은 각각 다르게 요구될 수 있다. Limiting performance characteristics in power semiconductor devices include, for example, on-resistance, breakdown voltage and switching speed. Depending on the needs of a particular application, the aforementioned performance criteria may be required differently.

예를 들어, 약 300-400V 이상의 전력용 응용분야에서, IGBT는 전력용 MOSFET에 비해 고유하게 낮은 온-저항을 가지지만, 느린 턴오프 특성으로 인해 스위칭 속도는 상대적으로 늦다. 따라서 낮은 온-저항을 요구하고 낮은 스위칭 주파수를 가지며 400V 이상인 응용분야에서 IGBT가 적합한 스위치일 수 있다. 반면에 전력용 MOSFET은 상대적으로 높은 주파수 응용분야에서 주로 선택될 수 있다. For example, in power applications above about 300-400V, IGBTs have inherently lower on-resistance than power MOSFETs, but the switching speed is relatively slow due to the slow turn-off characteristics. Therefore, IGBTs may be suitable switches for applications requiring low on-resistance, low switching frequency, and over 400V. On the other hand, power MOSFETs can be selected primarily for relatively high frequency applications.

또한, 만약 특정 응용분야에서 요구되는 주파수에 의해 반도체 소자의 종류가 지정된다면, 요구되는 전압에 의해 그 반도체 소자의 구조가 결정된다. 예를 들어, 전력용 MOSFET의 경우 드레인-소스 온-저항(RDSon) 및 항복 전압 사이의 비례적인 관계로 인해서 낮은 드레인-소스 온-저항(RDSon)을 유지하면서 트랜지스터의 전압 성능을 향상시키는 것이 쉽지 않다. 이러한 한계를 극복하기 위해 트랜지스터 드리프트 영역에서의 다양한 전하 균형 구조가 제안되고 있다.Also, if the type of semiconductor device is specified by the frequency required for a particular application, the structure of the semiconductor device is determined by the required voltage. For example, in the case of power MOSFETs, the proportional relationship between the drain-source on-resistance (R DSon ) and the breakdown voltage can improve the voltage performance of the transistor while maintaining low drain-source on-resistance (R DSon ). Is not easy. To overcome this limitation, various charge balancing structures in the transistor drift region have been proposed.

이하, 관련 도면을 참조하여 종래의 전하 균형(Charge Balance) 구조에 대해 설명한다.Hereinafter, a conventional charge balance structure will be described with reference to related drawings.

도 1 내지 도 3은 각각 종래 기술에 따른 전력용 트렌치 MOSFET의 단면도이다. 도 1 내지 도 3은 전력용 반도체 소자의 전류 구동 능력을 높이기 위해 트렌치(trench) 내부에 게이트 구조를 형성하여 집적도를 향상시킨 전력용 트렌치 MOSFET의 단면 구조를 예시하고 있다. 1 to 3 are cross-sectional views of power trench MOSFETs according to the prior art, respectively. 1 to 3 illustrate a cross-sectional structure of a power trench MOSFET in which a gate structure is formed inside a trench to improve the current driving capability of the power semiconductor device to improve integration.

도 1에 도시된 전력용 트렌치 MOSFET을 참조하면, N 도전형 드리프트 영역(120)은 N+ 도전형 기판(110) 상부에 연장되어 형성된다. Referring to the power trench MOSFET shown in FIG. 1, the N conductive drift region 120 extends over the N + conductive substrate 110.

N+ 도전형 소스 영역(130)과 P+ 도전형 본체 영역(140)은 N 도전형 드리프트 영역(120)의 상부 영역에 형성된 P 도전형 웰(150)의 상부 영역에 각각 형성된다. The N + conductive source region 130 and the P + conductive body region 140 are formed in the upper region of the P conductive well 150 formed in the upper region of the N conductive drift region 120, respectively.

트렌치 구조(155)는 N 도전형 드리프트 영역(120)을 통해 하부 방향으로 연장된다. 예를 들어 트렌치 구조(155)는 수평 방향으로 연장되는 P 도전형 웰(150)을 관통하여 N 도전형 드리프트 영역(120)에 이르러 종단되도록 형성될 수 있다.The trench structure 155 extends downward through the N conductive drift region 120. For example, the trench structure 155 may be formed to penetrate through the P conductive well 150 extending in the horizontal direction to reach the N conductive drift region 120.

트렌치 구조(155)는 게이트 전극(160)을 포함하며, 게이트 전극(160)은 인접한 실리콘 영역으로부터 게이트 유전체(170)에 의해 절연되고, 게이트 전극(160) 상부의 유전체 돔(dome)(180)은 소스(Source) 금속(190)을 게이트 전극(160)으로부터 절연시킨다.Trench structure 155 includes gate electrode 160, which is insulated by gate dielectric 170 from adjacent silicon regions, and dielectric dome 180 over gate electrode 160. The silver source metal 190 is insulated from the gate electrode 160.

또한, N+ 도전형 기판(110) 하부에는 드레인(Drain) 금속(195)이 형성된다.In addition, a drain metal 195 is formed under the N + conductive substrate 110.

그러나, 전력용 반도체 소자의 설계 시 항복 전압을 크게 하기 위해서는 N 도전형 드리프트 영역(120)의 저항을 크게 하여야 하지만, 이는 전력용 반도체 소자의 온 저항을 증가시키는 원인이 된다.However, in designing the power semiconductor device, in order to increase the breakdown voltage, the resistance of the N conductive drift region 120 should be increased, but this causes a increase in the on resistance of the power semiconductor device.

따라서, 이러한 제약을 극복하기 위하여, 수직으로 형성된 N 도전형 필라(pillar)와 P 도전형 필라 사이의 전하 균형을 통해 공핍층을 형성하여 항복 전압이 확보될 수 있도록 하는 수퍼정션(super-junction) 구조가 제안되고 있다. 수퍼졍션 구조를 이용하면, 동일한 항복전압을 얻기 위하여 도 1에 도시된 N 도전형 드리프트 영역(120)의 불순물 농도에 비해 고농도의 드리프트 영역의 적용이 가능하고, 결과적으로 항복전압의 손실없이 낮은 온 저항을 갖는 전력용 반도체 소자를 구현할 수 있다. therefore, In order to overcome this limitation, a super-junction structure is formed in which a depletion layer is secured by forming a depletion layer through charge balance between vertically formed N-conductive pillars and P-conductive pillars. It is proposed. Using the super cushion structure, it is possible to apply a high concentration of drift region compared to the impurity concentration of the N conductivity type drift region 120 shown in FIG. 1 in order to obtain the same breakdown voltage, and consequently low ON without loss of breakdown voltage. A power semiconductor device having a resistance can be implemented.

도 2와 도 3에는 트렌치(trench) 내부에 게이트 구조를 형성하여 집적도를 향상시키고 또한 높은 항복 전압의 확보를 위해 수퍼정션 구조를 적용한 전력용 트렌치 MOSFET의 단면 구조가 각각 예시되고 있다.2 and 3 illustrate cross-sectional structures of power trench MOSFETs in which a gate structure is formed in a trench to improve integration and a superjunction structure is applied to secure a high breakdown voltage.

N 도전형 드리프트 영역(120)에 수퍼정션 구조를 적용하기 위해 도 2와 같이 P 도전형 웰(150)의 하부에 P 도전형 웰(150)에 접촉되도록 P 도전형 필라(pillar)(210)를 형성할 수 있다.In order to apply the superjunction structure to the N-conductive drift region 120, the P-conductive pillar 210 is in contact with the P-conductive well 150 at the bottom of the P-conductive well 150 as shown in FIG. 2. Can be formed.

다른 예로서, 도 3에 도시된 전력용 트렌치 MOSFET을 참조하면, P 도전형 에피 영역(310)을 N+ 도전형 기판(110) 상부에 연장되도록 형성하고, 트렌치 구조(155)의 하부에 N 도전형 필라(320)가 수직적으로 N+ 도전판 기판(110) 상부에 연장되도록 형성한다. 여기서, P 도전형 에피 영역(310)은 P- 도전형으로 형성될 수도 있다. As another example, referring to the power trench MOSFET shown in FIG. 3, a P conductive epitaxial region 310 is formed to extend over an N + conductive substrate 110, and an N conductive portion is formed under the trench structure 155. The pillar pillar 320 is formed to vertically extend over the N + conductive plate substrate 110. Here, the P conductive epitaxial region 310 may be formed to be P-conductive.

그러나, 종래 기술에 따른 트렌치 구조의 전력용 반도체 소자에서 수퍼정션 구조를 적용하기 위해서는 하기에서 설명되는 바와 같이 다양한 구조상의 어려움이 존재한다. However, in order to apply the superjunction structure in the power semiconductor device of the trench structure according to the prior art, there are various structural difficulties as described below.

먼저, N 도전형 필라와 P 도전형 필라를 에피 성장 방법으로 형성하는 경우, 에피 성장 공정 이후 각 필라를 개별적으로 구분 형성하기 위해 필라의 깊이에 따른 이온 주입 공정이 반복적으로 수행되어야 한다. 이는 상당한 추가 공정 비용을 발생시키는 원인이 되고, 따라서 반도체 소자의 가격을 상승시키는 원인이 된다.First, in the case of forming the N-conductive pillar and the P-conductive pillar by the epitaxial growth method, an ion implantation process according to the depth of the pillar must be repeatedly performed to separately form each pillar after the epitaxial growth process. This causes a significant additional process cost, thus raising the price of the semiconductor device.

이러한 문제점을 해결하기 위해, 이온 주입을 이용한 방법이 적용될 수는 있으나, 불순물을 이온 주입 방법에 의해 실리콘 웨이퍼 내에 위치시킬 수 있는 깊이의 한계가 있다. In order to solve this problem, a method using ion implantation may be applied, but there is a limit of depth in which impurities may be located in the silicon wafer by the ion implantation method.

또한, 트랜치 게이트를 이용한 반도체 소자에서는 전술한 방법으로 형성한 수퍼정션 구조의 N 도전형 필라의 상부에 트렌치 게이트가 위치되도록 정렬되어야 하지만, 작업 공정의 순서상 각 필라가 형성된 후 트렌치 게이트를 만드는 공정이 진행되어 그 정렬상 오차가 발생되는 문제점도 있다.In addition, in the semiconductor device using the trench gate, the trench gates should be aligned to be positioned on top of the N-conductive pillars of the superjunction structure formed by the above-described method. There is also a problem in that an error occurs in the alignment.

또한, 트렌치 게이트 위치에 정렬되도록 N 도전형 필라가 존재하거나, P 도전형 웰(150)의 하부에 P 도전형 필라가 존재하는 종래의 반도체 소자 구조의 경우, P 도전형 필라의 형성을 위해 트렌치 사이의 거리가 충분히 확보되어야 하므로 셀의 집적도가 저하되고, 이로 인해 전류 구동 능력이 감소되며 항복전압이 강하되는 등의 문제도 야기된다.In addition, in the case of a conventional semiconductor device structure in which an N conductive pillar exists to be aligned with a trench gate position or a P conductive pillar exists under the P conductive well 150, a trench for forming a P conductive pillar is formed. Since the distance between the two must be sufficiently secured, the density of the cells is lowered, which causes problems such as reduced current driving capability and lowered breakdown voltage.

전술한 배경기술은 발명자가 본 발명의 도출을 위해 보유하고 있었거나, 본 발명의 도출 과정에서 습득한 기술 정보로서, 반드시 본 발명의 출원 전에 일반 공중에게 공개된 공지기술이라 할 수는 없다.
The above-described background technology is technical information that the inventor holds for the derivation of the present invention or acquired in the process of deriving the present invention, and can not necessarily be a known technology disclosed to the general public prior to the filing of the present invention.

본 발명은 P 도전형 웰의 하단에 P 도전형 필라를 형성하기 위해 트렌치 게이트 사이의 거리를 증가시킬 필요가 없어 각 셀의 집적도를 향상시킬 수 있고, 항복전압을 높게 유지할 수 있도록 하는 전력 반도체 소자 및 그 제조 방법을 제공하기 위한 것이다.The present invention eliminates the need to increase the distance between trench gates to form a P-conductive pillar at the bottom of the P-conducting well, thereby improving the degree of integration of each cell and maintaining a high breakdown voltage. And a method for producing the same.

또한, 본 발명은 트렌치 게이트가 형성될 트렌치를 통해 N 도전형 및 P 도전형 불순물을 주입함으로써 트렌치 깊이만큼의 필라 깊이를 확보할 수 있어 보다 깊은 수퍼정션(super-junction) 구조를 형성할 수 있도록 하는 전력 반도체 소자 및 그 제조 방법을 제공하기 위한 것이다.In addition, the present invention can secure the pillar depth as much as the trench depth by injecting N-conductive and P-conductive impurities through the trench in which the trench gate is to be formed, thereby forming a deeper super-junction structure. It is to provide a power semiconductor device and a method of manufacturing the same.

또한, 본 발명은 트렌치를 이용하여 N 도전형 필라 및 P 도전형 필라가 형성됨으로써 트렌치 게이트와 필라가 정렬에 관한 문제를 야기하지 않는 전력 반도체 소자 및 그 제조 방법을 제공하기 위한 것이다.The present invention also provides a power semiconductor device and a method of manufacturing the same, in which the trench gate and the pillar do not cause alignment problems by forming the N conductive pillar and the P conductive pillar using the trench.

본 발명의 이외의 목적들은 하기의 설명을 통해 쉽게 이해될 수 있을 것이다.
Other objects of the present invention will be readily understood through the following description.

본 발명의 일 측면에 따르면, 전력 반도체 소자에 있어서, 드리프트 영역 방향으로 연장되어 형성되고, 내부에 소스 전극이 위치되는 소스 트렌치 구조; 및 드리프트 영역 방향으로 연장되어 형성되고, 내부에 게이트 전극이 위치되는 게이트 트렌치 구조를 포함하되, 상기 소스 트렌치 구조와 상기 게이트 트렌치 구조는 교번적으로 배치되는 것을 특징으로 하는 전력 반도체 소자가 제공된다.According to an aspect of the present invention, a power semiconductor device, comprising: a source trench structure extending in a drift region direction and having a source electrode positioned therein; And a gate trench structure formed extending in the direction of the drift region and having a gate electrode positioned therein, wherein the source trench structure and the gate trench structure are alternately disposed.

상기 게이트 전극은 유전체에 의해 상부에 위치하는 소스 금속과 절연되도록 배치되고, 상기 소스 전극은 상기 소스 금속에 전기적으로 연결될 수 있다.The gate electrode may be disposed to be insulated from a source metal positioned above by a dielectric, and the source electrode may be electrically connected to the source metal.

상기 소스 트렌치 구조 및 상기 게이트 트렌치 구조 각각은 상기 소스 전극 및 상기 게이트 전극의 절연 처리를 위한 유전 물질을 더 포함할 수 있다.Each of the source trench structure and the gate trench structure may further include a dielectric material for insulating the source electrode and the gate electrode.

상기 소스 트렌치 구조의 하부에 위치하는 드리프트 영역에 제1 도전형 필라(pillar)가 형성될 수 있다.A first conductivity type pillar may be formed in the drift region positioned below the source trench structure.

상기 게이트 트렌치 구조의 하부에 위치하는 드리프트 영역에 제2 도전형 필라가 형성될 수 있다.A second conductivity type pillar may be formed in the drift region under the gate trench structure.

상기 제1 도전형 필라와 상기 제2 도전형 필라는 수퍼정션(super-junction) 구조로 형성될 수 있다.The first conductive pillar and the second conductive pillar may be formed in a super-junction structure.

상기 소스 트렌치 구조가 형성될 트렌치를 통한 제1 도전형 이온 주입 및 열처리 공정에 의해 상기 제1 도전형 필라가 형성될 수 있다.The first conductivity type pillar may be formed by a first conductivity type ion implantation and heat treatment process through a trench in which the source trench structure is to be formed.

상기 게이트 트렌치 구조는, 제2 도전형인 상기 드리프트 영역의 상부에 형성되는 제1 도전형의 저농도 웰(well); 및 상기 저농도 웰의 상부 영역에 형성되는 제2 도전형의 소스 영역에 각각 인접하도록 위치될 수 있다.The gate trench structure may include a low concentration well of a first conductivity type formed on the drift region of a second conductivity type; And a second conductivity type source region formed in an upper region of the low concentration well, respectively.

상기 소스 트렌치 구조는, 제2 도전형인 상기 드리프트 영역의 상부에 형성되는 제1 도전형의 저농도 웰(well); 및 상기 저농도 웰의 상부 영역에 형성되는 제1 도전형의 고농도 본체 영역에 각각 인접하도록 위치될 수 있다.
The source trench structure may include a low concentration well of a first conductivity type formed on the drift region of a second conductivity type; And a high concentration main body region of the first conductivity type formed in an upper region of the low concentration well.

본 발명의 다른 측면에 따르면, 전력 반도체 소자의 형성 방법에 있어서, 드리프트 영역 방향으로 복수의 트렌치를 수평적으로 형성하는 단계; 제1 도전형 및 제2 도전형의 이온이 수평적으로 교번하여 배치되도록 상기 형성된 트렌치를 통해 상기 드리프트 영역 내에 제1 도전형 이온 또는 제2 도전형 이온을 주입하는 단계; 교번하여 배치되도록 주입된 이온의 확산을 위한 열처리 공정을 수행하여 교번하여 배치되는 제1 도전형 필라 및 제2 도전형 필라를 형성하는 단계; 및 상기 전력 반도체 소자의 형성을 위한 후처리 공정을 수행하는 단계를 포함하는 전력 반도체 소자의 형성 방법이 제공된다.According to another aspect of the invention, a method of forming a power semiconductor device, comprising: horizontally forming a plurality of trenches in the direction of the drift region; Implanting a first conductivity type ion or a second conductivity type ion into the drift region through the formed trench so that ions of a first conductivity type and a second conductivity type are alternately arranged horizontally; Performing a heat treatment process for diffusing ions implanted to be alternately disposed to form first and second conductive pillars alternately arranged; And performing a post-processing process for forming the power semiconductor device.

상기 제1 도전형 필라와 상기 제2 도전형 필라는 수퍼정션(super-junction) 구조로 형성될 수 있다.The first conductive pillar and the second conductive pillar may be formed in a super-junction structure.

상기 후처리 공정을 수행하는 단계는, 상기 수평적으로 형성된 트렌치를 이용하여, 소스 전극이 위치되는 소스 트렌치 구조 및 게이트 전극이 위치되는 게이트 트렌치 구조를 형성하는 단계; 및 상기 소스 트렌치 구조 및 상기 게이트 트렌치 구조의 상부에 소스 금속을 형성하는 단계를 포함하되, 상기 소스 전극은 상기 소스 금속에 전기적으로 연결되고, 상기 게이트 전극은 유전체에 의해 상부에 위치하는 소스 금속과 절연 처리될 수 있다.The performing of the post-treatment process may include forming a source trench structure in which a source electrode is located and a gate trench structure in which a gate electrode is located using the horizontally formed trenches; And forming a source metal on top of the source trench structure and the gate trench structure, wherein the source electrode is electrically connected to the source metal, and the gate electrode is located on top of the source metal by a dielectric; It can be insulated.

상기 소스 트렌치 구조의 하부에 위치하는 상기 드리프트 영역에 상기 제1 도전형 필라(pillar)가 형성될 수 있다.The first conductivity type pillar may be formed in the drift region positioned below the source trench structure.

상기 게이트 트렌치 구조의 하부에 위치하는 상기 드리프트 영역에 상기 제2 도전형 필라가 형성될 수 있다.The second conductivity type pillar may be formed in the drift region disposed under the gate trench structure.

상기 소스 트렌치 구조는, 제2 도전형인 상기 드리프트 영역의 상부에 형성되는 제1 도전형의 저농도 웰(well); 및 상기 저농도 웰의 상부 영역에 형성되는 제2 도전형의 소스 영역에 각각 인접하도록 형성될 수 있다.The source trench structure may include a low concentration well of a first conductivity type formed on the drift region of a second conductivity type; And a second conductivity type source region formed in an upper region of the low concentration well, respectively.

상기 게이트 트렌치 구조는, 제2 도전형인 상기 드리프트 영역의 상부에 형성되는 제1 도전형의 저농도 웰(well); 및 상기 저농도 웰의 상부 영역에 형성되는 제1 도전형의 고농도 본체 영역에 각각 인접하도록 형성될 수 있다.
The gate trench structure may include a low concentration well of a first conductivity type formed on the drift region of a second conductivity type; And a high concentration main body region of the first conductivity type formed in an upper region of the low concentration well.

본 발명의 실시예에 따르면, P 도전형 웰의 하단에 P 도전형 필라를 형성하기 위해 트렌치 게이트 사이의 거리를 증가시킬 필요가 없어 각 셀의 집적도를 향상시킬 수 있고, 항복전압을 높게 유지할 수 있도록 하는 효과가 있다.According to an embodiment of the present invention, it is not necessary to increase the distance between the trench gates to form a P conductive pillar at the bottom of the P conductive well, thereby improving the integration density of each cell and maintaining a high breakdown voltage. It is effective.

또한, 트렌치 게이트가 형성될 트렌치를 이용하여 N 도전형 및 P 도전형 불순물을 주입함으로써 트렌치 깊이만큼의 필라 깊이를 확보할 수 있어 보다 깊은 수퍼정션(super-junction) 구조를 형성할 수 있도록 하는 효과도 있다.In addition, by injecting N-conducting and P-conducting impurities using the trench in which the trench gate is to be formed, the pillar depth as much as the trench depth can be secured, thereby forming a deeper super-junction structure. There is also.

또한, 트렌치 구조를 통해 N 도전형 필라 및 P 도전형 필라가 형성됨으로써 트렌치 게이트와 필라가 정렬에 관한 문제를 야기하지 않는 효과도 있다.
In addition, since the N conductive pillar and the P conductive pillar are formed through the trench structure, the trench gate and the pillar do not cause alignment problems.

도 1 내지 도 3은 각각 종래 기술에 따른 전력용 트렌치 MOSFET의 단면도.
도 4는 본 발명의 일 실시예에 따른 전력용 트렌치 MOSFET의 단면도.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 전력용 트렌치 MOSFET의 제조 공정도.
도 6은 종래 기술에 따른 트렌치 구조의 전력용 트렌치 MOSFET과 본 발명에 따른 전력용 트렌치 MOSFET의 항복전압 및 온 상태에서의 드레인-소스 면적 저항(ARDSon)을 시뮬레이션을 통해 비교한 그래프.
도 7은 종래 기술에 따른 트렌치 구조의 전력용 트렌치 MOSFET과 본 발명에 따른 전력용 트렌치 MOSFET의 항복 현상 발생시 공핍층의 확산을 비교한 도면.
도 8은 본 발명의 다른 실시예에 따른 전력용 트렌치 MOSFET의 단면도.1 to 3 are cross-sectional views of power trench MOSFETs according to the prior art, respectively.
4 is a cross-sectional view of a power trench MOSFET according to an embodiment of the present invention.
5A to 5C are diagrams illustrating a manufacturing process of a power trench MOSFET according to an embodiment of the present invention.
6 is a graph comparing a breakdown voltage and a drain-source area resistance (AR DSon ) in an on state of a power trench MOSFET according to the related art and a power trench MOSFET according to the present invention.
7 is a view comparing diffusion of a depletion layer when a breakdown phenomenon occurs between a power trench MOSFET according to the prior art and a power trench MOSFET according to the present invention.
8 is a cross-sectional view of a power trench MOSFET in accordance with another embodiment of the present invention.

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.BRIEF DESCRIPTION OF THE DRAWINGS The present invention is capable of various modifications and various embodiments, and specific embodiments are illustrated in the drawings and described in detail in the detailed description. However, this is not intended to limit the present invention to specific embodiments, it should be understood to include all transformations, equivalents, and substitutes included in the spirit and scope of the present invention. In the following description of the present invention, if it is determined that the detailed description of the related known technology may obscure the gist of the present invention, the detailed description thereof will be omitted.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. The terms first, second, etc. may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular example embodiments only and is not intended to be limiting of the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "comprise" or "have" are intended to indicate that there is a feature, number, step, operation, component, part, or combination thereof described in the specification, and one or more other features. It is to be understood that the present invention does not exclude the possibility of the presence or the addition of numbers, steps, operations, components, components, or a combination thereof.

층, 영역 또는 기판과 같은 요소가 다른 요소 "위(on)"에 존재하는 것으로 또는 "위로(onto)" 확장되는 것으로 기술되는 경우, 그 요소는 다른 요소의 직접 위에 있거나 직접 위로 확장될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소 "바로 위(directly on)"에 있거나 "바로 위로(directly onto)" 확장된다고 언급되는 경우, 다른 중간 요소들은 존재하지 않는다. 또한, 하나의 요소가 다른 요소에 "연결(connected)"되거나 "결합(coupled)"된다고 기술되는 경우, 그 요소는 다른 요소에 직접 연결되거나 직접 결합될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소에 "직접 연결(directly connected)"되거나 "직접 결합(directly coupled)"된다고 기술되는 경우에는 다른 중간 요소가 존재하지 않는다.If an element such as a layer, region or substrate is described as being on or "onto" another element, the element may be directly above or directly above another element and There may be intermediate or intervening elements. On the other hand, if one element is mentioned as being "directly on" or extending "directly onto" another element, no other intermediate elements are present. In addition, when one element is described as being "connected" or "coupled" to another element, the element may be directly connected to or directly coupled to another element, or an intermediate intervening element may be present. have. On the other hand, when one element is described as being "directly connected" or "directly coupled" to another element, no other intermediate element exists.

"아래의(below)" 또는 "위의(above)" 또는 "상부의(upper)" 또는 "하부의(lower)" 또는 "수평의(horizontal)" 또는 "측면의(lateral)" 또는 "수직의(vertical)"와 같은 상대적인 용어들은 여기에서 도면에 도시된 바와 같이 하나의 요소, 층 또는 영역의 다른 요소, 층 또는 영역에 대한 관계를 기술하는데 사용될 수 있다. 이들 용어들은 도면에 묘사된 방향(orientation)에 부가하여 장치의 다른 방향을 포괄하기 위한 의도를 갖는 것으로 이해되어야 한다."Below" or "above" or "upper" or "lower" or "horizontal" or "lateral" or "vertical" Relative terms such as "vertical" may be used herein to describe a relationship of one element, layer or region to another element, layer or region, as shown in the figures. It is to be understood that these terms are intended to encompass other directions of the device in addition to the orientation depicted in the figures.

이하, 본 발명의 실시예에 대해 관련 도면들을 참조하여 상세히 설명하기로 한다. 다만, 이하에서는 전력용 트렌치 MOSFET을 중심으로 설명하지만, 본 발명의 기술적 사상이 절연게이트 바이폴라 트랜지스터(IGBT)등 여러 형태의 반도체 소자에 동일 또는 유사하게 적용 및 확장될 수 있음은 당연하다.
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the following description will focus on the power trench MOSFET, but it is obvious that the technical idea of the present invention can be applied and expanded in the same or similar manner to various types of semiconductor devices such as an insulation gate bipolar transistor (IGBT).

도 4는 본 발명의 일 실시예에 따른 전력용 트렌치 MOSFET의 단면도이고, 도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 전력용 트렌치 MOSFET의 제조 공정도이다. 도 6은 종래 기술에 따른 트렌치 구조의 전력용 트렌치 MOSFET과 본 발명에 따른 전력용 트렌치 MOSFET의 항복전압 및 온 상태에서의 드레인-소스 면적 저항(ARDSon)을 시뮬레이션을 통해 비교한 그래프이고, 도 7은 종래 기술에 따른 트렌치 구조의 전력용 트렌치 MOSFET과 본 발명에 따른 전력용 트렌치 MOSFET의 항복 현상 발생시 공핍층의 확산을 비교한 도면이다.4 is a cross-sectional view of a power trench MOSFET according to an embodiment of the present invention, Figures 5a to 5c is a manufacturing process diagram of the power trench MOSFET according to an embodiment of the present invention. 6 is a graph comparing a breakdown voltage and a drain-source area resistance (AR DSon ) in an on state of a power trench MOSFET according to the prior art and a power trench MOSFET according to the present invention. 7 is a view comparing diffusion of a depletion layer when a breakdown phenomenon occurs between a power trench MOSFET according to the prior art and a power trench MOSFET according to the present invention.

도 4에 예시된 전력용 트렌치 MOSFET을 참조하면, N 도전형 드리프트 영역(120)은 N+ 도전형 기판(110) 상부에 연장되어 형성된다. N 도전형 드리프트 영역(120)은 전하 균형을 고려하여 적정한 농도 값으로 형성될 수도 있다.Referring to the power trench MOSFET illustrated in FIG. 4, the N conductive drift region 120 is formed to extend over the N + conductive substrate 110. The N conductive drift region 120 may be formed at an appropriate concentration value in consideration of the charge balance.

N+ 도전형 소스 영역(130)과 P+ 도전형 본체 영역(140)은 N 도전형 드리프트 영역(120)의 상부 영역에 형성된 P 도전형 웰(150)의 상부 영역에 각각 형성된다. 여기서, P 도전형 웰(150)은 P- 도전형으로 형성될 수도 있다.The N + conductive source region 130 and the P + conductive body region 140 are formed in the upper region of the P conductive well 150 formed in the upper region of the N conductive drift region 120, respectively. Here, the P conductive well 150 may be formed of a P- conductive type.

제1 트렌치 구조(410)는 P+ 도전형 본체 영역(140)과 P 도전형 웰(150)을 각각 관통하도록 하부 방향으로 연장된다. 제1 트렌치 구조(410)는 P 도전형 웰(150)과 P 도전형 필라(210)가 분리되어 있는 경우에는 N 도전형 드리프트 영역(120) 혹은 P 도전형 필라(210)에 이르러 종단되도록 연장되고, P 도전형 웰(150)과 P 도전형 필라(210)가 연결되어 있는 경우에는 P 도전형 필라(210)에 이르러 종단되도록 연장된다. 만일 제1 트렌치 구조(410)의 형성을 위한 트렌치가 P+ 도전형 본체 영역(140)과 P 도전형 웰(150)의 형성 이전에 형성되는 경우라면, P+ 도전형 본체 영역(140)과 P 도전형 웰(150)은 트렌치의 좌우측에 각각 형성될 것이다. The first trench structure 410 extends downwardly to penetrate the P + conductive body region 140 and the P conductive well 150, respectively. The first trench structure 410 extends to reach the N conductive drift region 120 or the P conductive pillar 210 when the P conductive well 150 and the P conductive pillar 210 are separated from each other. When the P conductive well 150 and the P conductive pillar 210 are connected to each other, the P conductive well 150 is extended to reach the P conductive pillar 210. If the trench for forming the first trench structure 410 is formed before the formation of the P + conductive body region 140 and the P conductive well 150, the P + conductive body region 140 and the P conductive layer are formed. The mold wells 150 will be formed on the left and right sides of the trench, respectively.

제1 트렌치 구조(410)는 소스(Source) 전극(430)을 포함하며, 소스 전극(430)은 인접한 실리콘 영역 및 불순물 영역으로부터 유전체(440)에 의해 절연되고, 소스 전극(430)은 상부의 소스 금속(190)과 등전위를 가지도록 전기적으로 연결된다. 소스 전극(430)이 포함되는 제1 트렌치 구조(410)는 본 명세서에서 편의상 소스 트렌치 구조라 칭해질 수도 있다.The first trench structure 410 includes a source electrode 430, and the source electrode 430 is insulated by the dielectric 440 from adjacent silicon regions and impurity regions, and the source electrode 430 is formed on top of the first trench structure 410. The source metal 190 is electrically connected to have an equipotential. The first trench structure 410 including the source electrode 430 may be referred to herein as a source trench structure for convenience.

제1 트렌치 구조(410)의 하부에는 수직적 정렬되도록 P 도전형 필라(210)가 형성된다.A P conductive pillar 210 is formed under the first trench structure 410 so as to be vertically aligned.

제2 트렌치 구조(420)는 N 도전형 드리프트 영역(120)을 통해 하부 방향으로 연장되어 형성된다. 예를 들어, 제2 트렌치 구조(420)는 수평 방향으로 연장되는 P 도전형 웰(150)을 관통하도록 연장되고, P 도전형 웰(150)과 N 도전형 필라(320)가 분리된 경우라면 N 도전형 드리프트 영역(120) 혹은 N 도전형 필라(320)에 이르러 종단되며, P 도전형 웰(150)과 N 도전형 필라(320)가 접합되어 있는 경우에는 N 도전형 필라(320)에 이르러 종단된다.The second trench structure 420 extends downward through the N conductive drift region 120. For example, if the second trench structure 420 extends through the P conductive well 150 extending in the horizontal direction and the P conductive well 150 and the N conductive pillar 320 are separated, When the N-conductive drift region 120 or the N-conductive pillar 320 is terminated and the P-conductive well 150 and the N-conductive pillar 320 are joined to the N-conductive pillar 320. Is terminated.

제2 트렌치 구조(420)는 게이트 전극(160)을 포함하며, 게이트 전극(160)은 인접한 실리콘 영역 및 불순물 영역으로부터 유전체(440)에 의해 절연되고, 게이트 전극(160) 상부의 유전체 돔(180)은 소스 금속(190)을 게이트 전극(160)으로부터 절연시킨다. 게이트 전극(160)이 포함되는 제2 트렌치 구조(420)는 본 명세서에서 편의상 게이트 트렌치 구조라 칭해질 수도 있다.Second trench structure 420 includes gate electrode 160, which is insulated by dielectric 440 from adjacent silicon and impurity regions, and dielectric dome 180 over gate electrode 160. ) Insulates the source metal 190 from the gate electrode 160. The second trench structure 420 including the gate electrode 160 may be referred to herein as a gate trench structure for convenience.

제2 트렌치 구조(420)의 하부에는 수직적 정렬되도록 N 도전형 필라(320)가 형성된다.An N-conductive pillar 320 is formed under the second trench structure 420 to be vertically aligned.

또한, N+ 도전형 기판(110) 하부에는 드레인(Drain) 금속(195)이 형성된다.In addition, a drain metal 195 is formed under the N + conductive substrate 110.

이하, 도 5a 내지 도 5c를 참조하여 본 실시예에 따른 전력용 트렌치 MOSFET의 제조 공정을 간략히 설명한다.Hereinafter, a manufacturing process of the power trench MOSFET according to the present embodiment will be briefly described with reference to FIGS. 5A to 5C.

먼저, 도 5a에 도시된 바와 같이, N+ 도전형 기판(110) 상부에 연장되어 형성된 N 도전형 드리프트 영역(120)의 상부에 제1 트렌치 구조(410) 및 제2 트렌치 구조(420)를 형성하기 위한 트렌치(510)를 각각 형성한다. 각 트렌치(510)는 예를 들어 실리콘 식각 공정에 의해 형성될 수 있다.First, as shown in FIG. 5A, the first trench structure 410 and the second trench structure 420 are formed on the N conductive drift region 120 formed on the N + conductive substrate 110. Each trench 510 is formed. Each trench 510 may be formed by, for example, a silicon etching process.

이어서, 도 5b에 도시된 바와 같이, 형성된 트렌치(510)를 이용하여 N 도전형 이온 또는 P 도전형 이온을 필라가 형성될 깊이의 위치에 주입한다. 전술한 바와 같이, 제1 트렌치 구조(410)가 형성될 트렌치를 이용해서 P 도전형 이온이 주입될 수 있고, 제2 트렌치 구조(420)가 형성될 트렌치를 이용해서 N 도전형 이온이 주입될 수 있다. 각각의 도전형 이온들의 주입량은 전력용 반도체 소자에 역방향 전압이 인가되는 경우 형성된 필라에 의해 적절한 공핍층이 형성될 수 있도록 결정될 수 있다.Subsequently, as shown in FIG. 5B, the formed trench 510 is used to implant N-conducting ions or P-conducting ions into a position where the pillar is to be formed. As described above, P-conductive ions may be implanted using trenches in which the first trench structure 410 is to be formed, and N-conductive ions may be implanted using trenches in which the second trench structure 420 is to be formed. Can be. The injection amount of each conductive ion may be determined so that an appropriate depletion layer may be formed by a pillar formed when a reverse voltage is applied to the power semiconductor device.

이어서, 도 5c에 도시된 바와 같이, 주입된 이온들이 N 도전형 필라 또는 P 도전형 필라로 형성되도록 열처리 공정이 수행된다.Subsequently, as shown in FIG. 5C, a heat treatment process is performed such that the implanted ions are formed of an N conductive pillar or a P conductive pillar.

이후, 전력용 반도체 소자를 형성하기 위한 나머지 공정인 게이트 전극(160) 형성, 소스 전극(430) 형성, 소스 금속(190) 형성, 드레인 금속(195) 형성 등과 같은 후처리 공정을 수행함으로써 전술한 도 4에 예시된 전력용 트렌치 MOSFET이 형성될 수 있다.Thereafter, the above-described processes are performed by performing the post-processing process such as forming the gate electrode 160, forming the source electrode 430, forming the source metal 190, and forming the drain metal 195, which are the remaining processes for forming the power semiconductor device. The power trench MOSFET illustrated in FIG. 4 may be formed.

이때, P 도전형 웰(150), P+ 도전형 본체 영역(140)의 형성은 도 5a에 도시된 트렌치 형성 공정 이전에 이루어지거나, 도 5a 내지 도 5c에 도시된 일련의 공정 과정 중에 이루어질 수 있을 것이다.At this time, the formation of the P conductive well 150 and the P + conductive body region 140 may be performed before the trench forming process illustrated in FIG. 5A, or may be performed during the series of process illustrated in FIGS. 5A to 5C. will be.

전술한 바와 같이, 제1 및 제2 트렌치 구조(410, 420)가 각각 형성될 트렌치(510)를 통해 N 도전형 불순물 또는 P 도전형 불순물이 이온 주입되고, 열처리 공정에 의해 N 도전형 필라 또는 P 도전형 필라가 각각 형성되어지므로, 트렌치 구조에 각 필라가 자동 정렬되어질 수 있는 특징이 있다. 이로써, P 도전형 필라 영역의 확보를 위해 제2 트렌치 구조(420)간의 간격을 넓힐 필요가 없으며, 따라서 항복전압의 강하 및 셀 집적도의 저하없이 수퍼정션(super-junction) 구조가 형성될 수 있다.As described above, N-conductive impurities or P-conductive impurities are ion-implanted through the trenches 510 in which the first and second trench structures 410 and 420 are to be formed, respectively, and the N-conductive pillars are formed by a heat treatment process. Since the P-conductive pillars are formed separately, each pillar may be automatically aligned in the trench structure. As a result, it is not necessary to widen the gap between the second trench structures 420 to secure the P conductive pillar region, and thus a super-junction structure can be formed without a drop in breakdown voltage and a decrease in cell density. .

도 6에는 종래 기술에 따른 트렌치 구조의 전력용 트렌치 MOSFET과 본 발명에 따른 전력용 트렌치 MOSFET의 항복전압 및 온 상태에서의 드레인-소스 면적 저항(ARDSon)을 시뮬레이션을 통해 비교한 그래프가 도시되어 있고, 도 7에는 종래 기술에 따른 트렌치 구조의 전력용 트렌치 MOSFET과 본 발명에 따른 전력용 트렌치 MOSFET의 항복 현상 발생시 공핍층의 확산을 비교한 도면이 도시되어 있다.FIG. 6 is a graph comparing the breakdown voltage and the drain-source area resistance (AR DSon ) in the on state of the power trench MOSFET according to the prior art and the power trench MOSFET according to the present invention. FIG. 7 is a view comparing diffusion of a depletion layer when a breakdown phenomenon occurs between a power trench MOSFET according to the prior art and a power trench MOSFET according to the present invention.

도 6에 도시된 바와 같이, 본 실시예에 따른 전력용 트렌치 MOSFET이 종래 기술에 따른 트렌치 구조의 전력용 트렌치 MOSFET에 비해 항복전압 및 온 상태에서의 드레인-소스 면적 저항(ARDSon)이 우수함을 확인할 수 있다.As shown in FIG. 6, the power trench MOSFET according to the present embodiment has better breakdown voltage and drain-source area resistance (AR DSon ) in the on state than the power trench MOSFET according to the prior art. You can check it.

또한 도 7에 도시된 바와 같이, 본 실시예에 따른 전력용 트렌치 MOSFET(도 7의 (b) 참조)이 종래 기술에 따른 트렌치 구조의 전력용 트렌치 MOSFET(도 7의 (a) 참조)에 비해 공핍층이 보다 넓게 확장됨을 확인할 수 있다.
In addition, as shown in Fig. 7, the power trench MOSFET according to the present embodiment (see Fig. 7 (b)) compared with the power trench MOSFET of the trench structure according to the prior art (see Fig. 7 (a)) It can be seen that the depletion layer expands more widely.

도 8은 본 발명의 다른 실시예에 따른 전력용 트렌치 MOSFET의 단면도이다.8 is a cross-sectional view of a power trench MOSFET according to another embodiment of the present invention.

도 8에 예시된 전력용 트렌치 MOSFET의 구조는 앞서 도 4를 참조하여 설명한 전력용 트렌치 MOSFET의 구조와 유사하다. 따라서, 이에 대한 구체적인 설명은 생략하기로 하며, 앞서 설명한 바와 상이한 점을 중심으로 간략히 설명하기로 한다.The structure of the power trench MOSFET illustrated in FIG. 8 is similar to the structure of the power trench MOSFET described above with reference to FIG. 4. Therefore, a detailed description thereof will be omitted and will be briefly described based on the differences from the above description.

도 8에 예시된 전력용 트렌치 MOSFET은 제2 트렌치 구조(410)의 하부에만 수직적으로 정렬되도록 P 도전형 필라(210)를 형성함으로써 수퍼정션 구조를 형성한다.The power trench MOSFET illustrated in FIG. 8 forms a superjunction structure by forming the P-conductive pillar 210 to be vertically aligned only at the bottom of the second trench structure 410.

이를 위해, 제1 및 제2 트렌치 구조(410, 420)가 각각 형성될 트렌치들(510) 중 제1 트렌치 구조(410)를 형성하기 위한 트렌치를 통해 P 도전형 불순물이 이온 주입되고, 열처리 공정에 의해 P 도전형 필라가 형성되도록 할 수 있다. To this end, P-conductive impurities are ion-implanted through the trenches for forming the first trench structure 410 among the trenches 510 in which the first and second trench structures 410 and 420 are to be formed, and a heat treatment process. The P conductive pillars can be formed by.

이 경우에도, 도 5a를 참조하여 설명한 바와 같이, N+ 도전형 기판(110) 상부에 연장되어 형성된 N 도전형 드리프트 영역(120)의 상부에 제1 및 제2 트렌치 구조(410, 420)를 각각 형성하기 위한 트렌치들(510)을 식각 공정 등에 의해 형성할 수 있을 것이다. 또한, 이온 주입이 제1 트렌치 구조(410)를 형성하기 위한 트렌치만을 이용하여 이루어지므로, 제1 트렌치 구조(410)를 형성하기 위한 트렌치만이 N 도전형 드리프트 영역(120)의 상부에 우선 형성될 수도 있음은 당연하다.
In this case, as described with reference to FIG. 5A, the first and second trench structures 410 and 420 are respectively formed on the N conductive drift region 120 formed to extend on the N + conductive substrate 110. The trenches 510 for forming may be formed by an etching process or the like. In addition, since the ion implantation is performed using only the trench for forming the first trench structure 410, only the trench for forming the first trench structure 410 is first formed on the N conductive drift region 120. It can be natural.

본 발명의 실시예들이 위에서 설명되었지만, 많은 변경, 변형 및 등가물들이 가능함은 당연하다. 본 발명이 속하는 분야에서 통상의 지식을 가진 자는 동일한 기술이 다른 타입의 수퍼정션(super-junction) 구조물뿐 아니라 좀 더 넓게는 수평형 디바이스를 포함하는 다른 종류의 디바이스들에도 적용될 수 있다는 것을 인식할 것이다. 예를 들어, 본 발명의 실시예들은 n-채널 MOSFET에 관하여 기술되었지만, 다양한 영역의 도전성 타입을 반전시키는 것만으로 p-채널 MOSFET에 본 발명의 원리가 적용될 수 있다. 따라서, 상기 기재에 의해 본 발명의 영역을 제한해서는 안 되며, 본 발명의 영역은 첨부된 청구범위에 의해 정의되어야 한다.
While embodiments of the invention have been described above, it is obvious that many variations, modifications, and equivalents are possible. One of ordinary skill in the art will recognize that the same technology can be applied to other types of devices, including more broadly horizontal devices, as well as other types of super-junction structures. will be. For example, although embodiments of the present invention have been described with respect to n-channel MOSFETs, the principles of the present invention can be applied to p-channel MOSFETs simply by inverting the conductivity type of various regions. Accordingly, the scope of the invention should not be limited by the foregoing description, which should be defined by the appended claims.

110 : N+ 도전형 기판 120 : N 도전형 드리프트 영역
130 : N+ 도전형 소스 영역 140 : P+ 도전형 본체 영역
150 : P 도전형 웰 160 : 게이트 전극
210 : P 도전형 필라 310 : P 도전형 에피 영역
320 : N 도전형 필라 410 : 제1 트렌치 구조
420 : 제2 트렌치 구조 430 : 소스 전극
440 : 유전체 510 : 트렌치110: N + conductive substrate 120: N conductive drift region
130: N + conductive source region 140: P + conductive body region
150 P-conducting well 160 gate electrode
210: P conductive pillar 310: P conductive epi area
320: N conductive pillar 410: first trench structure
420: second trench structure 430: source electrode
440: dielectric 510: trench

Claims (16)

전력 반도체 소자에 있어서,
드리프트 영역 방향으로 연장되어 형성되고, 내부에 소스 전극 및 절연막을 포함하는 소스 트렌치 구조; 및
드리프트 영역 방향으로 연장되어 형성되고, 내부에 게이트 전극 및 절연막을 포함하는 게이트 트렌치 구조를 포함하되,
상기 소스 트렌치 구조와 상기 게이트 트렌치 구조는 교번적으로 배치되고,
상기 소스 트렌치 구조는 제2 도전형인 상기 드리프트 영역의 상부에 형성되는 제1 도전형의 웰(well)을 관통하도록 형성되고, 상기 소스 전극은 상기 제1 도전형의 웰의 상부 영역에 형성되는 소스 금속 전극에 전기적으로 연결되는 것을 특징으로 하는 전력 반도체 소자.
In the power semiconductor device,
A source trench structure extending in a drift region direction and including a source electrode and an insulating layer therein; And
A gate trench structure extending in a drift region direction and including a gate electrode and an insulating layer therein;
The source trench structure and the gate trench structure are alternately disposed;
The source trench structure is formed to penetrate a first conductivity type well formed on the drift region of a second conductivity type, and the source electrode is formed on an upper region of the well of the first conductivity type. A power semiconductor device, characterized in that electrically connected to the metal electrode.
제1항에 있어서,
상기 게이트 전극은 유전체에 의해 상부에 위치하는 소스 금속 전극과 절연되도록 배치되는 것을 특징으로 하는 전력 반도체 소자.
The method of claim 1,
And the gate electrode is arranged to be insulated from a source metal electrode positioned above by a dielectric.
제2항에 있어서,
상기 소스 트렌치 구조 및 상기 게이트 트렌치 구조 각각은 상기 소스 전극 및 상기 게이트 전극의 절연 처리를 위한 유전 물질을 더 포함하는 것을 특징으로 하는 전력 반도체 소자.
The method of claim 2,
Each of the source trench structure and the gate trench structure further comprises a dielectric material for insulating the source electrode and the gate electrode.
제1항에 있어서,
상기 소스 트렌치 구조의 하부에 위치하는 드리프트 영역에 제1 도전형 필라(pillar)가 형성되는 것을 특징으로 하는 전력 반도체 소자.
The method of claim 1,
And a first conductivity type pillar in a drift region positioned below the source trench structure.
제4항에 있어서,
상기 게이트 트렌치 구조의 하부에 위치하는 드리프트 영역에 제2 도전형 필라가 형성되는 것을 특징으로 하는 전력 반도체 소자.
The method of claim 4, wherein
And a second conductivity type pillar in a drift region under the gate trench structure.
제5항에 있어서,
상기 제1 도전형 필라와 상기 제2 도전형 필라는 수퍼정션(super-junction) 구조로 형성되는 것을 특징으로 하는 전력 반도체 소자.
The method of claim 5,
The first conductive pillar and the second conductive pillar is a power semiconductor device, characterized in that formed in a super-junction structure.
제4항에 있어서,
상기 소스 트렌치 구조가 형성될 트렌치를 통한 제1 도전형 이온 주입 및 열처리 공정에 의해 상기 제1 도전형 필라가 형성되는 것을 특징으로 하는 전력 반도체 소자.
The method of claim 4, wherein
And the first conductivity type pillar is formed by a first conductivity type ion implantation and heat treatment process through a trench in which the source trench structure is to be formed.
제1항에 있어서,
상기 게이트 트렌치 구조는,
상기 제1 도전형의 웰(well); 및 상기 제1 도전형의 웰의 상부 영역에 형성되는 제2 도전형의 소스 영역에 각각 인접하도록 위치되는 것을 특징으로 하는 전력 반도체 소자.
The method of claim 1,
The gate trench structure,
A well of the first conductivity type; And a second conductivity type source region adjacent each of the second conductivity type source regions formed in an upper region of the first conductivity type well.
삭제delete 전력 반도체 소자의 형성 방법에 있어서,
드리프트 영역 방향으로 복수의 트렌치를 수평적으로 형성하는 단계;
제1 도전형 및 제2 도전형의 이온이 수평적으로 교번하여 배치되도록 상기 형성된 트렌치를 통해 상기 드리프트 영역 내에 제1 도전형 이온 또는 제2 도전형 이온을 주입하는 단계;
교번하여 배치되도록 주입된 이온의 확산을 위한 열처리 공정을 수행하여 교번하여 배치되는 제1 도전형 필라 및 제2 도전형 필라를 형성하는 단계; 및
상기 전력 반도체 소자의 형성을 위한 후처리 공정을 수행하는 단계를 포함하는 전력 반도체 소자의 형성 방법.
In the method of forming a power semiconductor device,
Horizontally forming a plurality of trenches in the direction of the drift region;
Implanting a first conductivity type ion or a second conductivity type ion into the drift region through the formed trench so that ions of a first conductivity type and a second conductivity type are alternately arranged horizontally;
Performing a heat treatment process for diffusing ions implanted to be alternately disposed to form first and second conductive pillars alternately arranged; And
And performing a post-processing process for forming the power semiconductor device.
제10항에 있어서,
상기 제1 도전형 필라와 상기 제2 도전형 필라는 수퍼정션(super-junction) 구조로 형성되는 것을 특징으로 하는 전력 반도체 소자의 형성 방법.
The method of claim 10,
The first conductive pillar and the second conductive pillar is a method of forming a power semiconductor device, characterized in that formed in a super-junction structure.
제10항에 있어서,
상기 후처리 공정을 수행하는 단계는,
상기 수평적으로 형성된 트렌치를 이용하여, 소스 전극이 위치되는 소스 트렌치 구조 및 게이트 전극이 위치되는 게이트 트렌치 구조를 형성하는 단계; 및
상기 소스 트렌치 구조 및 상기 게이트 트렌치 구조의 상부에 소스 금속 전극을 형성하는 단계를 포함하되,
상기 소스 전극은 상기 소스 금속 전극에 전기적으로 연결되고, 상기 게이트 전극은 유전체에 의해 상부에 위치하는 소스 금속 전극과 절연 처리되는 것을 특징으로 하는 전력 반도체 소자의 형성 방법.
The method of claim 10,
Performing the post-treatment process,
Forming a source trench structure in which a source electrode is located and a gate trench structure in which a gate electrode is located using the horizontally formed trenches; And
Forming a source metal electrode on top of the source trench structure and the gate trench structure;
And the source electrode is electrically connected to the source metal electrode, and the gate electrode is insulated from the source metal electrode positioned above by a dielectric.
제12항에 있어서,
상기 소스 트렌치 구조의 하부에 위치하는 상기 드리프트 영역에 상기 제1 도전형 필라(pillar)가 형성되는 것을 특징으로 하는 전력 반도체 소자의 형성 방법.
The method of claim 12,
And the first conductive pillar is formed in the drift region positioned below the source trench structure.
제12항에 있어서,
상기 게이트 트렌치 구조의 하부에 위치하는 상기 드리프트 영역에 상기 제2 도전형 필라가 형성되는 것을 특징으로 하는 전력 반도체 소자의 형성 방법.
The method of claim 12,
And forming the second conductive pillar in the drift region under the gate trench structure.
제12항에 있어서,
상기 게이트 트렌치 구조는,
제2 도전형인 상기 드리프트 영역의 상부에 형성되는 제1 도전형의 웰(well); 및 상기 제1 도전형의 웰의 상부 영역에 형성되는 제2 도전형의 소스 영역에 각각 인접하도록 형성되는 것을 특징으로 하는 전력 반도체 소자의 형성 방법.
The method of claim 12,
The gate trench structure,
A well of a first conductivity type formed on the drift region of a second conductivity type; And a second conductive type source region adjacent to the second conductive type source region formed in an upper region of the first conductive type well.
제12항에 있어서,
상기 소스 트렌치 구조는 제2 도전형인 상기 드리프트 영역의 상부에 형성되는 제1 도전형의 웰(well)을 관통하도록 형성되고,
상기 소스 전극은 상기 제1 도전형의 웰의 상부 영역에 형성되는 상기 소스 금속 전극에 전기적으로 연결되는 것을 특징으로 하는 전력 반도체 소자의 형성 방법.
The method of claim 12,
The source trench structure is formed to penetrate a well of a first conductivity type formed on the drift region of a second conductivity type,
And the source electrode is electrically connected to the source metal electrode formed in an upper region of the well of the first conductivity type.
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