KR101093069B1 - Method for manufacturing semiconductor device - Google Patents

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Abstract

본 기술은 반도체 장치 제조 방법에 관한 것으로, 보다 상세히는 반도체 장치의 실리사이드막 형성 방법에 관한 것이다. 본 기술은 반도체 장치 제조 방법에 있어서, 본 발명은 반도체 장치 제조 방법에 관한 것으로, 기판상에 복수의 층간절연막 및 폴리실리콘막을 교대로 적층하는 단계; 상기 복수의 층간절연막 및 폴리실리콘막을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 내벽에 의해 노출된 폴리실리콘막을 리세스하는 단계; 상기 폴리실리콘막이 리세스된 트렌치의 전면을 따라 금속막을 형성하는 단계 및 실리사이드 공정을 수행하는 단계를 포함한다. 본 기술에 따르면, 실리사이드막의 형성 두께를 용이하게 조절할 수 있다. 특히, 폴리실리콘막이 리세스된 영역 내에 실리사이드막이 형성되므로 메모리 소자의 집적도를 더욱 향상시킬 수 있다.The present technology relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a silicide film of a semiconductor device. The present invention relates to a method for manufacturing a semiconductor device, the present invention relates to a method for manufacturing a semiconductor device, comprising: alternately stacking a plurality of interlayer insulating films and polysilicon films on a substrate; Etching the plurality of interlayer dielectric layers and polysilicon layers to form trenches; Recessing the polysilicon film exposed by the inner wall of the trench; And forming a metal film along the entire surface of the trench in which the polysilicon film is recessed, and performing a silicide process. According to the present technology, the formation thickness of the silicide film can be easily adjusted. In particular, since the silicide film is formed in the region where the polysilicon film is recessed, the degree of integration of the memory device may be further improved.

실리사이드막, 실리사이드화 공정 Silicide film, silicidation process

Description

반도체 장치 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}Semiconductor device manufacturing method {METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치 제조 방법에 관한 것으로, 보다 상세히는 반도체 장치의 실리사이드 형성 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming silicide of a semiconductor device.

최근 반도체 소자의 집적도 향상에 따른 면적 감소로 인하여 게이트 패턴, 워드라인 등의 저항이 증가하여 반도체 소자의 특성이 저하되는 문제점이 발생하고 있다. 따라서, 종래기술은 저항값이 낮은 실리사이드막을 이용하여 게이트 패턴, 워드라인 등을 형성함으로써 저항을 감소시키는 방안을 고려하고 있다.Recently, due to the decrease in the area due to the increase in the degree of integration of the semiconductor device, the resistance of the gate pattern and the word line increases, which causes a problem of deteriorating the characteristics of the semiconductor device. Accordingly, the prior art considers a method of reducing resistance by forming a gate pattern, a word line, etc. using a silicide film having a low resistance value.

이하, 도면을 참조하여 종래기술에 따른 게이트 패턴 형성 방법 및 그에 따른 문제점을 살펴보도록 한다.Hereinafter, a method of forming a gate pattern according to the related art and a problem thereof will be described with reference to the accompanying drawings.

도 1a 내지 도 1c는 종래기술에 따른 실리사이드화 공정을 설명하기 위한 공정 단면도로서, 특히, 기판상에 적층된 복수의 폴리실리콘막을 실리사이드화하는 경우에 대해 도시하고 있다.1A to 1C are cross-sectional views for explaining a silicidation process according to the prior art. In particular, FIGS.

도 1a에 도시된 바와 같이, 기판(10)상에 복수의 층간절연막(11) 및 폴리실리콘막(12)을 교대로 형성한다. 이어서, 복수의 층간절연막(11) 및 폴리실리콘막(12)을 식각하여 트렌치를 형성한 후, 트렌치 내에 금속막(13)을 매립시킨다.As shown in FIG. 1A, a plurality of interlayer insulating films 11 and polysilicon films 12 are alternately formed on the substrate 10. Subsequently, the plurality of interlayer insulating films 11 and polysilicon films 12 are etched to form trenches, and then the metal films 13 are embedded in the trenches.

도 1b에 도시된 바와 같이, 실리사이드화 공정을 수행하여 폴리실리콘막(12)의 내부에 포함된 실리콘(Si)을 금속막(13)으로 외 확산(out diffusion;도면의 화살표 참조)시킨다. 이를 통해, 실리사이드막(13A)이 형성된다.As shown in FIG. 1B, a silicided process is performed to cause silicon (Si) included in the polysilicon film 12 to be out-diffused into the metal film 13 (see arrows in the drawing). As a result, the silicide film 13A is formed.

도 1c에 도시된 바와 같이, 실리사이드화 공정에서 미반응되어 잔류하는 금속막(13)을 제거한다. 이로써, 기판(10)상에 적층된 복수의 폴리실리콘막을 실리사이드화 할 수 있다.As shown in FIG. 1C, the metal film 13 remaining unreacted in the silicideation process is removed. Thereby, the some polysilicon film laminated | stacked on the board | substrate 10 can be silicided.

그러나, 전술한 바와 같은 종래기술에 따르면 , 실리사이드화 공정시 실리콘의 확산을 조절하는데 어려움이 있기 때문에, 복수의 폴리시릴콘막(12)을 균일하게 실리사이드화 하지 못하는 문제점이 유발된다.However, according to the prior art as described above, since it is difficult to control the diffusion of silicon in the silicidation process, there is a problem in that the plurality of polysilylcone films 12 cannot be silicided uniformly.

도 2a는 실리사이드화 공정시 실리콘이 충분히 확산되지 않은 경우를 나타낸다. 도시된 바와 같이, 실리사이드화 공정시 복수의 폴리실리콘막(12) 중 일부 폴리실리콘막(12)으로부터 실리콘이 충분히 외 확산되지 않는 경우, 일부 폴리실리콘막(12)에 상대적으로 얇은 실리사이드막(13A)이 형성될 수 있다. 따라서, 복수의 폴리실리콘막(12)들의 실리사이드화 균일도가 저하되는 문제점이 유발된다. 또한, 실리사이드막(13A)의 균일도가 낮을 경우 잔류 금속막(13)의 제거가 용이하지 않기 때문에, 인접한 폴리실리콘막(12)들이 잔류 금속막(13)에 의해 연결되는 브릿지 현 상이 유발될 수 있다.2A illustrates a case in which silicon is not sufficiently diffused during the silicideation process. As shown, when the silicon is not sufficiently diffused from some of the polysilicon films 12 of the plurality of polysilicon films 12 during the silicidation process, the silicide film 13A relatively thin to the some polysilicon films 12 ) May be formed. Thus, a problem arises in that the silicidation uniformity of the plurality of polysilicon films 12 is lowered. In addition, since the removal of the residual metal film 13 is not easy when the uniformity of the silicide film 13A is low, a bridge phenomenon in which adjacent polysilicon films 12 are connected by the residual metal film 13 may be caused. have.

도 2b는 실리사이드화 공정시 실리콘이 과도하게 확산된 경우를 나타낸다. 도시된 바와 같이, 복수의 폴리실리콘막(12) 중 일부 폴리실리콘막(12)으로부터 과도하게 실리콘이 외 확산되는 경우, 인접한 폴리실리콘막(12)들이 실리사이드막(13A)에 의해 연결되는 브릿지 현상이 유발될 수 있다. 또한, 잔류 금속막(13)들이 실리사이드막(13A)에 의해 고립되어 제거되지 않을 수 있다.Figure 2b shows a case where the silicon is excessively diffused during the silicided process. As illustrated, when excessive silicon is externally diffused from some polysilicon films 12 of the plurality of polysilicon films 12, a bridge phenomenon in which adjacent polysilicon films 12 are connected by the silicide film 13A This can be caused. In addition, the remaining metal films 13 may not be removed by being isolated by the silicide film 13A.

또한, 종래기술에 따르면, 폴리실리콘막(12)의 일측에 실리사이드막(13A)이 돌출된 구조로 형성된다. 따라서, 메모리 소자의 집적도 향상에 불리하다는 문제점이 있다.In addition, according to the related art, the silicide film 13A is formed on one side of the polysilicon film 12 so as to protrude. Therefore, there is a problem in that the integration degree of the memory device is disadvantageous.

본 발명은 상기 문제점을 해결하기 위해 제안된 것으로, 기판상에 적층된 복수의 폴리실리콘막을 리세스 한 후에 실리사이드화 공정을 수행하는 반도체 장치 제조 방법을 제공하는 것을 목적으로 한다.The present invention has been proposed to solve the above problems, and an object of the present invention is to provide a semiconductor device manufacturing method for performing a silicide process after recessing a plurality of polysilicon films stacked on a substrate.

상기 목적을 달성하기 위해 제안된 본 발명은 반도체 장치 제조 방법에 있어서, 기판상에 복수의 층간절연막 및 폴리실리콘막을 교대로 적층하는 단계; 상기 복수의 층간절연막 및 폴리실리콘막을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 내벽에 의해 노출된 폴리실리콘막을 리세스하는 단계; 상기 폴리실리콘막이 리세스된 트렌치의 전면을 따라 금속막을 형성하는 단계; 및 실리사이드 공정을 수행하는 단계를 포함하는 것을 일 특징으로 한다.In order to achieve the above object, the present invention provides a method of manufacturing a semiconductor device, comprising: alternately stacking a plurality of interlayer insulating films and polysilicon films on a substrate; Etching the plurality of interlayer dielectric layers and polysilicon layers to form trenches; Recessing the polysilicon film exposed by the inner wall of the trench; Forming a metal film along the entire surface of the trench in which the polysilicon film is recessed; And performing a silicide process.

또한, 본 발명은 3차원 구조를 갖는 비휘발성 메모리 소자 제조 방법에 있어서, 기판상에 복수의 층간절연막 및 워드라인용 도전막을 교대로 적층하는 단계; 상기 복수의 층간절연막 및 워드라인용 도전막을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 내벽에 의해 노출된 워드라인용 도전막을 리세스하는 단계; 상기 워드라인용 도전막이 리세스된 트렌치의 전면을 따라 금속막을 형성하는 단계; 및 실리사이드 공정을 수행하는 단계를 포함하는 것을 다른 특징으로 한다.In addition, the present invention provides a method of manufacturing a nonvolatile memory device having a three-dimensional structure, comprising: alternately stacking a plurality of interlayer insulating films and wordline conductive films on a substrate; Forming a trench by etching the plurality of interlayer insulating layers and the conductive layers for word lines; Recessing the conductive film for the word line exposed by the inner wall of the trench; Forming a metal film along an entire surface of the trench in which the word line conductive film is recessed; And performing a silicide process.

본 발명에 따르면, 트렌치의 내벽에 의해 노출된 폴리실리콘막을 소정 두께 리세스한 후에 실리사이드화 공정을 수행하므로, 실리사이드막의 형성 두께를 균일하게 조절할 수 있다. 특히, 폴리실리콘막이 리세스된 영역 내에 실리사이드막이 형성되므로 메모리 소자의 집적도를 더욱 향상시킬 수 있다.According to the present invention, since the silicide process is performed after the polysilicon film exposed by the inner wall of the trench is recessed to a predetermined thickness, the formation thickness of the silicide film can be uniformly controlled. In particular, since the silicide film is formed in the region where the polysilicon film is recessed, the degree of integration of the memory device may be further improved.

이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과정되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.In the following, the most preferred embodiment of the present invention is described. In the drawings, thicknesses and intervals are expressed for convenience of description and may be shown to be processed compared to actual physical thicknesses. In describing the present invention, well-known structures irrelevant to the gist of the present invention may be omitted. In adding reference numerals to the components of each drawing, it should be noted that the same components as much as possible, even if displayed on different drawings.

도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다. 3A to 3C are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 3a에 도시된 바와 같이, 기판(30)상에 복수의 층간절연막(31) 및 폴리실리콘막(32)을 교대로 적층한다. As shown in FIG. 3A, a plurality of interlayer insulating films 31 and polysilicon films 32 are alternately stacked on the substrate 30.

이어서, 복수의 층간절연막(31) 및 폴리실리콘막(32)을 식각하여 트렌치를 형성한다. 여기서, 트렌치는 홀타입 또는 라인타입으로 형성될 수 있는데, 복수의 폴리실리콘막(32)을 모두 노출시킬 수 있을 정도의 깊이로 형성되는 것이 바람직하다.Next, a plurality of interlayer insulating films 31 and polysilicon films 32 are etched to form trenches. Here, the trench may be formed in a hole type or a line type. The trench may be formed to a depth sufficient to expose all of the polysilicon layers 32.

이어서, 트렌치의 내벽에 의해 노출된 복수의 폴리실리콘막(32)을 소정 두께(W) 리세스한다. 여기서 리세스 공정은 층간절연막(31)과 폴리실리콘막(32) 간의 식각 선택비가 큰 조건에서 수행되는 것이 바람직하며, 후속 공정에 의해 형성될 실리사이드막의 두께를 고려하여 폴리실리콘막(32)의 리세스 두께를 결정하는 것이 바람직하다.Next, the plurality of polysilicon films 32 exposed by the inner wall of the trench are recessed by a predetermined thickness (W). In this case, the recess process is preferably performed under a condition in which the etch selectivity between the interlayer insulating film 31 and the polysilicon film 32 is large, and considering the thickness of the silicide film to be formed by a subsequent process, It is desirable to determine the set thickness.

이와 같은 리세스 공정을 통해, 트렌치의 내벽이 톱니바퀴 구조를 갖게 된다. 특히, 복수의 폴리실리콘막(32)이 소정 두께 리세스된 영역(도면 부호 "①")이 형성되며, 복수의 층간절연막(31)들은 리세스 공정에 의해 상기 소정 두께(W)만큼 폴리실리콘막(32)에 비해 돌출된다(도면 부호 "②" 참조).Through such a recess process, the inner wall of the trench has a cogwheel structure. Particularly, an area in which the plurality of polysilicon films 32 are recessed by a predetermined thickness (refer to "1") is formed, and the plurality of interlayer insulating films 31 are polysilicon by the predetermined thickness W by a recess process. It protrudes relative to the film 32 (see reference numeral "2").

도 3b에 도시된 바와 같이, 폴리실리콘막(32)이 리세스된 트렌치의 전면을 따라 금속막(33)을 형성한다. As shown in FIG. 3B, the polysilicon film 32 forms a metal film 33 along the entire surface of the recessed trench.

금속막(33)은 폴리실리콘막(32)의 리세스된 영역을 매립할 수 있을 정도의 두께로 형성되는 것이 바람직하다. 또한, 금속막(33)은 텅스텐(W), 티타늄(Ti), 니켈(Ni), 몰리브덴(Mo) 또는 코발트(Co)를 포함할 수 있다.The metal film 33 is preferably formed to a thickness sufficient to fill the recessed region of the polysilicon film 32. In addition, the metal layer 33 may include tungsten (W), titanium (Ti), nickel (Ni), molybdenum (Mo), or cobalt (Co).

이때, 금속막(33)은 톱니바퀴 구조를 갖는 트렌치의 내벽을 따라 증착되는데, 증착 공정의 특성상 평평한 영역 즉, 리세스된 폴리실리콘막(32) 영역 또는 돌출된 층간절연막(31) 상에 주로 증착되며 돌출된 층간절연막(31)들의 모서리에는 금속막(33)이 거의 증착되지 않는다. 따라서, 리세스된 폴리실리콘막(32) 영역 내 에 매립된 금속막(33)과 돌출된 층간절연막(31) 상에 증착된 금속막(33)은 실질적으로 분리된 구조를 갖는다.At this time, the metal film 33 is deposited along the inner wall of the trench having a gear structure, and mainly on the flat region, that is, the recessed polysilicon film 32 region or the protruding interlayer insulating film 31 due to the nature of the deposition process. The metal film 33 is hardly deposited at the edges of the deposited and protruding interlayer insulating films 31. Accordingly, the metal film 33 embedded in the recessed polysilicon film 32 region and the metal film 33 deposited on the protruding interlayer insulating film 31 have a substantially separated structure.

이어서, 실리사이드화 공정을 수행하여 폴리실리콘막(32)과 금속막(33)을 반응시킴으로써 실리사이드막(33A)을 형성한다. 실리사이드화 공정시, 폴리실리콘막(32)에 포함된 실리콘들이 금속막(33)으로 외 확산되어(out diffusion;도면의 화살표 참조), 실리사이드막(33A)이 형성된다.Subsequently, the silicide film 33A is formed by reacting the polysilicon film 32 with the metal film 33 by performing a silicide process. In the silicidation process, silicon included in the polysilicon film 32 is out-diffused to the metal film 33 (see arrow in the drawing) to form the silicide film 33A.

이때, 폴리실리콘막(32)이 소정 두께 리세스된 영역 내에 실리사이드막(33A)이 형성되므로, 실리사이드막(33A)에 의해 인접한 폴리실리콘막(32)들이 연결되는 것을 방지할 수 있다. 특히, 폴리실리콘막(32)으로부터 실리콘이 과도하게 외 확산되더라도, 폴리실리콘막(32)에 비해 층간절연막(31)이 상대적으로 돌출되어 있기 때문에, 실리사이드막(33A)에 의해 인접한 폴리실리콘막(32)들이 연결되는 것을 방지할 수 있다.At this time, since the silicide film 33A is formed in the region where the polysilicon film 32 is recessed by a predetermined thickness, the adjacent polysilicon films 32 may be prevented from being connected by the silicide film 33A. Particularly, even when silicon is excessively diffused out of the polysilicon film 32, the interlayer insulating film 31 is relatively protruded compared to the polysilicon film 32, so that the polysilicon film adjacent to the silicide film 33A ( 32) can be prevented from being connected.

또한, 앞서 설명한 바와 같이, 폴리실리콘막(33)의 리세스 영역 내에 매립된 금속막(33)은 그 외의 금속막(33)들과 실질적으로 분리되어 있으므로, 폴리실리콘막(33)의 리세스 영역 내에 매립된 금속막(33)에 한해 실리사이드화 공정이 수행된다. 따라서, 실리사이드막(33A)의 두께를 균일하게 조절할 수 있으며, 그에 따라, 후속 잔류 금속막 제거시 식각 타깃을 용이하게 결정할 수 있다.In addition, as described above, since the metal film 33 embedded in the recess region of the polysilicon film 33 is substantially separated from the other metal films 33, the recess of the polysilicon film 33 is The silicided process is performed only for the metal film 33 embedded in the region. Therefore, the thickness of the silicide film 33A can be uniformly adjusted, and thus, the etching target can be easily determined when the subsequent residual metal film is removed.

도 3c에 도시된 바와 같이, 실리사이드화 공정에서 미반응되어 잔류하는 금속막(33)을 제거한다. 여기서, 잔류 금속막(33) 제거 공정은 실리사이드막(33A)과 금속막(33) 간의 식각 선택비가 큰 조건에서 수행되는 것이 바람직하며, 건식 식각 또는 습식 식각 공정에 의해 수행될 수 있다.As shown in FIG. 3C, the metal film 33 remaining unreacted in the silicidation process is removed. Here, the process of removing the residual metal film 33 is preferably performed under the condition that the etching selectivity between the silicide film 33A and the metal film 33 is large, and may be performed by a dry etching or a wet etching process.

앞서 설명한 바와 같이, 본 발명의 일 실시예에 따르면 균일한 두께의 실리사이드막(33A)을 형성할 수 있으므로, 잔류 금속막 제거시 식각 타깃을 용이하게 조절할 수 있다. 따라서, 잔류 금속막(33)을 용이하게 제거할 수 있을 뿐만 아니라, 잔류 금속막(33)에 의한 브릿지 현상을 방지할 수 있다.As described above, according to the exemplary embodiment of the present invention, since the silicide layer 33A having a uniform thickness may be formed, the etching target may be easily adjusted when the residual metal layer is removed. Therefore, the residual metal film 33 can be easily removed, and the bridge phenomenon caused by the residual metal film 33 can be prevented.

이로써, 기판(10)상에 적층된 복수의 폴리실리콘막을 실리사이드화 할 수 있다. Thereby, the some polysilicon film laminated | stacked on the board | substrate 10 can be silicided.

전술한 바와 같은 본 발명의 일 실시예에 따르면, 기판(30)상에 적층된 복수의 폴리실리콘막(32)을 소정 두께 리세스 한 후에 실리사이드화 공정을 수행하므로, 인접한 폴리실리콘막들(32)이 실리사이드막에 의해 연결되는 브릿지 현상을 방지할 수 있다. According to one embodiment of the present invention as described above, since the silicidation process is performed after the predetermined thickness of the plurality of polysilicon films 32 stacked on the substrate 30, the adjacent polysilicon films 32 ) Can be prevented from being bridged by the silicide film.

또한, 폴리실리콘막(32)이 리세스된 영역에 실리사이드막(33A)을 형성하므로, 균일한 두께의 실리사이드막(33A)을 형성할 수 있다. In addition, since the silicide film 33A is formed in the region where the polysilicon film 32 is recessed, the silicide film 33A having a uniform thickness can be formed.

또한, 종래에는 실리사이드막이 트렌치의 내벽에 의해 노출된 폴리실리콘막 상에 돌출되어 형성된 것에 반해, 본 발명의 일 실시예에 따르면 먼저 폴리실리콘막(32)을 리세스 한 후에 리세스된 영역 내에 실리사이드막을 형성한다. 따라서, 종래에 비해 메모리 소자의 집적도를 향상시킬 수 있다.In addition, while the silicide film is conventionally formed to protrude on the polysilicon film exposed by the inner wall of the trench, according to an embodiment of the present invention, the silicide film is recessed in the recessed region after the first recess of the polysilicon film 32. To form a film. Therefore, the degree of integration of the memory device can be improved as compared with the related art.

본 명세서의 도 3 내지 도 3c에서는 설명의 편의를 위해 기판상에 적층된 복수의 층간절연막(31) 및 폴리실리콘막(32)을 중심으로 도시하였으나, 이는 반도체 장치의 일 부분만을 도시한 것에 불과하다. 3 to 3C of the present specification show a plurality of interlayer insulating films 31 and polysilicon films 32 stacked on a substrate for convenience of description, but only a part of a semiconductor device is illustrated. Do.

예를 들어, 반도체 장치는 기판으로부터 돌출된 채널을 따라 적층된 복수의 메모리 셀들을 포함하는 3차원 구조의 비휘발성 메모리 소자일 수 있다. For example, the semiconductor device may be a three-dimensional nonvolatile memory device including a plurality of memory cells stacked along a channel protruding from a substrate.

이러한 경우, 반도체 장치는 기판으로부터 돌출되면서 복수의 층간절연막 및 워드라인용 도전막 내에 매립된 채널, 채널을 둘러싸면서 차례로 형성된 터널절연막, 전하트랩막 및 전하차단막을 더 포함한다. In this case, the semiconductor device further includes a plurality of interlayer insulating films and channels embedded in the conductive film for the word line while being protruded from the substrate, and a tunnel insulating film, a charge trap film, and a charge blocking film that are sequentially formed while surrounding the channels.

또한, 도 3a 내지 도 3c에 도시된 층간절연막(31)은 적층된 메모리 셀들을 상호 분리시키 위한 분리막으로서 사용되며, 폴리실리콘막(32)은 메모리 셀들에 연결된 워드라인으로서 사용된다. In addition, the interlayer insulating film 31 shown in FIGS. 3A to 3C is used as a separator for separating stacked memory cells from each other, and the polysilicon film 32 is used as a word line connected to the memory cells.

따라서, 본 발명의 일 실시예에 따르면, 채널을 따라 적층된 복수의 메모리 셀들에 연결된 워드라인들을 각각 실리사이드화하여 RC 지연(RC delay)을 감소시킬 수 있다. 또한, 복수의 워드라인들을 균일하게 실리사이드화할 수 있으며, 인접하여 적층된 워드라인들이 실리사이드막에 의해 연결되는 브릿지 현상을 방지할 수 있다.Therefore, according to an embodiment of the present invention, the word line connected to the plurality of memory cells stacked along the channel may be silicided to reduce the RC delay. In addition, a plurality of word lines may be silicided uniformly, and a bridge phenomenon in which adjacent word lines are connected by a silicide layer may be prevented.

본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been specifically recorded in accordance with the above-described preferred embodiments, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

도 1a 내지 도 1c는 종래기술에 따른 실리사이드화 공정을 설명하기 위한 공정 단면도1A to 1C are cross-sectional views illustrating a silicidation process according to the prior art.

도 2a 내지 도 2b는 종래기술의 문제점을 나타내는 도면.2a to 2b show problems of the prior art;

도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도3A to 3C are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

[도면의 주요 부분에 대한 부호의 설명][Description of Symbols for Main Parts of Drawing]

30: 기판 31: 층간절연막30 substrate 31 interlayer insulating film

32: 폴리실리콘막 33: 금속막32: polysilicon film 33: metal film

33A: 실리사이드막33A: silicide film

Claims (6)

기판상에 복수의 층간절연막 및 폴리실리콘막을 교대로 적층하는 단계;Alternately stacking a plurality of interlayer insulating films and polysilicon films on a substrate; 상기 복수의 층간절연막 및 폴리실리콘막을 식각하여 트렌치를 형성하는 단계;Etching the plurality of interlayer dielectric layers and polysilicon layers to form trenches; 상기 트렌치의 내벽에 의해 노출된 폴리실리콘막을 리세스하는 단계;Recessing the polysilicon film exposed by the inner wall of the trench; 상기 폴리실리콘막이 리세스된 트렌치의 전면을 따라 금속막을 형성하는 단계; 및Forming a metal film along the entire surface of the trench in which the polysilicon film is recessed; And 실리사이드 공정을 수행하는 단계Performing the silicide process 를 포함하는 반도체 장치 제조 방법. A semiconductor device manufacturing method comprising a. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제 1 항에 있어서,The method of claim 1, 상기 실리사이드 공정 수행 단계 후에,After performing the silicide process, 상기 실리사이드 공정에서 미반응되어 잔류하는 금속막을 제거하는 단계Removing unreacted metal film remaining in the silicide process 를 더 포함하는 반도체 장치 제조 방법.A semiconductor device manufacturing method further comprising. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 제 1 항에 있어서,The method of claim 1, 상기 실리사이드 공정 수행 단계는,Performing the silicide process, 반도체 장치 제조 방법Semiconductor device manufacturing method 기판상에 복수의 층간절연막 및 워드라인용 도전막을 교대로 적층하는 단계;Alternately stacking a plurality of interlayer insulating films and wordline conductive films on a substrate; 상기 복수의 층간절연막 및 워드라인용 도전막을 식각하여 트렌치를 형성하는 단계;Forming a trench by etching the plurality of interlayer insulating layers and the conductive layers for word lines; 상기 트렌치의 내벽에 의해 노출된 워드라인용 도전막을 리세스하는 단계;Recessing the conductive film for the word line exposed by the inner wall of the trench; 상기 워드라인용 도전막이 리세스된 트렌치의 전면을 따라 금속막을 형성하는 단계; 및 Forming a metal film along an entire surface of the trench in which the word line conductive film is recessed; And 실리사이드 공정을 수행하는 단계Performing the silicide process 를 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.Method of manufacturing a non-volatile memory device having a three-dimensional structure comprising a. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제 4 항에 있어서,The method of claim 4, wherein 상기 실리사이드 공정 수행 단계 후에,After performing the silicide process, 상기 실리사이드 공정에서 미반응되어 잔류하는 금속막을 제거하는 단계Removing unreacted metal film remaining in the silicide process 를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.Non-volatile memory device manufacturing method of the three-dimensional structure further comprising. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 제 4 항에 있어서,The method of claim 4, wherein 상기 실리사이드 공정 수행 단계는,Performing the silicide process, 상기 워드라인용 도전막과 금속막을 반응시켜 실리사이드막을 형성하는 Reacting the word line conductive film with a metal film to form a silicide film 3차원 구조의 비휘발성 메모리 소자 제조 방법.A method of manufacturing a nonvolatile memory device having a three-dimensional structure.
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10411089B2 (en) 2017-12-04 2019-09-10 Samsung Electronics Co., Ltd. Semiconductor devices
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