KR101083815B1 - Programmable Gain Amplifier - Google Patents

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한석균
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Abstract

프로그램머블 가변 이득 증폭기는 입력 트랜지스터 쌍으로 구성된 입력측 제1 트랜지스터 어레이와 다이오드의 연결 부하로 구성된 출력측 제2 트랜지스터 어레이를 포함하며, 제1 트랜지스터 어레이와 제2 트랜지스터 어레이를 구성하는 각각의 트랜지스터의 크기와 바이어스 전류를 제어 비트의 선택에 따라 가변한다.The programmable variable gain amplifier includes an input-side first transistor array consisting of an input transistor pair and an output-side second transistor array consisting of a connection load of a diode, the size of each transistor constituting the first transistor array and the second transistor array. The bias current is varied depending on the selection of the control bits.

프로그램머블 가변 이득 증폭기, 가변 이득 증폭기, 디지털 제어 가변 이득 증폭기 Programmable Variable Gain Amplifier, Variable Gain Amplifier, Digitally Controlled Variable Gain Amplifier

Description

프로그램머블 가변 이득 증폭기{Programmable Gain Amplifier}Programmable Variable Gain Amplifier

본 발명은 이득(Gain) 변동폭을 가변하는 가변 이득 증폭기에 관한 것이다.
본 발명은 교육과학기술부의 우수연구센터사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: R11-2005-029-06001-0, 과제명: Switchable Radio RFIC/System].The present invention relates to a variable gain amplifier that varies gain variation.
The present invention is derived from the research conducted as part of the excellent research center project of the Ministry of Education, Science and Technology [Task Management Number: R11-2005-029-06001-0, Task name: Switchable Radio RFIC / System].

가변 이득 증폭기(Variable Gain Amplifier, VGA)는 자동 이득 제어 루프를 구성하는 핵심 회로 블록 중 하나이다. 가변 이득 증폭기는 연속적 모드에서 이득 변동폭을 가변한다.Variable gain amplifiers (VGAs) are one of the key circuit blocks that make up an automatic gain control loop. The variable gain amplifier varies the gain variation in continuous mode.

또한, 가변 이득 증폭기는 다양한 디지털 회로 또는 디지털 신호 처리 장치에 의해 제어되나, 디지털 제어 가변 이득 증폭기 또는 프로그래머블 가변 이득 증폭기는 아날로그 디지털 신호 변환기가 필요없게 된다.In addition, the variable gain amplifier is controlled by various digital circuits or digital signal processing devices, but the digitally controlled variable gain amplifier or programmable variable gain amplifier eliminates the need for an analog to digital signal converter.

도 1에 도시된 바와 같이, 가변 디지털 입력 및 피드백 저항을 적용하는 인터팅(Inverting) 증폭기는 프로그램머블 가변 이득 증폭기를 설계하는데 사용된다.As shown in Fig. 1, an converting amplifier applying a variable digital input and feedback resistor is used to design a programmable variable gain amplifier.

인터팅 증폭기의 전압 이득은 입력 저항(10)과 피드백 저항(12)의 비에 의해 결정되기 때문에 칩 제작 공정 과정이나 온도 변화에 따라 변동하여 정확하지 않게 된다.Since the voltage gain of the interconnecting amplifier is determined by the ratio of the input resistor 10 and the feedback resistor 12, the voltage gain varies with the chip fabrication process or the temperature change, and thus is not accurate.

저항성 피드백 증폭기가 높은 선형성을 보장하더라도 높은 주파수에서 동작할 경우 큰 소모 전류로 인해 높은 주파수 응용에 적합하지 않다.Although resistive feedback amplifiers guarantee high linearity, they are not suitable for high frequency applications because of their large current consumption when operating at high frequencies.

높은 주파수 응용에는 도 2에 도시된 다이오드로 연결된 부하를 갖는 차동 트랜지스터 쌍(20)의 구조를 선호한다.For high frequency applications, the structure of the differential transistor pair 20 with the diode coupled load shown in FIG. 2 is preferred.

이러한 구조를 채택하는 가변 이득 증폭기는 반도체 제작 공정이나 온도 변화에 덜 민감한 전압 이득을 제공한다.Variable gain amplifiers employing this structure provide voltage gains that are less sensitive to semiconductor fabrication processes or temperature variations.

다음의 [수학식 1]은 도 2에 도시된 가변 이득 증폭기의 전압 이득을 나타낸다.Equation 1 below shows the voltage gain of the variable gain amplifier shown in FIG.

Figure 112009063046248-pat00001
Figure 112009063046248-pat00001

여기서, gm-input은 입력 차동 트랜지스터 쌍의 트랜스컨덕턴스(Transconductance)이고, gm-load는 다이오드와 연결된 부하 트랜지스터의 트랜스컨덕턴스이고, W는 트랜지스터의 면적폭이고, L은 트랜지스터의 채널 길이이다.Where gm-input is the transconductance of the input differential transistor pair, gm-load is the transconductance of the load transistor connected to the diode, W is the area width of the transistor, and L is the channel length of the transistor.

도 2에 도시된 가변 이득 증폭기의 전압 이득은 트랜지스터 크기와 트랜지스터의 바이어스 전류에 좌우된다.The voltage gain of the variable gain amplifier shown in FIG. 2 depends on the transistor size and the bias current of the transistor.

그러나 이러한 [수학식 1]은 이산(Discrete) 형태의 이득을 갖는 가변 이득 증폭기에 적용하기 어렵다.However, Equation 1 is difficult to apply to a variable gain amplifier having discrete gain.

도 2에 도시된 가변 이득 증폭기는 전압 이득에 따라 다이오드로 연결된 부하 트랜지스터의 전류 밀도가 변동한다. 따라서, 입력 트랜지스터는 작은 이득의 동작 모드에서 작은 전류 밀도를 통해 동작한다. 이러한 특성은 가변 이득 증폭기 의 선형 특성을 저하시키는 원인이 된다.In the variable gain amplifier illustrated in FIG. 2, the current density of the load transistor connected to the diode varies according to the voltage gain. Thus, the input transistors operate with a small current density in a small gain operating mode. This characteristic causes the linear characteristics of the variable gain amplifier to degrade.

이와 같은 문제점을 해결하기 위하여, 본 발명은 이진 가중값 스위칭 기법을 이용한 프로그램머블 가변 이득 증폭기를 제공하기 위한 것이다.In order to solve such a problem, the present invention is to provide a programmable variable gain amplifier using a binary weighted switching technique.

이러한 기술적 과제를 달성하기 위한 본 발명의 특징에 따른 프로그램머블 가변 이득 증폭기는 입력 트랜지스터 쌍으로 구성된 입력측 제1 트랜지스터 어레이와 다이오드의 연결 부하로 구성된 출력측 제2 트랜지스터 어레이를 포함하며, 상기 제1 트랜지스터 어레이와 상기 제2 트랜지스터 어레이를 구성하는 각각의 트랜지스터의 크기와 바이어스 전류를 제어 비트의 선택에 따라 가변한다.According to an aspect of the present invention, a programmable variable gain amplifier includes an input-side first transistor array including an input transistor pair and an output-side second transistor array including a connection load of a diode, and the first transistor array. And the size and bias current of each transistor constituting the second transistor array are varied according to selection of a control bit.

본 발명의 특징에 따른 프로그램머블 가변 이득 증폭기는 입력 트랜지스터 쌍으로 구성된 입력측 제1 트랜지스터 어레이; 출력 트랜지스터 쌍으로 구성된 출력측 제2 트랜지스터 어레이; 및 상기 제1 트랜지스터 어레이와 상기 제2 트랜지스터 어레이를 구성하는 각각의 트랜지스터의 크기와 바이어스 전류를 제어 비트에 의해 가변하는 복수개의 전송 게이트 스위치를 포함하며, 상기 제어 비트의 선택에 따라 상기 제1 트랜지스터 어레이와 상기 제2 트랜지스터 어레이의 입력 및 출력의 구성이 바꾼다.According to an aspect of the present invention, a programmable variable gain amplifier includes: an input side first transistor array configured of an input transistor pair; An output-side second transistor array composed of output transistor pairs; And a plurality of transfer gate switches configured to vary a size and a bias current of each transistor constituting the first transistor array and the second transistor array by a control bit, wherein the first transistor is selected according to the selection of the control bit. The configuration of the inputs and outputs of the array and the second transistor array are changed.

전술한 구성에 의하여, 본 발명은 이진 가중값 스위칭 기법을 이용하여 넓은 이득 변동폭의 dB 선형 구간, 넓은 대역폭, 높은 선형성과 반도체 제작 공정 및 온도 변화에 덜 민감한 프로그램머블 가변 이득 증폭기를 구현하는 효과를 기대할 수 있다.By the above-described configuration, the present invention is expected to realize the effect of implementing a programmable variable gain amplifier using a binary weighted switching technique in dB linear range of wide gain variation, wide bandwidth, high linearity and less sensitive to semiconductor fabrication process and temperature variation. Can be.

본 발명은 칩 면적을 절반으로 줄이고 전류 소모를 적게 하면서 dB 선형 이득 가변 구간의 확장이 가능한 효과를 기대할 수 있다.According to the present invention, it is possible to expect the effect of extending the dB linear gain variable section while reducing the chip area by half and reducing the current consumption.

본 발명은 동일한 이득 오차를 유지하면서 반도체 제작 공정 및 온도 변화에 덜 민감한 특성이 있다.The present invention is less sensitive to semiconductor fabrication processes and temperature variations while maintaining the same gain error.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. In the drawings, parts irrelevant to the description are omitted in order to clearly describe the present invention, and like reference numerals designate like parts throughout the specification.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.Throughout the specification, when a part is said to "include" a certain component, it means that it can further include other components, without excluding other components unless specifically stated otherwise.

도 3은 본 발명의 제1 실시예에 따른 프로그램머블 가변 이득 증폭기의 회로 블록도를 나타낸 도면이다.3 is a circuit block diagram of a programmable variable gain amplifier according to a first embodiment of the present invention.

본 발명의 실시예에 따른 프로그래머블 가변 이득 증폭기는 입력 트랜지스터 쌍(Input Transistor Pair)으로 구성된 제1 이진 가중값 트랜지스터 어레이(Binary Weighted Transistor)(100), 다이오드로 연결 부하로 구성된 제2 이진 가중값 트랜지스터 어레이(200), 액티브 전류원(300), 커몬 모드 궤환 회로(Common Feedback Ciruit)(400)를 포함한다.According to an exemplary embodiment of the present invention, a programmable variable gain amplifier includes a first binary weighted transistor array configured as an input transistor pair, and a second binary weighted transistor array configured as a load connected by a diode. 200, an active current source 300, and a common mode feedback circuit (Common Feedback Ciruit) 400.

제1 이진 가중값 트랜지스터 어레이(100)는 활성화되어 있는 차동쌍(102), 제어 비트(ai)에 따라 활성/비활성화 될 수 있는 n개의 차동쌍(104)으로 구성되어 있다.The first binary weighted transistor array 100 is composed of a differential pair 102 that is activated and n differential pairs 104 that can be activated / deactivated according to the control bit a i .

다이오드의 연결 부하로 구성된 제2 이진 가중값 트랜지스터 어레이(200)는 제어 비트(ai)에 따라 활성/비활성화 될 수 있도록 항상 활성화 되는 차동쌍(202)과 n개의 다이오드로 연결된 차동쌍(204)으로 구성되어 있다.The second binary weighted transistor array 200 configured as a connection load of a diode is a differential pair 202 connected to n diodes and a differential pair 202 which is always activated so that it can be activated / deactivated according to the control bit a i . Consists of.

제1 이진 가중값 트랜지스터 어레이(100)는 입력측 트랜지스터이고 제2 이진 가중값 트랜지스터 어레이(200)는 출력측 트랜지스터이다.The first binary weighted transistor array 100 is an input side transistor and the second binary weighted transistor array 200 is an output side transistor.

액티브 전류원(300)은 다이오드로 연결된 입력 트랜지스터 부하로부터 전류를 흡수하기 위한 두 개의 PMOS 트랜지스터 M331과 M332로 구성되어 있다.The active current source 300 is composed of two PMOS transistors M 331 and M 332 for absorbing current from a diode-coupled input transistor load.

커몬 모드 궤환 회로(400)는 DC 출력 전압을 안정화 기능을 수행한다.The common mode feedback circuit 400 stabilizes the DC output voltage.

차동 입력의 신호 전압(VIN, VIP)은 입력 트랜지스터의 게이트에 인가된다.The signal voltages V IN , V IP of the differential input are applied to the gate of the input transistor.

증폭된 차동 신호(Von, Vop)는 입력측 트랜지스터의 드레인 단자와 출력측 트랜지스터의 드레인 단자에서 얻는다.The amplified differential signals Von and Vop are obtained at the drain terminal of the input transistor and the drain terminal of the output transistor.

본 발명의 실시예는 프로그램머블 가변 이득 증폭기는 이진 가중값에 의한 증폭기 어레이의 이진 가중값 스위칭 기법을 이용한 것이다.In an embodiment of the present invention, a programmable variable gain amplifier uses a binary weighted switching technique of an amplifier array by a binary weighted value.

이진 가중값 스위칭 기법은 이진 가중값 트랜지스터 어레이를 사용하여 증폭기의 입출력 부하 트랜지스터의 바이어스 전류와 트랜지스터의 크기를 동시에 가변하기 위한 것이다.The binary weighted switching technique is to use a binary weighted transistor array to simultaneously vary the bias current and transistor size of the amplifier's input and output load transistors.

본 발명의 실시예는 트랜지스터 크기와 바이어스 전류를 동시에 변화시킴으로써 전류 밀도를 상수값으로 유지할 수 있다.Embodiments of the present invention can maintain the current density at a constant value by simultaneously changing the transistor size and the bias current.

이진 가중값 스위칭 기법은 전압 이득이 변화해도 입출력 트랜지스터의 전류 밀도가 고정되기 때문에 항상 일정한 오버 드라이브 전압을 유지함으로써 전류 밀도가 변화되는 경우와 비교하여 개선된 선형 특성을 제공한다.The binary weighted switching technique maintains a constant overdrive voltage because the current density of the input and output transistors is fixed even when the voltage gain changes, providing improved linearity compared to the case where the current density changes.

다음의 [수학식 2]는 제어 비트(

Figure 112009063046248-pat00002
)에 대한 입력 트랜스 컨덕턴스 값을 나타낸다.Equation 2 below is a control bit (
Figure 112009063046248-pat00002
) Represents the input transconductance value for.

Figure 112009063046248-pat00003
Figure 112009063046248-pat00003

여기서,

Figure 112009063046248-pat00004
은 전자 이동도, Cox은 단위 면적당 게이트 옥사이드의 캐패시턴스, (W/L)1은 입력
Figure 112009063046248-pat00005
어레이에서 가장 적은 트랜지스터의 크기, I1은 입력
Figure 112009063046248-pat00006
어레이에서 가장 적은 전류의 크기이다.here,
Figure 112009063046248-pat00004
Is the electron mobility, Cox is the capacitance of the gate oxide per unit area, (W / L) 1 is the input
Figure 112009063046248-pat00005
The smallest transistor size in the array, I 1 is the input
Figure 112009063046248-pat00006
The smallest amount of current in the array.

다음의 [수학식 3]은 제어 비트(

Figure 112009063046248-pat00007
)에 대한 다이오드로 연결된 부하 트랜지스터의 트랜스 컨덕턴스 값을 나타낸다.Equation 3 below is a control bit (
Figure 112009063046248-pat00007
Represents the transconductance value of the load transistor connected by diode.

Figure 112009063046248-pat00008
Figure 112009063046248-pat00008

여기서, (W/L)2는 출력

Figure 112009063046248-pat00009
어레이에서 가장 적은 트랜지스터의 크기, I2는 출력
Figure 112009063046248-pat00010
어레이에서 가장 적은 전류의 크기, ai는 디지털 제어 비트, k는 이득 범위를 조절하기 위한 상수이다.Where (W / L) 2 is the output
Figure 112009063046248-pat00009
The smallest transistor size in the array, I 2 is the output
Figure 112009063046248-pat00010
The smallest amount of current in the array, a i is the digital control bit and k is a constant to adjust the gain range.

다음의 [수학식 4]는 [수학식 2]와 [수학식 3]으로부터 도 3에 도시된 프로그래머블 가변 이득 증폭기의 차동 전압 이득을 나타낸다.[Equation 4] shows the differential voltage gain of the programmable variable gain amplifier shown in FIG. 3 from [Equation 2] and [Equation 3].

Figure 112009063046248-pat00011
Figure 112009063046248-pat00011

여기서,

Figure 112009063046248-pat00012
는 디지털 제어 워드,
Figure 112009063046248-pat00013
,
Figure 112009063046248-pat00014
는 NMOS, PMOS 트랜지스터의 캐리어 이동도이다.here,
Figure 112009063046248-pat00012
Digital control word,
Figure 112009063046248-pat00013
,
Figure 112009063046248-pat00014
Is the carrier mobility of the NMOS and PMOS transistors.

전술한 [수학식 4]의 전압 이득은 t를

Figure 112009063046248-pat00015
로 정의하고 제곱근 의사 지수 함수(Squared Pseudo-Exponential Function)에 따라
Figure 112009063046248-pat00016
와 같이 가변한다.The voltage gain of Equation 4 described above is t
Figure 112009063046248-pat00015
Defined by the square root pseudo-exponential function
Figure 112009063046248-pat00016
Is variable as

제곱근 의사 지수 함수는 바이어스 전압의 변동만으로 구현된 기존의 의사 지수 함수와 비교하여 2배의 넓은 dB 선형 가변 이득 구간을 제공한다.The square root pseudo exponential function provides twice the wide dB linear variable gain interval compared to the conventional pseudo exponential function implemented only by variation in bias voltage.

도 3에 도시된 바와 같이, 프로그램머블 가변 이득 증폭기의 전압 증폭 이득은 전술한 수학식 2, 3, 4를 참조하면 입력측 트랜지스터의 크기((W/L)1), 전류 I1과 출력측 트랜지스터의 크기((W/L)2), 전류 I2에 의하여 결정됨을 알 수 있다.As shown in FIG. 3, the voltage amplification gain of the programmable variable gain amplifier is the size of the input transistor ((W / L) 1 ), the current I 1 and the output transistor of the output side transistor with reference to Equations 2, 3, and 4 described above. It can be seen that the size ((W / L) 2 ) is determined by the current I 2 .

가변 이득 증폭 신호를 얻기 위해서는 입력측 트랜지스터 어레이를 구성하는 x1, x2, x3, ... Xn의 각각의 개별 트랜지스터의 크기는 (W/L)1, 2(W/L)1, 4(W/L)1,, ... N(W/L)1이 되고 전류는 (I1), 2(I1), 4(I1), ... n(I1)이 되며, 이를 선택하는 제어비트 a0, a1, a2, a3, ...an가 있다.In order to obtain a variable gain amplified signal, the size of each individual transistor of x1, x2, x3, ... Xn constituting the input transistor array is (W / L) 1 , 2 (W / L) 1, 4 (W / L) 1, ... N (W / L) 1 and currents become (I1), 2 (I1), 4 (I1), ... n (I1), and control bits a0, a1, a2, a3, ... an.

예를 들면, 4 어레이 트랜지스터로 구성되어 있다면 4 비트 제어 워드(0000 ~ 1111)까지 16단계의 프로그램머블 가변 전압 이득 증폭값을 선택하여 제어할 수 있다. 전체 가변 이득값은 1111에 해당하는 가변 이득 범위를 갖는다.For example, if a 4 array transistor is configured, the programmable variable voltage gain amplification value of 16 steps may be selected and controlled up to 4 bit control words 0000 to 1111. The total variable gain value has a variable gain range corresponding to 1111.

스위칭 제어란 3 번째 트랜지스터만 오프시키는 경우 제어 워드값은 1101이고 13번째 스텝에 해당하는 전압 이득 범위값을 선택하여 출력하게 된다.In the switching control, when only the third transistor is turned off, the control word value is 1101 and the voltage gain range value corresponding to the 13th step is selected and output.

출력측 트랜지스터 어레이를 구성하는 x1, x2, x3, ... Xn의 각각의 개별 트랜지스터의 크기는 (W/L)2, 2(W/L)2, 4(W/L)2,, ... N(W/L)2이 되고 전류는 (I2), 2(I2), 4(I2), ... n(I2)가 된다.The size of each individual transistor of x1, x2, x3, ... Xn constituting the output transistor array is (W / L) 2 , 2 (W / L) 2, 4 (W / L) 2, ... N (W / L) 2 and currents are (I2), 2 (I2), 4 (I2), ... n (I2).

프로그램머블 가변 이득 증폭기는 입출력 트랜지스터 어레이를 구성하는 각각의 트랜지스터의 크기((W/L)1,(W/L)2) 및 바이어스 전류(I1, I2)를 동시에 제어 워드에 의하여 선택적으로 스위칭 동작한다.The programmable variable gain amplifier selectively switches the size ((W / L) 1, (W / L) 2 ) and bias currents (I1, I2) of each transistor constituting the input / output transistor array simultaneously by a control word. do.

도 4a는 도 3의 제1 이진 가중값 트랜지스터 어레이 중 활성화되어 있는 차동쌍의 회로도이고, 도 4b는 도 3의 제1 이진 가중값 트랜지스터 어레이 중 제어 비트(ai)에 따라 활성/비활성화 될 수 있는 n개의 차동쌍의 회로도이다.FIG. 4A is a circuit diagram of an activated differential pair of the first binary weighted transistor array of FIG. 3, and FIG. 4B is n, which may be activated / deactivated according to the control bit a i of the first binary weighted transistor array of FIG. 3. Schematic diagram of two differential pairs.

도 4a를 살펴보면, VBIAS가 게이트 단자에 인가되었을 때 kI1 전류를 공급하는 NMOS 트랜지스터(M43)(102a), 동일한 랜지스터 크기, k(W/L)1를 갖는 NMOS 트랜지스터 쌍 M41, M42(102b, 102c)로 구성되어 있다. 여기서, k는 상수이다.Referring to FIG. 4A, an NMOS transistor (M 43 ) 102a that supplies a kI 1 current when V BIAS is applied to a gate terminal, an NMOS transistor pair M 41 having the same transistor size, k (W / L) 1 , It consists of M 42 (102b, 102c). Where k is a constant.

도 4b를 살펴보면, 동일한 트랜지스터 크기, 2i(W/L)1를 갖는 NMOS 트랜지스터 쌍 M44, M45(104a, 104b)로 구성되어 있다. 게이트 단자에 인가되는 전압 크기에 따라 스위치로 동작하는 NMOS 트랜지스터 쌍 M46(104c), 게이트 단자에 VBIAS가 인가 되었을 때 2iI1의 드레인 전류를 공급하는 NMOS 트랜지스터 M47(104d)로 구성되어 있다. 제어 비트(ai)가 1 또는 0으로 각각 세팅될 때 차동쌍은 활성화/비활성화된다.4B, NMOS transistor pairs M 44 and M 45 104a and 104b having the same transistor size, 2 i (W / L) 1 are shown. NMOS transistor pair M 46 (104c) acting as a switch according to the voltage applied to the gate terminal, and NMOS transistor M 47 (104d) supplying a drain current of 2 i 1 when V BIAS is applied to the gate terminal. It is. The differential pair is activated / deactivated when the control bit ai is set to 1 or 0, respectively.

도 5a는 도 3의 제2 이진 가중값 트랜지스터 어레이 중 다이오드로 연결된 쌍의 회로도이고, 도 5b는 도 3의 제2 이진 가중값 트랜지스터 어레이 중 다이오드로 연결된 차동쌍의 회로도이다.FIG. 5A is a circuit diagram of a pair of diodes in the second binary weight transistor array of FIG. 3, and FIG. 5B is a circuit diagram of a differential pair of diodes in the second binary weight transistor array of FIG. 3.

도 5a를 살펴보면, VBIAS가 게이트 단자에 인가되었을 때 kI2 전류를 공급하는 NMOS 트랜지스터(M53)(204a), 동일한 트랜지스터 크기, k(W/L)2를 갖는 NMOS 트랜지스터 쌍 M51, M52(204b, 204c)로 구성되어 있다.Referring to FIG. 5A, an NMOS transistor (M 53 ) 204a that supplies kI 2 current when V BIAS is applied to a gate terminal, an NMOS transistor pair M 51 , M having the same transistor size, k (W / L) 2 . 52 (204b, 204c).

도 5b를 살펴보면, 동일한 트랜지스터 크기, 2i(W/L)1를 갖는 NMOS 트랜지스터 쌍 M54, M55(202a, 202b)로 구성되어 있다. 게이트 단자에 인가되는 전압 크기에 따라 스위치로 동작하는 NMOS 트랜지스터 쌍 M56(202c), 게이트 단자에 VBIAS가 인가 되었을 때 2iI1의 드레인 전류를 공급하는 NMOS 트랜지스터 M57(202d)로 구성되어 있다. 제어 비트(ai)가 1 또는 0으로 각각 세팅될 때 차동쌍은 활성화/비활성화된다.Referring to FIG. 5B, it is composed of NMOS transistor pairs M 54 , M 55 (202a, 202b) having the same transistor size, 2 i (W / L) 1 . NMOS transistor pair M 56 (202c) acting as a switch according to the voltage applied to the gate terminal, and NMOS transistor M 57 (202d) supplying a drain current of 2 i 1 when V BIAS is applied to the gate terminal. It is. The differential pair is activated / deactivated when the control bit ai is set to 1 or 0, respectively.

도 6은 본 발명의 실시예에 따른 커먼 모드 궤환 회로의 상세도이다.6 is a detailed diagram of a common mode feedback circuit according to an embodiment of the present invention.

R61=R62는 로딩 효과(Loading Effect)를 최소화하며, NMOS 트랜지스터 M61, M62(402, 404), NMOS 트랜지스터 M63(406), PMOS 트랜지스터 M64, M65(408, 410)은 각각 전류원으로 동작한다.R 61 = R 62 minimizes the loading effect, while NMOS transistors M 61 , M 62 (402, 404), NMOS transistors M 63 406, PMOS transistors M 64 , M 65 (408, 410) Each acts as a current source.

도 7은 본 발명의 실시예에 따른 k값에 따른 프로그램머블 가변 이득 증폭기의 전압 이득을 나타낸 그래프이다.7 is a graph illustrating a voltage gain of a programmable variable gain amplifier according to k value according to an embodiment of the present invention.

도 7은 가 1인 경우, k 값의 변화에 따른 프로그램머블 가변 이득 증폭기의 차동 전압 이득(수학식 4)에 대한 결과 그래프이다. dB 선형 가변 이득 구간은 k 값에 대한 함수이다.7 is a result graph of the differential voltage gain (Equation 4) of the programmable variable gain amplifier according to the change of k value when is 1. The dB linear variable gain interval is a function of the k value.

도 7에 도시된 바와 같이, 이득 오차 범위 ±0.85dB를 가지면서 31 dB의 선 형 가변 이득을 나타낸다.As shown in FIG. 7, the linear variable gain of 31 dB is obtained with a gain error range of ± 0.85 dB.

이진 가중값 스위치 기법은 곱셈 인자를 이용하여 입출력 부하 어레이에 한 개 또는 그 이상의 제어 비트를 삽입하여 가변 이득 증폭기의 성능을 저하하지 않으면서 가변 이득의 크기를 쉽게 줄일 수 있다.The binary weighted switch technique uses a multiplication factor to insert one or more control bits into an input / output load array to easily reduce the size of the variable gain without compromising the performance of the variable gain amplifier.

가변 이득 증폭기의 가변 이득 범위는 상수

Figure 112009063046248-pat00017
값을 변화시키면서 높이거나 낮출 수 있다. 결론적으로 이중 가중값 스위칭 기법은 넓은 가변 이득 범위와 고선형 프로그래머블 가변 이득 증폭기를 설계하는데 융통성 있고 단순한 방법을 제공한다.The variable gain range of a variable gain amplifier is a constant
Figure 112009063046248-pat00017
You can increase or decrease the value by changing it. In conclusion, the double-weighted switching technique provides a flexible and simple method for designing a wide variable gain range and a high linear programmable variable gain amplifier.

도 8은 본 발명의 제2 실시예에 따른 재구성(Reconfiguration) 기법을 이용한 프로그램머블 가변 이득 증폭기의 회로 블록도를 나타낸 도면이다.8 is a circuit block diagram of a programmable variable gain amplifier using a reconfiguration technique according to the second embodiment of the present invention.

도 3에서의 제1 이진 가중값 트랜지스터 어레이(100)의 활성화되어 있는 차동쌍(102)과 다이오드로 연결 부하로 구성된 제2 이진 가중값 트랜지스터 어레이(200)의 n개의 다이오드로 연결된 차동쌍(204)은 이하의 도 8과 도 9에 구성되어 있지만 설명의 편의를 위해 표시하지 않았다.N pairs of diodes connected to the active binary pair 102 of the first binary weighted transistor array 100 and the second binary weighted transistor array 200 composed of diode-connected loads in FIG. 8 and 9, but not shown for convenience of description.

본 발명의 제2 실시예에 따른 프로그램머블 가변 이득 증폭기는 이진 가중값 트랜지스터 어레이1(500), 이진 가중값 트랜지스터 어레이2(520), 액티브 전류원(530), 커먼 모드 피드백 회로(540) 및 4개의 전송 게이트 스위치(550)를 포함한다. The programmable variable gain amplifier according to the second embodiment of the present invention includes a binary weighted transistor array 1 500, a binary weighted transistor array 2 520, an active current source 530, a common mode feedback circuit 540, and four transmissions. Gate switch 550.

이진 가중값 트랜지스터 어레이1(500), 이진 가중값 트랜지스터 어레이2(520)는 도 3의 제1 이진 가중값 트랜지스터 어레이(100)와 동일하다.The binary weighted transistor array 1 500 and the binary weighted transistor array 2 520 are the same as the first binary weighted transistor array 100 of FIG. 3.

만약, I1>I2, (W/L)1>(W/L)2, S=1이라고 가정하면 이진 가중값 트랜지스터 어레이1(500)은 input-gm 스테이지 역할을 하고, 이진 가중값 트랜지스터 어레이2(520)는 높은 전압을 제공하며 다이오드로 연결된 부하 역할을 한다.If I 1 > I 2 , (W / L) 1 > (W / L) 2 , S = 1, the binary weight transistor array 1 500 acts as an input-gm stage, and the binary weight transistor array 2 520 provides a high voltage and acts as a diode coupled load.

S=0인 경우, 낮은 전압을 제공하고 이진 가중값 트랜지스터 어레이1(500), 이진 가중값 트랜지스터 어레이2(520)는 각각의 역할을 서로 바꾸게 된다.When S = 0, a low voltage is provided and the binary weighted transistor array 1 500 and the binary weighted transistor array 2 520 exchange their roles.

본 발명의 제2 실시예에 따른 프로그램머블 가변 이득 증폭기는 도 3의 프로그램머블 가변 이득 증폭기와 달리 입력측에 4개의 전송 게이트 스위치(550)가 추가로 구성되어 있다.In the programmable variable gain amplifier according to the second embodiment of the present invention, unlike the programmable variable gain amplifier of FIG. 3, four transmission gate switches 550 are additionally configured at the input side.

본 발명의 제2 실시예에 따른 프로그램머블 가변 이득 증폭기의 회로 동작은 전송 게이트 스위치 동작에 의하여 도 3의 프로그램머블 가변 이득 증폭기와 같은 원리로 동작하게 된다. S=1인 경우와 S=0인 경우 2가지 모드로 동작하게 된다.The circuit operation of the programmable variable gain amplifier according to the second embodiment of the present invention operates on the same principle as the programmable variable gain amplifier of FIG. 3 by the transfer gate switch operation. In case of S = 1 and S = 0, it operates in two modes.

먼저, S=1인 경우 이진 가중값 트랜지스터 어레이1(500)은 input-gm 스테이지 역할을 하며 즉 입력측 트랜지스터의 어레이의 각각에 대한 트랜지스터의 크기 (W/L)1, 전류의 I1 크기가 결정된다.First, when S = 1, the binary weighted transistor array 1 500 serves as an input-gm stage, i.e., the size of the transistor (W / L) 1 and the size of the current I 1 for each of the arrays of input transistors are determined. .

이진 가중값 트랜지스터 어레이2(520)는 output-gm 스테이지 역할을 하며 즉 출력측 트랜지스터의 어레이의 각각에 대한 트랜지스터의 크기 (W/L)2, 전류의 I2 크기가 결정된다.Binary weighted transistor array 2 520 serves as an output-gm stage, i.e., the size of the transistor (W / L) 2 and the I 2 size of the current for each of the arrays of output transistors.

본 발명의 제2 실시예에 따른 프로그램머블 가변 이득 증폭기는 전술한 수학식 2, 3, 4에 나타난 것처럼 어레이 트랜지스터를 제어 비트에 의하여 선택 제어한 다.The programmable variable gain amplifier according to the second embodiment of the present invention selectively controls the array transistor by control bits as shown in Equations 2, 3, and 4 described above.

만약 I1>I2, (W/L)1>(W/L)2, S=0이라고 가정하면 이진 가중값 트랜지스터 어레이1(500)과 이진 가중값 트랜지스터 어레이2(520)는 각각의 역할을 서로 바꾸게 되고 2배의 가변 이득 범위를 얻을 수 있다.If I 1 > I 2 , (W / L) 1 > (W / L) 2 , S = 0, binary weighted transistor array 1 500 and binary weighted transistor array 2 520 play their respective roles. It can be changed and double variable gain range is obtained.

본 발명의 제2 실시예에 따른 프로그램머블 가변 이득 증폭기는 입력과 부하에 모드 NMOS 트랜지스터를 이용하여 저전압에서 동작하고 칩 제작 공정이나 온도에 덜 민감한 특성을 제공한다.The programmable variable gain amplifier according to the second embodiment of the present invention operates at low voltage using mode NMOS transistors at the input and the load, and provides characteristics that are less sensitive to the chip fabrication process or temperature.

재구성(Reconfiguration) 기법은 이진 가중값 트랜지스터 어레이1(500)과 이진 가중값 트랜지스터 어레이2(520)의 구성의 역할이 전송 게이트 스위치에 의하여 입력 및 출력의 구성이 교환된다는 의미이다.The reconfiguration technique means that the configuration of the binary weighted transistor array 1 500 and the binary weighted transistor array 2 520 is exchanged by the transfer gate switch.

도 9는 본 발명의 제3 실시예에 따른 재구성(Reconfiguration) 기법을 이용한 프로그램머블 가변 이득 증폭기의 회로 블록도를 나타낸 도면이다.9 is a circuit block diagram of a programmable variable gain amplifier using a reconfiguration method according to the third embodiment of the present invention.

본 발명의 제3 실시예에 따른 프로그램머블 가변 이득 증폭기는 NMOS 이진 가중값 트랜지스터 어레이1(600), PMOS 이진 가중값 트랜지스터 어레이2(610), 액티브 전류원(620), 커먼 모드 피드백 회로(630) 및 8개의 전송 게이트 스위치(640)를 포함한다.The programmable variable gain amplifier according to the third embodiment of the present invention includes NMOS binary weighted transistor array 1 600, PMOS binary weighted transistor array 2 610, active current source 620, common mode feedback circuit 630, and 8. Transmission gate switches 640.

입력 및 출력 부하 트랜지스터 어레이는 NMOS/PMOS 트랜지스터의 상보 대칭 조합으로 구성되어 있다. NMOS 이진 가중값 트랜지스터 어레이1는 도 3의 제1 이진 가중값 트랜지스터 어레이와 동일하다.The input and output load transistor array consists of a complementary symmetric combination of NMOS / PMOS transistors. The NMOS binary weighted transistor array 1 is the same as the first binary weighted transistor array of FIG. 3.

본 발명의 제3 실시예에 따른 프로그램머블 가변 이득 증폭기는 전송 게이트 스위치(640)의 동작에 따라 PMOS 또는 NMOS 트랜지스터 쌍의 입출력 트랜지스터의 역할이 각각 변경하여 도 3의 제1 실시예에 따른 프로그램머블 가변 이득 증폭기보다 이득 변화를 2배로 증가시킨다.In the programmable variable gain amplifier according to the third embodiment of the present invention, the role of the input / output transistors of the PMOS or NMOS transistor pairs is changed according to the operation of the transfer gate switch 640 so that the programmable variable gain amplifier according to the first embodiment of FIG. Doubles the gain change over a variable gain amplifier.

본 발명의 제3 실시예에 따른 프로그램머블 가변 이득 증폭기의 회로 동작은 제2 실시예의 프로그램머블 가변 이득 증폭기와 동일하나, 구성 요소에 차이점이 있다. 제2 실시예에 따른 프로그램머블 가변 이득 증폭기는 모두 NMOS 트랜지스터로 구성되고 제3 실시예에 따른 프로그램머블 가변 이득 증폭기는 NMOS/PMOS 트랜지스터를 상보 대칭적으로 구성된다.The circuit operation of the programmable variable gain amplifier according to the third embodiment of the present invention is the same as that of the programmable variable gain amplifier of the second embodiment, but the components are different. The programmable variable gain amplifiers according to the second embodiment are all composed of NMOS transistors, and the programmable variable gain amplifiers according to the third embodiment are complementarily symmetrical to NMOS / PMOS transistors.

전술한 도 8 및 도 9의 회로는 n+1개의 제어 비트로 설계되어 있다. n개의 최하위 비트(

Figure 112009063046248-pat00018
)는 어레이 1(500, 600), 어레이 2(520, 610)에 있는 차동 트랜지스터 쌍을 활성/비활성화하기 위한 것이다. 최상위 비트 an은 전송 게이트 스위치를 제어한다.The circuit of Figs. 8 and 9 described above is designed with n + 1 control bits. n least significant bits (
Figure 112009063046248-pat00018
Is to enable / disable the differential transistor pairs in array 1 (500, 600), array 2 (520, 610). The most significant bit an controls the transfer gate switch.

도 8 및 도 9의 트랜지스터 어레이의 트랜지스터 컨덕턴스 값(gm-array1 및 gm-array2)은 전술한 [수학식 2], [수학식 3]과 유사하게 다음의 [수학식 5], [수학식 6]과 같이 표현된다.The transistor conductance values gm-array1 and gm-array2 of the transistor arrays of FIGS. 8 and 9 are similar to the above-described Equations 2 and 3, and the following Equations 5 and 6 ]

Figure 112009063046248-pat00019
Figure 112009063046248-pat00019

Figure 112009063046248-pat00020
Figure 112009063046248-pat00020

[수학식 5] 및 [수학식 6]은 전술한 [수학식 4]와 같이 프로그램머블 가변 이득 증폭기의 전압 이득을 나타낸다. 여기서, Av1과 Av2는 an=1(S=1) 및 an=0(S=0)일 때의 전압 이득이고, [수학식 5]의

Figure 112009063046248-pat00021
는
Figure 112009063046248-pat00022
, [수학식 6]의
Figure 112009063046248-pat00023
는
Figure 112009063046248-pat00024
이다.
Figure 112009063046248-pat00025
는 NMOS, PMOS 트랜지스터의 캐리어 이동도이고
Figure 112009063046248-pat00026
가 선택되면 Av1과 Av2는 서로 겹치지 않는다.[Equation 5] and [Equation 6] represent the voltage gain of the programmable variable gain amplifier as shown in [Equation 4]. Where A v1 and A v2 are voltage gains when a n = 1 (S = 1) and a n = 0 (S = 0), and Equation 5
Figure 112009063046248-pat00021
Is
Figure 112009063046248-pat00022
, Of Equation 6
Figure 112009063046248-pat00023
Is
Figure 112009063046248-pat00024
to be.
Figure 112009063046248-pat00025
Is the carrier mobility of the NMOS and PMOS transistors
Figure 112009063046248-pat00026
Is selected, A v1 and A v2 do not overlap each other.

도 10은 제2 실시예와 제3 실시예의 재구성 방법을 채택한 프로그램머블 가변 이득 증폭기의 전압 이득 그래프이다.10 is a voltage gain graph of a programmable variable gain amplifier employing the reconstruction method of the second embodiment and the third embodiment.

제2 실시예의 프로그램머블 가변 이득 증폭기의 전압 이득은 칩 제작 공정 및 온도 변화에 덜 민감한 특성을 제공하며 3개의 트랜지스터만을 겹쳐서 사용했기 때문에 저전압에서 동작할 수 있다.The voltage gain of the programmable variable gain amplifier of the second embodiment provides less sensitivity to the chip fabrication process and temperature variations and can operate at low voltage because only three transistors are used in overlap.

제3 실시예의 프로그램머블 가변 이득 증폭기는 트랜지스터의 캐리어 이동도에 따라 전압 이득에 영향을 미치기 때문에 칩 제작 공정 및 온도 변화에 약간의 민감한 특성을 보이지만 NMOS 이진 가중값 트랜지스터 어레이1(600)의 바이어스 전류가 PMOS 이진 가중값 트랜지스터 어레이2(610)에 재사용되기 때문에 전류 소모가 2배로 줄어든다.The programmable variable gain amplifier of the third embodiment has a slight sensitivity to the chip fabrication process and the temperature change because it affects the voltage gain according to the carrier mobility of the transistor, but the bias current of the NMOS binary weighted transistor array 1 600 is Since it is reused in the PMOS binary weighted transistor array 2 610, the current consumption is doubled.

제2 실시예 및 제3 실시예의 프로그램머블 가변 이득 증폭기는 동일한 이득 오차를 유지하면서 프로그램머블 가변 이득 증폭기의 dB 선형 가변 이득의 범위를 2배로 증가할 수 있다.The programmable variable gain amplifiers of the second and third embodiments can double the range of the dB linear variable gain of the programmable variable gain amplifier while maintaining the same gain error.

이상에서 설명한 본 발명의 실시예는 장치 및/또는 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하기 위한 프로그램, 그 프로그램이 기록된 기록 매체 등을 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다.The embodiments of the present invention described above are not implemented only by the apparatus and / or method, but may be implemented through a program for realizing functions corresponding to the configuration of the embodiment of the present invention, a recording medium on which the program is recorded And such an embodiment can be easily implemented by those skilled in the art from the description of the embodiments described above.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.

도 1은 디지털 가변 입력과 피드백 저항을 갖는 인버팅 증폭기를 사용한 프로그램머블 가변 이득 증폭기의 일례를 나타낸 도면이다.1 illustrates an example of a programmable variable gain amplifier using an inverting amplifier having a digital variable input and a feedback resistor.

도 2는 종래의 가변 이득 증폭기의 일례를 나타낸 도면이다.2 is a view showing an example of a conventional variable gain amplifier.

도 3은 본 발명의 제1 실시예에 따른 프로그램머블 가변 이득 증폭기의 회로 블록도를 나타낸 도면이다.3 is a circuit block diagram of a programmable variable gain amplifier according to a first embodiment of the present invention.

도 4a는 도 3의 제1 이진 가중값 트랜지스터 어레이 중 활성화되어 있는 차동쌍의 회로도이다.4A is a circuit diagram of an activated differential pair of the first binary weighted transistor array of FIG. 3.

도 4b는 도 3의 제1 이진 가중값 트랜지스터 어레이 중 제어 비트(ai)에 따라 활성/비활성화 될 수 있는 n개의 차동쌍의 회로도이다.4B is a circuit diagram of n differential pairs that may be activated / deactivated according to the control bit a i of the first binary weighted transistor array of FIG. 3.

도 5a는 도 3의 제2 이진 가중값 트랜지스터 어레이 중 다이오드로 연결된 쌍의 회로도이다.5A is a circuit diagram of a pair of diodes in the second binary weighted transistor array of FIG. 3.

도 5b는 도 3의 제2 이진 가중값 트랜지스터 어레이 중 다이오드로 연결된 차동쌍의 회로도이다.FIG. 5B is a circuit diagram of a differential pair connected by diode of the second binary weighted transistor array of FIG. 3.

도 6은 본 발명의 실시예에 따른 커먼 모드 궤환 회로의 상세도이다.6 is a detailed diagram of a common mode feedback circuit according to an embodiment of the present invention.

도 7은 본 발명의 실시예에 따른 k값에 따른 프로그램머블 가변 이득 증폭기의 전압 이득을 나타낸 그래프이다.7 is a graph illustrating a voltage gain of a programmable variable gain amplifier according to k value according to an embodiment of the present invention.

도 8은 본 발명의 제2 실시예에 따른 재구성(Reconfiguration) 기법을 이용한 프로그램머블 가변 이득 증폭기의 회로 블록도를 나타낸 도면이다.8 is a circuit block diagram of a programmable variable gain amplifier using a reconfiguration technique according to the second embodiment of the present invention.

도 9는 본 발명의 제3 실시예에 따른 재구성(Reconfiguration) 기법을 이용한 프로그램머블 가변 이득 증폭기의 회로 블록도를 나타낸 도면이다.9 is a circuit block diagram of a programmable variable gain amplifier using a reconfiguration method according to the third embodiment of the present invention.

도 10은 제2 실시예와 제3 실시예의 재구성 방법을 채택한 프로그램머블 가변 이득 증폭기의 전압 이득 그래프이다.10 is a voltage gain graph of a programmable variable gain amplifier employing the reconstruction method of the second embodiment and the third embodiment.

Claims (10)

입력 트랜지스터 쌍을 포함하는 입력측 제1 트랜지스터 어레이, 그리고An input-side first transistor array comprising an input transistor pair, and 활성화되어 있는 다이오드의 연결 부하로 구성된 제1 차동 트랜지스터 쌍과, 제어 비트에 따라 활성, 비활성화되는 복수개의 이진 스위칭 기법을 이용한 복수개의 다이오드로 연결된 제2 차동 트랜지스터 쌍을 포함하는 출력측 제2 트랜지스터 어레이를 포함하며,An output-side second transistor array comprising a first differential transistor pair consisting of a connecting load of an active diode and a second differential transistor pair connected by a plurality of diodes using a plurality of binary switching techniques activated and deactivated according to a control bit. Include, 상기 제1 트랜지스터 어레이와 상기 제2 트랜지스터 어레이를 구성하는 각각의 트랜지스터의 크기와 바이어스 전류를 제어 비트의 선택에 따라 가변하는 프로그램머블 가변 이득 증폭기.And a variable current and a bias current of each transistor constituting the first transistor array and the second transistor array according to selection of a control bit. 제1항에 있어서,The method of claim 1, 상기 제1 트랜지스터 어레이는 활성화되어 있는 제3 차동 트랜지스터 쌍과 제어 비트에 따라 활성, 비활성화되는 복수개의 이진 스위칭 기법을 이용한 복수개의 제4 차동 트랜지스터 쌍을 포함하는 프로그램머블 가변 이득 증폭기.The first transistor array includes a third differential transistor pair that is activated and a plurality of fourth differential transistor pairs using a plurality of binary switching techniques that are activated and deactivated according to control bits. 삭제delete 제2항에 있어서,3. The method of claim 2, 상기 제1 차동 트랜지스터 쌍과 상기 제3 차동 트랜지스터 쌍 각각은 가장 작은 트랜지스터 크기와 바이어스 전류의 정수배로 구성되고, 상기 제2 차동 트랜지스터 쌍과 상기 제4 차동 트랜지스터 쌍 각각은 상기 가장 작은 트랜지스터 크기와 상기 바이어스 전류의 2의 자승배로 구성되는 프로그램머블 가변 이득 증폭기.Each of the first differential transistor pair and the third differential transistor pair is configured with the smallest transistor size and an integer multiple of the bias current, and the second differential transistor pair and the fourth differential transistor pair each have the smallest transistor size and the Programmable variable gain amplifier consisting of a power of two times the bias current. 제1항에 있어서,The method of claim 1, 상기 제1 트랜지스터 어레이와 상기 제2 트랜지스터 어레이는 제어 비트를 한 개 이상을 삽입하고 제어 비트의 선택에 따라 가변 이득 범위를 확장하는 프로그램머블 가변 이득 증폭기.And the first transistor array and the second transistor array insert one or more control bits and extend the variable gain range according to the selection of the control bits. 입력 트랜지스터 쌍으로 구성된 입력측 제1 트랜지스터 어레이;An input side first transistor array composed of an input transistor pair; 출력 트랜지스터 쌍으로 구성된 출력측 제2 트랜지스터 어레이; 및An output-side second transistor array composed of output transistor pairs; And 상기 제1 트랜지스터 어레이와 상기 제2 트랜지스터 어레이를 구성하는 각각의 트랜지스터의 크기와 바이어스 전류를 제어 비트에 의해 가변하는 복수개의 전송 게이트 스위치를 포함하며,A plurality of transfer gate switches configured to vary a size and a bias current of each transistor constituting the first transistor array and the second transistor array by a control bit, 상기 제어 비트의 선택에 따라 상기 제1 트랜지스터 어레이와 상기 제2 트랜지스터 어레이의 입력 및 출력의 구성이 바꾸는 프로그램머블 가변 이득 증폭기.And a programmable variable gain amplifier configured to change input and output configurations of the first transistor array and the second transistor array according to the selection of the control bit. 제6항에 있어서,The method of claim 6, 상기 제1 트랜지스터 어레이와 상기 제2 트랜지스터 어레이를 상보 대칭 조 합으로 구성하는 프로그램머블 가변 이득 증폭기.And a programmable variable gain amplifier configured to complementarily symmetrically combine the first transistor array and the second transistor array. 제6항에 있어서,The method of claim 6, 상기 제1 트랜지스터 어레이와 상기 제2 트랜지스터 어레이 각각은 활성화되어 있는 제1 차동 트랜지스터 쌍과 상기 제어 비트에 따라 활성, 비활성화되는 복수개의 이진 스위칭 기법을 이용한 복수개의 제2 차동 트랜지스터 쌍을 포함하는 프로그램머블 가변 이득 증폭기.Each of the first transistor array and the second transistor array includes a programmable first differential transistor pair and a plurality of second differential transistor pairs using a plurality of binary switching techniques activated and deactivated according to the control bits. Variable gain amplifier. 제8항에 있어서,The method of claim 8, 상기 제1 차동 트랜지스터 쌍은 가장 작은 트랜지스터 크기와 바이어스 전류의 정수배로 구성되고, 상기 제2 차동 트랜지스터 쌍은 상기 가장 작은 트랜지스터 크기와 상기 바이어스 전류의 2의 자승배로 구성되는 프로그램머블 가변 이득 증폭기.And the first differential transistor pair consists of the smallest transistor size and an integer multiple of the bias current, and the second differential transistor pair consists of the smallest transistor size and a power of two times the bias current. 제6항에 있어서,The method of claim 6, 상기 제1 트랜지스터 어레이와 상기 제2 트랜지스터 어레이는 모두 NMOS 트랜지스터로 구성되거나 NMOS 트랜지스터 PMOS 트랜지스터의 상보 대칭 조합으로 구성하는 프로그램머블 가변 이득 증폭기.And the first transistor array and the second transistor array are both NMOS transistors or complementary symmetric combinations of NMOS transistors and PMOS transistors.
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