KR100824376B1 - Bias circuit for analog voltage controlled dB-linear variable gain amplifier - Google Patents

Bias circuit for analog voltage controlled dB-linear variable gain amplifier Download PDF

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Abstract

dB 선형이득의 제어가 가능한 가변이득 증폭기의 바이어스 회로가 개시된다. 본 발명에 따른 가변이득 증폭기의 바이어스 회로는, 제1 저항, 제1 저항에 연결된 제2 저항, 제1 저항 및 제2 저항에 연결된 제1 트랜지스터, 제1 트랜지스터에 연결된 제2 트랜지스터를 포함하고, 입력전압을 전류로 변환하는 전압-전류 변환부; 및 제3 트랜지스터, 제3 트랜지스터에 연결된 제4 트랜지스터 및 제5 트랜지스터, 제4 및 제5 트랜지스터에 연결된 제3 저항 및 제4 저항을 포함하여 전압-전류 변환부에서 변환된 전류를 로그출력전압으로 변환하는 전류-전압 변환부;를 포함한다. 본 발명에 따르면, 아날로그 제어전압에 대하여 이득이 dB 단위로 선형적으로 변하면서도 선형적 특성 지수인 IIP3의 값이 높은 가변이득 증폭기를 제공할 수 있다.Disclosed is a bias circuit of a variable gain amplifier capable of controlling dB linear gain. The bias circuit of the variable gain amplifier according to the present invention includes a first resistor, a second resistor connected to the first resistor, a first transistor connected to the first resistor and the second resistor, a second transistor connected to the first transistor, A voltage-current converter for converting an input voltage into a current; And a third transistor, a fourth transistor connected to the third transistor, a fifth transistor, a third resistor and a fourth resistor connected to the fourth and fifth transistors, and convert the current converted by the voltage-current converter into a log output voltage. It includes; a current-voltage converter for converting. According to the present invention, it is possible to provide a variable gain amplifier having a high value of IIP3, which is a linear characteristic index, while the gain is linearly changed in units of dB with respect to the analog control voltage.

이득, 선형, 증폭기, 회로, 트랜지스터, 트랜스 컨덕턴스 Gain, linear, amplifier, circuit, transistor, transconductance

Description

ｄＢ 선형이득의 제어가 가능한 가변이득 증폭기의 바이어스 회로{Bias circuit for analog voltage controlled dB-linear variable gain amplifier}Bias circuit for analog voltage controlled dB-linear variable gain amplifier capable of controlling linear gain

도 1은 종래 기술에 따른 db 선형이득제어를 위한 바이어스 회로를 도시한 회로도,1 is a circuit diagram illustrating a bias circuit for db linear gain control according to the prior art;

도 2는 종래 기술에 따른 dB 선형이득제어를 위한 바이어스 회로의 시뮬레이션 결과를 도시한 그래프,2 is a graph illustrating a simulation result of a bias circuit for dB linear gain control according to the prior art;

도 3은 본 발명의 일 실시예에 따른 dB 선형이득제어가 가능한 가변이득 증폭기의 바이어스 회로를 도시한 회로도, 그리고3 is a circuit diagram illustrating a bias circuit of a variable gain amplifier capable of dB linear gain control according to an embodiment of the present invention;

도 4는 본 발명의 일 실시예에 따른 dB 선형이득제어가 가능한 가변이득 증폭기의 바이어스 회로의 시뮬레이션 결과를 도시한 그래프이다.4 is a graph illustrating a simulation result of a bias circuit of a variable gain amplifier capable of dB linear gain control according to an embodiment of the present invention.

310 : 전압-전류 변환부 320 : 전류-전압 변환부310: voltage-current converter 320: current-voltage converter

본 발명은 dB 선형이득의 제어가 가능한 가변이득 증폭기의 바이어스 회로에 관한 것으로, 더욱 자세히는 아날로그 제어전압에 대하여 이득이 dB 단위로 선형적으로 변하면서도 선형적 특성 지수인 IIP3의 값이 높은 가변이득 증폭기의 바이어 스 회로에 관한 것이다.The present invention relates to a bias circuit of a variable gain amplifier capable of controlling dB linear gain, and more particularly, to a variable gain with a linear characteristic index of IIP3 having a linear variation in gain with respect to an analog control voltage in dB units. It relates to the bias circuit of the amplifier.

이득을 조절하는 기능을 가진 가변이득 증폭기는 통신 시스템을 포함한 다양한 분야에 이용되고 있다. 통신 시스템에서 가변이득 증폭기는 송신단 출력신호의 일정한 파워 수준을 유지하기 위하여 사용되고, 수신단에는 안테나에서 입력되는 신호의 크기에 따라 이득을 조절함하여 적정의 파워 수준을 유지하기 위하여 사용된다.Variable gain amplifiers with gain control are used in a variety of applications, including communication systems. In a communication system, a variable gain amplifier is used to maintain a constant power level of a transmitter output signal, and a receiver is used to maintain a proper power level by adjusting a gain according to a magnitude of a signal input from an antenna.

이와 같은 가변이득 증폭기의 이득은 디지털 스위칭 방법을 이용하여 이산적으로 조절할 수 있으나, 최근 모바일 통신 시스템에서는 연속적인 이득 조절을 통하여 세밀하게 이득을 조절하여 시스템의 성능을 최적화시키고 있다.The gain of such a variable gain amplifier can be adjusted discretely using a digital switching method. However, in recent mobile communication systems, the performance of the system is optimized by adjusting the gain finely through continuous gain adjustment.

도 1은 종래 기술에 따른 dB 선형이득제어(dB-Linear Gain Control)를 위한 바이어스 회로를 도시한 회로도이다.1 is a circuit diagram illustrating a bias circuit for dB-Linear Gain Control according to the prior art.

도 1에 도시된 바와 같이, dB 선형이득제어를 위한 바이어스 회로는 DC 바이어스 블록(10)과 증폭기의 바이어스 제어 블록(50)으로 구성된다.As shown in FIG. 1, the bias circuit for dB linear gain control is composed of a DC bias block 10 and a bias control block 50 of an amplifier.

DC 바이어스 블록(10)은 4개의 NMOS 트랜지스터와 1개의 PMOS 트랜지스터로 구성되고, 바이어스 제어블록(50)은 4개의 NMOS 트랜지스터와 4개의 PMOS 트랜지스터로 구성된다.The DC bias block 10 is composed of four NMOS transistors and one PMOS transistor, and the bias control block 50 is composed of four NMOS transistors and four PMOS transistors.

MN1, MN2, MN3, MN4, MP1은 바이어스 제어블록(50)의 바이어스 전류를 공급하기 위한 MOS 트랜지스터이고, MP2, MN5은 dB 선형이득제어를 위한 전류제어 MOS 트랜지스터, MP3, MN6은 고정 전류를 공급하기 위한 MOS 트랜지스터, MN7은 서브 증폭 기의 전류 조절을 위한 MOS 트랜지스터, MP4, MP5, MN8은 메인 증폭기의 전류를 조절하기 위한 MOS 트랜지스터이다. 또한, VDD는 DC 전원 전압, VSS는 DC 전압의 접지, VC1은 서브 증폭기의 바이어스 공급전압, VC2는 메인 증폭기의 바이어스 공급전압이다.MN 1 , MN 2 , MN 3 , MN 4 , and MP 1 are MOS transistors for supplying the bias current of the bias control block 50, and MP 2 and MN 5 are current controlled MOS transistors and MPs for dB linear gain control. 3 , MN 6 is a MOS transistor for supplying a fixed current, MN 7 is a MOS transistor for controlling the current of the sub-amplifier, MP 4 , MP 5 , MN 8 is a MOS transistor for controlling the current of the main amplifier. In addition, V DD is a DC power supply voltage, V SS is a ground of DC voltage, V C1 is a bias supply voltage of a sub amplifier, and V C2 is a bias supply voltage of a main amplifier.

바이어스 제어블록(50)의 MP3, MN6에 흐르는 전류를 I0이라 하고, MN7, MN8에 흐르는 전류를 IC1, IC2라 하면, IC1, IC2는 아래와 같다.If the currents flowing through MP 3 and MN 6 of bias control block 50 are referred to as I 0 , and the currents flowing through MN 7 and MN 8 are referred to as I C1 and I C2 , I C1 and I C2 are as follows.

Figure 112006062439059-pat00001
Figure 112006062439059-pat00001

Figure 112006062439059-pat00002
Figure 112006062439059-pat00002

여기서, VTHP와 VTHN은 각각 PMOS 트랜지스터와 NMOS 트랜지스터의 임계전압이고, K는 상호 컨덕턴스 요소(transconductance facter)로서, KP와 KN은 각각 PMOS와 NMOS의 상호 컨덕턴스 요소에 해당한다. 이때, KP=KN=K, VDD=-VSS, |VTHP|=VTHN=VTH라고 가정하면 아래와 같은 식이 성립한다.Here, V THP and V THN are threshold voltages of the PMOS transistor and the NMOS transistor, respectively, K is a transconductance facter, and K P and K N correspond to the mutual conductance elements of the PMOS and the NMOS, respectively. At this time, assuming that K P = K N = K, V DD = -V SS , | V THP | = V THN = V TH , the following equation is established.

Figure 112006062439059-pat00003
Figure 112006062439059-pat00003

여기서,

Figure 112006062439059-pat00004
,
Figure 112006062439059-pat00005
,
Figure 112006062439059-pat00006
라 하면,here,
Figure 112006062439059-pat00004
,
Figure 112006062439059-pat00005
,
Figure 112006062439059-pat00006
Say,

Figure 112006062439059-pat00007
가 된다.
Figure 112006062439059-pat00007
Becomes

위와 같이, 바이어스 회로의 동작을 지수함수적으로 조절함으로써 이득을 DC 전압에 대하여 dB 선형적으로 조절할 수 있다.As described above, the gain can be adjusted dB-linearly with respect to the DC voltage by exponentially adjusting the operation of the bias circuit.

도 2는 종래 기술에 따른 dB 선형이득제어를 위한 바이어스 회로의 시뮬레이션 결과를 도시한 그래프이다.2 is a graph showing a simulation result of a bias circuit for dB linear gain control according to the prior art.

특히, 도 2는 2MHz에서 도 1의 dB 선형이득제어를 위한 바이어스 회로를 시뮬레이션한 결과를 도시한 그래프이다. 도 2의 시뮬레이션에 사용된 트랜지스터는 0.13um CMOS 트랜지스터이고, 전체 회로는 전원전압 1.2V에서 전류 소모가 1.3mA이다.In particular, FIG. 2 is a graph illustrating a simulation result of a bias circuit for the dB linear gain control of FIG. 1 at 2 MHz. The transistor used in the simulation of FIG. 2 is a 0.13um CMOS transistor, and the entire circuit has a current consumption of 1.3mA at a supply voltage of 1.2V.

도 2를 참조하면, 바이어스 제어블록(50)의 VC1 및 VC2의 동작 특성, 제어 전 압에 따른 이득 조절과 이득이 20dB, 0dB에서의 IIP3를 알 수 있다. 여기서, IIP3(3rd input intercept point)는, 원래 신호의 출력전력과 3차 IMD 신호의 출력 전력이 동일해지는 시점의 입력 전력으로, IIP3는 입력측의 선형성을 나타내는 지표이다.2, V C1 of the bias control block 50 And the operating characteristics of V C2 , gain control according to the control voltage and IIP3 at 20dB and 0dB gain can be seen. Here, IIP3 (3rd input intercept point) is input power at the time when the output power of an original signal and the output power of a tertiary IMD signal become the same, and IIP3 is an index which shows the linearity of an input side.

도 2에 나타난 바와 같이 종래 기술의 바이어스 회로는 0.7mV의 전압으로 58dB의 이득 제어가 가능하므로 이득 제어 범위가 크다는 장점이 있다. 그러나, 제어 전압이 이득에 지나치게 민감한 점이 문제이다. 또한, 선형성 특성이 좋지 않아 회로의 활용도가 제한된다. 특히 전원 전압 1.2V, 전류 소모 1.3mA에서 이득 20dB에서는 IIP3는 -32.4dBm, 이득 0dB에서는 IIP3가 5.6dBm으로 특히 높은 이득 상태에서는 선형성이 나빠진다.As shown in FIG. 2, the bias circuit of the related art has a gain control range of 58 dB with a voltage of 0.7 mV, so that the gain control range is large. However, the problem is that the control voltage is too sensitive to the gain. In addition, the linearity characteristics are poor, thereby limiting the utilization of the circuit. In particular, IIP3 is -32.4dBm at a gain of 20dB at a supply voltage of 1.2V and current consumption of 1.3mA, and IIP3 is 5.6dBm at a gain of 0dB.

따라서, 디지털 블록에서의 PWM(Pulse Width Modulation) 신호를 이용하여 연속적인 전압 신호를 생성하고, 선형적인 전압 변화에 대하여 이득이 dB 단위의 선형성을 갖는 가변이득 증폭기의 요구가 증가하고 있다. 또한, 아날로그 제어전압에 대하여 이득이 dB 단위로 선형적으로 변하면서도 선형적 특성 지수인 IIP3의 값이 높은 가변이득 증폭기가 요구된다. 또한, 증폭기 회로를 단순화시켜 레이아웃 시 발생하는 미스 매치(mismatch)의 영향을 제거한 가변이득 증폭기의 개발이 필요하다.Accordingly, there is an increasing demand for a variable gain amplifier that generates a continuous voltage signal using a pulse width modulation (PWM) signal in a digital block and has a linearity of gain in dB for linear voltage change. In addition, there is a need for a variable gain amplifier having a high value of IIP3, which is a linear characteristic index, while the gain varies linearly in dB with respect to the analog control voltage. In addition, there is a need for the development of a variable gain amplifier that simplifies the amplifier circuit and eliminates the mismatch effect that occurs during layout.

따라서, 본 발명의 목적은 아날로그 제어전압에 대하여 이득이 dB 단위로 선형적으로 변하면서도 선형적 특성 지수인 IIP3의 값이 높은 가변이득 증폭기의 바 이어스 회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a bias circuit of a variable gain amplifier having a high linear characteristic index IIP3 while the gain is linearly changed in dB with respect to the analog control voltage.

상기 목적을 달성하기 위한 본 발명에 따른 dB 선형이득제어를 위한 가변이득증폭기의 바이어스 회로는, 제1 저항, 상기 제1 저항에 연결된 제2 저항, 상기 제1 저항 및 상기 제2 저항에 연결된 제1 트랜지스터, 상기 제1 트랜지스터에 연결된 제2 트랜지스터를 포함하고, 입력전압을 전류로 변환하는 전압-전류 변환부; 및 제3 트랜지스터, 상기 제3 트랜지스터에 연결된 제4 트랜지스터 및 제5 트랜지스터, 상기 제4 및 제5 트랜지스터에 연결된 제3 저항 및 제4 저항을 포함하고 상기 전압-전류 변환부에서 변환된 상기 전류를 로그출력전압으로 변환하는 전류-전압 변환부;를 포함한다.A bias circuit of a variable gain amplifier for dB linear gain control according to the present invention for achieving the above object is a first resistor, a second resistor connected to the first resistor, a first resistor and a second resistor connected to the second resistor. A voltage-current converter including a first transistor and a second transistor connected to the first transistor, and converting an input voltage into a current; And a third transistor, a fourth transistor connected to the third transistor, a fifth transistor, a third resistor and a fourth resistor connected to the fourth and fifth transistors, and converting the current converted by the voltage-current converter. It includes; a current-voltage converter for converting to a log output voltage.

바람직하게, 상기 제1 내지 제3 트랜지스터는 MOS 트랜지스터이고, 상기 제4 및 상기 제5 트랜지스터는 바이폴라 트랜지스터인 것을 특징으로 한다.Preferably, the first to third transistors are MOS transistors, and the fourth and fifth transistors are bipolar transistors.

또한, 상기 제2 트랜지스터와 상기 제3 트랜지스터는 전류미러를 형성하는 것이 바람직하다.In addition, it is preferable that the second transistor and the third transistor form a current mirror.

또한, 바람직하게는 상기 출력전압은 다음과 같이 표현되는 것을 특징으로 한다.In addition, preferably, the output voltage is characterized by the following expression.

Figure 112007085480860-pat00021
Figure 112007085480860-pat00021

여기서, R3, R4는 각각 제3 및 제4 저항의 저항값이고, VB는 제4 및 제5 트랜 지스터의 베이스 전압이다.Here, R 3 and R 4 are resistance values of the third and fourth resistors, respectively, and V B is a base voltage of the fourth and fifth transistors.

또한, 바람직하게는 상기 제3 및 제4 저항은 트랜스 컨덕턴스 셀의 제어전압을 조절하기 위한 것이다.In addition, preferably, the third and fourth resistors are for controlling the control voltage of the transconductance cell.

이하에서, 첨부된 도면을 참조하여 본 발명에 대하여 자세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail with respect to the present invention.

도 3은 본 발명의 일 실시예에 따른 dB 선형이득의 제어가 가능한 가변이득 증폭기의 바이어스 회로를 도시한 회로도이다.3 is a circuit diagram illustrating a bias circuit of a variable gain amplifier capable of controlling dB linear gain according to an embodiment of the present invention.

본 실시예에 따른 가변이득 증폭기의 바이어스 회로는 입력전압을 전류로 변환하는 전압-전류 변환부(Voltage to Current Conversion Block)(310)와, 전압-전류 변환부에서 변환된 전류를 로그출력전압으로 변환하는 전류-전압 변환부(Current to Logarithmic Voltage Conversion Block)(320)로 구성된다.The bias circuit of the variable gain amplifier according to the present embodiment includes a voltage to current conversion block 310 that converts an input voltage into a current, and a current converted by the voltage-current converter as a log output voltage. A current to voltage conversion unit (Current to Logarithmic Voltage Conversion Block) 320 to convert.

도면에 도시된 바와 같이, 전압-전류 변환부(310)는 VCONI와 VSS 사이에서 연결된 R1과 R2, R1과 R2의 접점에 게이트가 접속된 NMOS 트랜지스터, NMOS 트랜지스터에 접속된 PMOS를 포함한다. 전류-전압 변환부(320)은 VDD에 접속된 PMOS, PMOS에 접속된 2개의 바이폴라 트랜지스터, 바이폴라 트랜지스터에 접속된 R3, R4를 포함한다.As shown in the figure, the voltage-to-current converter 310 is connected to an NMOS transistor and an NMOS transistor whose gates are connected to the contacts of R 1 and R 2 , R 1 and R 2 connected between V CONI and V SS. Contains PMOS. The current-voltage converter 320 includes a PMOS connected to V DD , two bipolar transistors connected to the PMOS, and R 3 and R 4 connected to the bipolar transistor.

R1, R2는 제어전류 입력단의 전압을 조절하기 위한 저항, MN1은 DC 전압에 의한 전류제어를 위한 MOS 트랜지스터, Q1, Q2는 전류변환블록(310)에서 변환된 제어전류를 로그출력전압으로 변환시키기 위한 바이폴라 트랜지스터, R3, R4는 트랜스 컨덕턴스셀(Trans-Conductance Cell)의 제어전압 레벨을 조절하기 위한 저항, VDD는 DC 전원전압, VSS는 DC 접지(ground), VCONI는 dB 선형이득제어를 위한 공급전압, VCONO는 dB 선형이득제어를 위한 출력전압이다.R 1 and R 2 are resistors for adjusting the voltage of the control current input terminal, MN 1 is a MOS transistor for current control by DC voltage, and Q 1 and Q 2 log the control current converted in the current conversion block 310. Bipolar transistors for conversion to output voltage, R 3 , R 4 are resistors for adjusting the control voltage level of the trans-conductance cell, VDD is the DC supply voltage, V SS is the DC ground, V CONI is the supply voltage for dB linear gain control, and V CONO is the output voltage for dB linear gain control.

전압-전류 변환부(310)의 MN1의 드레인 전류 I1은 아래와 같다.The drain current I 1 of the MN 1 of the voltage-current converter 310 is as follows.

Figure 112006062439059-pat00009
Figure 112006062439059-pat00009

여기서,

Figure 112006062439059-pat00010
이고,here,
Figure 112006062439059-pat00010
ego,

μn은 전자의 이동도(mobility)이고, COx는 산화 용량(oxide capacitance), W/L은 MOS 트랜지스터의 애스펙트비(aspect ratio)로써, W는 채널폭(channel width)을, L은 채널 길이(channel length)를 가리킨다. 또한, 전류미러를 구성하는 MP1, MP2의 사이즈의 비를 M이라 가정하면, MP2의 드레인 전류 I2는 다음과 같다.μ n is the mobility of electrons, C Ox is the oxide capacitance, W / L is the aspect ratio of the MOS transistor, W is the channel width, and L is the channel. Indicates the length of the channel. In addition, if the size of the MP 1, MP 2 constituting a current mirror ratio assumed to be M, the drain current of the MP 2 I 2 are as follows.

Figure 112006062439059-pat00011
Figure 112006062439059-pat00011

바이폴라 트랜지스터 Q1, Q2의 바이폴라 특성에 의해 이미터와 베이스 사이의 전압 VEB는 아래과 같다.Due to the bipolar characteristics of the bipolar transistors Q 1 and Q 2 , the voltage V EB between the emitter and the base is as follows.

Figure 112006062439059-pat00012
,
Figure 112006062439059-pat00013
에서,
Figure 112006062439059-pat00012
,
Figure 112006062439059-pat00013
in,

Figure 112007085480860-pat00022
Figure 112007085480860-pat00022

위의 수식에 의하여 결정된 바이폴라 트랜지스터인 Q1, Q2의 베이스 전압 VB에 의해 바이어스 회로의 출력단 전압은 아래와 같이 결정된다.The output terminal voltage of the bias circuit is determined as follows by the base voltage V B of the bipolar transistors Q 1 and Q 2 determined by the above equation.

Figure 112007085480860-pat00023
Figure 112007085480860-pat00023

이와 같은 방식으로, 가변이득 증폭기의 바이어스 회로는 로그적으로 조절되는 전압에 의해 트랜스 컨덕턴스(Gm)를 조절함으로써 dB 선형적으로 조절되는 이득을 얻을 수 있다.In this way, the bias circuit of the variable gain amplifier can obtain a dB linearly adjusted gain by adjusting the transconductance Gm by a logarithmicly regulated voltage.

도 4는 본 발명의 일 실시예에 따른 dB 선형이득의 제어가 가능한 가변이득 증폭기의 시뮬레이션 결과를 도시한 그래프이다.4 is a graph illustrating a simulation result of a variable gain amplifier capable of controlling dB linear gain according to an embodiment of the present invention.

도 4를 참조하면 0.73mV의 전압으로 32.6dB 범위의 이득조절이 가능하고, 20dB 이득에서는 IIP3는 2.2dBm, 이득 0dB에서는 12.3dBm으로 이득이 개선된다.Referring to FIG. 4, a gain of 32.6 dB can be adjusted with a voltage of 0.73 mV. The gain is improved to 2.2 dBm at IIP3 and 12.3 dBm at 0 dB at 20 dB gain.

이상에서 설명한 바와 같이 본 발명에 따르면, 아날로그 제어전압에 대하여 이득이 dB 단위로 선형적으로 변하면서도 선형적 특성 지수인 IIP3의 값이 높은 dB 선형이득의 제어가 가능한 가변이득 증폭기의 바이어스 회로를 제공한다.As described above, according to the present invention, there is provided a bias circuit of a variable gain amplifier capable of controlling the dB linear gain with a high value of IIP3, which is a linear characteristic index, while the gain varies linearly in dB with respect to the analog control voltage. do.

또한, 이상에서는 본 발명의 바람직한 실시예에 한정되지 아니하며, 청구범위에서는 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형 실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안 될 것이다.In addition, the present invention is not limited to the preferred embodiments of the present invention, and various modifications can be made by those skilled in the art without departing from the gist of the present invention as claimed in the claims. And, these modified implementations should not be individually understood from the technical spirit or prospect of the present invention.

Claims (5)

문턱전압 이상의 크기를 가지는 전압이 인가되면 턴-온되는 제1 트랜지스터와, 상기 제1 트랜지스터 및 전원 사이에 연결되어 상기 제1 트랜지스터가 턴-온되면 상기 전원으로부터 전류가 유입되는 제2 트랜지스터를 구비한 전압-전류 변환부; 및,A first transistor that is turned on when a voltage having a magnitude greater than or equal to a threshold voltage is applied; and a second transistor that is connected between the first transistor and a power source and receives current from the power source when the first transistor is turned on. A voltage-current converter; And, 상기 제2 트랜지스터에 유입된 전류에 대응되는 크기의 전류를 전류 미러링에 의해 입력받아, 로그 출력 전압으로 변환하는 전류-전압 변환부;를 포함하는 dB 선형이득제어를 위한 가변이득 증폭기의 바이어스 회로.And a current-voltage converter configured to receive a current having a magnitude corresponding to the current introduced into the second transistor by current mirroring, and convert the current into a log output voltage. 2. 제1항에 있어서,The method of claim 1, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 각각의 드레인 단자가 서로 연결된 MOS 트랜지스터이며,The first transistor and the second transistor are MOS transistors whose drain terminals are connected to each other, 상기 전압-전류 변환부는,The voltage-current converter, 상기 제1 트랜지스터의 게이트 단자에 연결된 제1 저항 및 상기 제1 저항과 상기 제1 트랜지스터의 게이트 단자 사이의 연결 노드와 그라운드 단자 사이에 연결된 제2 저항을 더 포함하는 것을 특징으로 하는 dB 선형이득제어를 위한 가변이득 증폭기의 바이어스 회로.And a first resistor connected to the gate terminal of the first transistor and a second resistor connected between the connection node between the first resistor and the gate terminal of the first transistor and the ground terminal. Bias circuit of the variable gain amplifier for the. 제2항에 있어서,The method of claim 2, 상기 전류-전압 변환부는,The current-voltage converter, 그 게이트 단자가 상기 제2 트랜지스터의 게이트 단자와 연결된 제3 트랜지스터;A third transistor whose gate terminal is connected to the gate terminal of the second transistor; 바이폴라로 구현되며, 그 이미터 단자가 상기 제3 트랜지스터의 드레인 단자와 연결된 제4 트랜지스터;A fourth transistor implemented in bipolar and having an emitter terminal connected to a drain terminal of the third transistor; 바이폴라로 구현되며, 그 베이스 단자가 상기 제4 트랜지스터의 베이스 단자와 연결되고, 그 이미터 단자가 상기 제3 트랜지스터의 드레인 단자와 연결된 제5 트랜지스터; 및,A fifth transistor implemented in bipolar and having a base terminal connected to a base terminal of the fourth transistor and an emitter terminal connected to a drain terminal of the third transistor; And, 상기 제5 트랜지스터의 베이스 단자와 순차적으로 직렬 연결되어, 그 사이 노드가 출력단을 형성하는 제3 저항 및 제4 저항;을 포함하는 것을 특징으로 하는 dB 선형이득제어를 위한 가변이득 증폭기의 바이어스 회로.And a third resistor and a fourth resistor connected in series with the base terminal of the fifth transistor so that a node therebetween forms an output terminal therebetween. 2. 제1 내지 제3항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 3, 상기 로그출력전압은 다음과 같이 표현되는 것을 특징으로 하는 dB 선형이득제어를 위한 가변이득 증폭기의 바이어스 회로.The log output voltage is a bias circuit of a variable gain amplifier for dB linear gain control, characterized in that expressed as follows.
Figure 112007085480860-pat00024
Figure 112007085480860-pat00024
 여기서, R3, R4는 각각 제3 및 제4 저항의 저항값이고, VB는 제4 및 제5 트랜지스터의 베이스 전압이다.Here, R 3 and R 4 are resistance values of the third and fourth resistors, respectively, and V B is a base voltage of the fourth and fifth transistors. 제3항에 있어서,The method of claim 3, 상기 제3 및 제4 저항은 트랜스 컨덕턴스 셀의 제어전압을 조절하기 위한 것임을 특징으로 하는 dB 선형이득제어를 위한 가변이득 증폭기의 바이어스 회로.And the third and fourth resistors are for adjusting the control voltage of the transconductance cell.
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