KR101078735B1 - Semiconductor package and method of manufacturing the same - Google Patents

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Abstract

반도체 패키지 및 이의 제조 방법이 개시되어 있다. 반도체 패키지는 제1 면 및 상기 제1 면과 대향하는 제2 면을 관통하는 관통홀을 갖는 반도체 칩, 레진 및 상기 레진에 포함된 도전 입자를 포함하며 상기 관통홀 내에 배치되는 관통전극 및 상기 관통 전극의 양쪽 단부들 중 적어도 하나의 단부에 배치된 스터드 범프를 포함한다.A semiconductor package and a method of manufacturing the same are disclosed. The semiconductor package includes a semiconductor chip having a first surface and a through hole penetrating through a second surface facing the first surface, a resin, and conductive particles included in the resin, the through electrode disposed in the through hole, and the through hole. A stud bump disposed at at least one of both ends of the electrode.

Description

반도체 패키지 및 이의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}Semiconductor package and manufacturing method therefor {SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}

본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것이다.The present invention relates to a semiconductor package and a method of manufacturing the same.

최근들어, 방대한 데이터를 저장 및 방대한 데이터를 단 시간 내 처리하는 것이 가능한 반도체 칩 및 반도체 칩을 포함하는 반도체 패키지가 개발된 바 있다.Recently, semiconductor packages including semiconductor chips and semiconductor chips capable of storing massive data and processing massive data in a short time have been developed.

최근에는 데이터 저장 용량 및 데이터 처리 속도를 보다 향상시키기 위하여 적어도 2 개의 반도체 칩들을 적층한 적층 반도체 패키지가 개발된 바 있다.Recently, in order to further improve data storage capacity and data processing speed, a stacked semiconductor package in which at least two semiconductor chips are stacked has been developed.

적층 반도체 패키지를 제조하기 위해서는 적층된 반도체 칩들을 상호 전기적으로 연결하는 기술을 필요로 하며, 적층된 반도체 칩들은 도전성 와이어 또는 관통 전극에 의하여 전기적으로 연결된다.In order to manufacture a stacked semiconductor package, a technology for electrically connecting stacked semiconductor chips is required, and the stacked semiconductor chips are electrically connected by conductive wires or through electrodes.

관통 전극은 주로 도금 공정에 의하여 형성되고, 도금 공정을 이용하여 관통 전극을 형성하기 위해서는 매우 많은 공정들이 요구된다. 또한, 관통 전극을 갖는 적어도 2 개의 반도체 칩들을 전기적으로 연결할 경우, 관통 전극들은 열에 의하여 직접적으로 접속 또는 솔더를 이용하여 관통 전극들을 전기적으로 접속한다. 관통 전극들을 직접 접속할 경우 열에 의하여 반도체 칩이 손상될 수 있고, 솔더를 이용 하여 관통 전극들을 간접적으로 접속할 경우 적층 반도체 패키지의 부피 증가 및 제조 공정이 크게 증가되는 문제점을 갖는다.The through electrode is mainly formed by a plating process, and very many processes are required to form the through electrode using the plating process. In addition, when electrically connecting at least two semiconductor chips having through electrodes, the through electrodes electrically connect the through electrodes by connection or solder directly by heat. When the through electrodes are directly connected, the semiconductor chip may be damaged by heat, and when the through electrodes are indirectly connected using solder, the volume of the laminated semiconductor package and the manufacturing process may be greatly increased.

본 발명의 하나의 목적은 단순화된 구조, 작아진 부피를 갖는 반도체 패키지를 제공한다.One object of the present invention is to provide a semiconductor package having a simplified structure, a smaller volume.

본 발명의 다른 목적은 제조 공정수를 크게 감소 및 부피를 크게 감소시킨 반도체 패키지의 제조 방법을 제공한다.Another object of the present invention is to provide a method of manufacturing a semiconductor package, which greatly reduces the number of manufacturing steps and greatly reduces the volume.

본 발명에 따른 반도체 패키지는 제1 면 및 상기 제1 면과 대향하는 제2 면을 관통하는 관통홀을 갖는 반도체 칩, 레진 및 상기 레진에 포함된 도전 입자를 포함하며 상기 관통홀 내에 배치되는 관통전극 및 상기 관통 전극의 양쪽 단부들 중 적어도 하나의 단부에 배치된 스터드 범프를 포함한다.A semiconductor package according to the present invention includes a semiconductor chip having a first hole and a through hole penetrating through a second surface opposite to the first surface, a resin, and conductive particles included in the resin and disposed in the through hole. And a stud bump disposed at at least one of both ends of the electrode and the through electrode.

반도체 패키지의 상기 스터드 범프는 상기 관통 전극과 접촉된 제1 범프부 및 상기 제1 범프부 상에 배치된 제2 범프부를 포함하며, 상기 제1 범프부는 상기 관통 전극의 평면적과 동일하고, 상기 제2 범프부는 상기 관통 전극보다 작은 평면적을 갖는다.The stud bump of the semiconductor package includes a first bump part in contact with the through electrode and a second bump part disposed on the first bump part, the first bump part being the same as the planar area of the through electrode, The two bumps have a smaller planar area than the through electrodes.

반도체 패키지의 상기 반도체 칩은 적어도 2 개가 적층되며, 적층된 상기 각 반도체 칩들의 상기 제1 및 제2 면들은 상호 마주하며, 상기 제2 범프부는 상기 관통홀 내에서 상기 관통 전극과 전기적으로 연결된다.At least two semiconductor chips of the semiconductor package are stacked, and the first and second surfaces of the stacked semiconductor chips face each other, and the second bump part is electrically connected to the through electrode in the through hole. .

반도체 패키지의 상기 반도체 칩은 본딩 패드를 포함하며,상기 스터드 범프는 상기 본딩 패드 상에 배치된다.The semiconductor chip of the semiconductor package includes a bonding pad, and the stud bump is disposed on the bonding pad.

반도체 패키지의 상기 스터드 범프는 상기 본딩 패드와 접촉된 제1 범프부 및 상기 제1 범프부 상에 배치된 제2 범프부를 포함하며, 상기 제2 범프부는 상기 관통 전극보다 작은 평면적을 갖는다.The stud bump of the semiconductor package includes a first bump part in contact with the bonding pad and a second bump part disposed on the first bump part, and the second bump part has a smaller planar area than the through electrode.

반도체 패키지의 상기 반도체 칩은 적어도 2 개가 적층되며, 적층된 상기 각 반도체 칩들의 상기 제1 및 제2 면들은 상호 마주하며, 상기 제2 범프부는 상기 관통홀 내에서 상기 관통 전극과 전기적으로 연결된다.At least two semiconductor chips of the semiconductor package are stacked, and the first and second surfaces of the stacked semiconductor chips face each other, and the second bump part is electrically connected to the through electrode in the through hole. .

반도체 패키지의 상기 반도체 칩은 상기 스터드 범프와 이격된 본딩 패드를 포함하며, 상기 스터드 범프는 상기 스터드 범프 및 상기 본딩 패드를 전기적으로 연결하기 위해 상기 스터드 범프와 일체로 형성된 배선을 포함한다.The semiconductor chip of the semiconductor package includes a bonding pad spaced apart from the stud bump, and the stud bump includes a wire formed integrally with the stud bump to electrically connect the stud bump and the bonding pad.

본 발명에 따른 반도체 패키지의 제조 방법은 웨이퍼에 본딩 패드들을 갖는 반도체 칩들을 제조하는 단계, 상기 반도체 칩을 관통하는 관통홀을 형성하는 단계, 상기 관통홀 내에 레진 및 상기 레진에 포함된 도전 입자를 제공하여 관통 전극을 형성하는 단계, 상기 관통 전극과 대응하는 위치에 형성된 캐비티를 갖는 금형을 상기 웨이퍼에 배치하는 단계 및 상기 캐비티 내에 주물 방식으로 용융된 도전체를 제공하여 상기 관통 전극과 전기적으로 연결된 스터드 범프를 형성하는 단계를 포함한다.A method of manufacturing a semiconductor package according to the present invention includes manufacturing semiconductor chips having bonding pads on a wafer, forming a through hole penetrating through the semiconductor chip, and forming resin and conductive particles included in the resin in the through hole. Providing a through electrode, disposing a mold having a cavity formed at a position corresponding to the through electrode on the wafer, and providing a molten conductor in the cavity by a casting method to be electrically connected to the through electrode. Forming a stud bump.

상기 스터드 범프를 형성하는 단계에서, 상기 스터드 범프는 상기 관통 전극의 평면적보다 큰 제1 범프부 및 상기 관통 전극보다 작은 평면적을 갖는 제2 범프부를 갖는다.In the forming of the stud bump, the stud bump has a first bump portion larger than the plane area of the through electrode and a second bump portion having a plane area smaller than the through electrode.

상기 관통 전극을 형성하는 단계 이전에 상기 반도체 칩의 상기 후면을 가공 하여 상기 반도체 칩의 두께를 감소시키는 단계를 더 포함한다.The method may further include reducing the thickness of the semiconductor chip by processing the rear surface of the semiconductor chip before forming the through electrode.

상기 스터드 범프를 형성하는 단계에서, 상기 캐비티는 상기 본딩 패드와 대응하는 위치에 배치된다.In the step of forming the stud bump, the cavity is disposed at a position corresponding to the bonding pad.

상기 스터드 범프를 형성하는 단계에서, 상기 캐비티는 상기 본딩 패드와 이격된 위치에 배치되며 상기 캐비티는 상기 본딩 패드를 향해 연장된 연장부를 갖는다.In the step of forming the stud bump, the cavity is disposed at a position spaced apart from the bonding pad and the cavity has an extension extending toward the bonding pad.

상기 스터드 범프를 형성하는 단계에서, 상기 연장부에 의하여 상기 본딩 패드 및 상기 스터드 범프를 연결하는 배선이 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법.In the step of forming the stud bump, a wiring for connecting the bonding pad and the stud bump is formed by the extension portion.

상기 관통 전극을 제조하는 단계 이후, 상기 웨이퍼로부터 상기 반도체 칩들을 개별화하는 단계, 적어도 2 개의 상기 반도체 칩들을 적층하여 상기 스터드 범프 및 상기 관통 전극을 전기적으로 연결하는 단계 및 상기 반도체 칩들 사이에 갭-필 부재를 배치하는 단계를 더 포함한다.After fabricating the through electrode, individualizing the semiconductor chips from the wafer, stacking at least two of the semiconductor chips to electrically connect the stud bump and the through electrode, and a gap-between the semiconductor chips. Disposing the peel member.

상기 관통 전극을 제조하는 단계 이후, 상기 스터드 범프를 인쇄회로기판의 접속 패드에 전기적으로 접속하는 단계를 더 포함한다.After manufacturing the through electrode, the method further comprises the step of electrically connecting the stud bump to the connection pad of the printed circuit board.

본 발명에 따르면, 도금 방식에 의하여 관통 전극 및 범프를 형성할 때에 비하여 제조 공정수를 크게 감소시킬 수 있는 효과를 갖는다.According to the present invention, the number of manufacturing steps can be greatly reduced as compared with the case of forming the through electrode and the bump by the plating method.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지 및 이의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.Hereinafter, a semiconductor package and a method of manufacturing the same according to embodiments of the present invention will be described in detail with reference to the accompanying drawings, but the present invention is not limited to the following embodiments, and the general knowledge in the art. Those skilled in the art can implement the present invention in various other forms without departing from the technical spirit of the present invention.

도 1은 본 발명의 일실시예에 따른 반도체 패키지를 도시한 단면도이다. 도 2는 도 1의 'A' 부분 확대도이다.1 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention. FIG. 2 is an enlarged view of a portion 'A' of FIG. 1.

도 1을 참조하면, 반도체 패키지(100)는 반도체 칩(10), 스터드 범프(20) 및 관통 전극(30)을 포함한다.Referring to FIG. 1, the semiconductor package 100 includes a semiconductor chip 10, a stud bump 20, and a through electrode 30.

형상 측면에서, 반도체 칩(10)은, 예를 들어, 직육면체 형상을 갖는다. 직육면체 형상을 갖는 반도체 칩(10)은 제1 면(1) 및 제1 면(1)과 대향하는 제2 면(2)을 갖는다.In terms of shape, the semiconductor chip 10 has, for example, a rectangular parallelepiped shape. The semiconductor chip 10 having a rectangular parallelepiped shape has a first face 1 and a second face 2 facing the first face 1.

기능 측면에서, 반도체 칩(10)은 회로부(4) 및 관통홀(8)을 갖는다.In terms of function, the semiconductor chip 10 has a circuit portion 4 and a through hole 8.

회로부(4)는 반도체 칩(10)의 내부에 형성되며, 회로부(4)는 데이터를 저장하기 위한 데이터 저장부(미도시) 및 데이터를 처리하기 위한 데이터 처리부(미도시)를 포함한다.The circuit unit 4 is formed inside the semiconductor chip 10, and the circuit unit 4 includes a data storage unit (not shown) for storing data and a data processing unit (not shown) for processing data.

관통홀(8)은 반도체 칩(10)의 제1 면(1) 및 제2 면(2)을 관통한다. 본 실시에에서, 관통홀(8)은 반도체 칩(10)의 회로부(4)와 전기적으로 연결될 수 있다. 본 실시예에서, 도시되지 않았지만, 반도체 칩(10)은 회로부(4)와 전기적으로 연결되는 본딩 패드(미도시)를 포함할 수 있다.The through hole 8 penetrates through the first surface 1 and the second surface 2 of the semiconductor chip 10. In the present embodiment, the through hole 8 may be electrically connected to the circuit portion 4 of the semiconductor chip 10. In this embodiment, although not shown, the semiconductor chip 10 may include a bonding pad (not shown) electrically connected to the circuit unit 4.

관통 전극(30)은 반도체 칩(10)의 관통홀(8) 내에 배치된다. 본 실시예에서, 관통 전극(30)은 레진(32) 및 도전 입자(34)들을 포함한다. 도전 입자(34)들은 점성을 갖는 레진(32)에 의하여 관통홀(8) 내에 경화 및/또는 고정되며, 도전 입자(34)들은 상호 전기적으로 연결되고, 도전 입자(34)들을 포함하는 관통 전극(30)은 회로부(미도시)와 전기적으로 연결된다.The through electrode 30 is disposed in the through hole 8 of the semiconductor chip 10. In this embodiment, the penetrating electrode 30 includes a resin 32 and conductive particles 34. The conductive particles 34 are hardened and / or fixed in the through hole 8 by a viscous resin 32, and the conductive particles 34 are electrically connected to each other, and the through electrode including the conductive particles 34. 30 is electrically connected to a circuit unit (not shown).

본 실시예에서, 도전 입자(34)들은 금속 입자일 수 있다. 도전 입자(34)들은, 예를 들어, 알루미늄, 구리, 금, 은 등을 포함할 수 있고, 도전 입자(34)들은 서로 다른 금속을 포함할 수 있다. 이와 다르게, 도전 입자(34)들은 하나의 도전 입자(34)에 서로 다른 극성을 갖고, 서로 다른 극성끼리 상호 전기적으로 연결된 도전성 리얼러지컬 물질을 포함할 수 있다.In the present embodiment, the conductive particles 34 may be metal particles. The conductive particles 34 may include, for example, aluminum, copper, gold, silver, and the like, and the conductive particles 34 may include different metals. Alternatively, the conductive particles 34 may include a conductive real material having different polarities in one conductive particle 34 and electrically connected with each other.

본 실시예에서, 레진(32)은 점성 및/또는 경화되는 절연 물질일 수 있다. 이와 다르게, 레진(32)은, 예를 들어, PEDOT(Poly(3,4-ethylenedioxythiophene)과 같이 도전 물질일 수 있다.In this embodiment, the resin 32 may be an insulating material that is viscous and / or cured. Alternatively, the resin 32 may be, for example, a conductive material such as poly (3,4-ethylenedioxythiophene) (PEDOT).

본 실시예에서, 레진(32)이 절연 물질일 경우, 관통홀(8)에 의하여 형성된 반도체 칩(10)의 내측면에는 별도의 절연막을 형성하지 않아도 되고, 이로 인해 반도체 패키지의 제조 공정을 보다 단축시킬 수 있다.In the present embodiment, when the resin 32 is an insulating material, it is not necessary to form a separate insulating film on the inner surface of the semiconductor chip 10 formed by the through-hole 8, which makes it possible to manufacture a semiconductor package. It can be shortened.

레진(32)이 PEDOT과 같은 도전 물질을 포함할 경우, 관통홀(8)에 의하여 형성된 반도체 칩(10)의 내측면에는 무기막 또는 유기막과 같은 절연막이 형성된다.When the resin 32 includes a conductive material such as PEDOT, an insulating film such as an inorganic film or an organic film is formed on the inner surface of the semiconductor chip 10 formed by the through hole 8.

도 1을 다시 참조하면, 스터드 범프(20)는 관통 전극(30)의 양쪽 단부들 중 적어도 하나에 배치된다. 본 실시예에서, 스터드 범프(20)로서 사용될 수 있는 물질의 예로서는 알루미늄, 알루미늄 합금, 솔더 및 구리일 수 있다.Referring again to FIG. 1, the stud bumps 20 are disposed at at least one of both ends of the through electrode 30. In this embodiment, examples of materials that can be used as the stud bump 20 may be aluminum, aluminum alloy, solder and copper.

본 실시예에서, 스터드 범프(20)는 제1 범프부(22) 및 제2 범프부(24)를 포함한다.In the present embodiment, the stud bump 20 includes a first bump portion 22 and a second bump portion 24.

제1 범프부(22)는 관통 전극(30)과 전기적으로 직접 접속된다.The first bump part 22 is electrically connected directly to the through electrode 30.

제2 범프부(24)는 제1 범프부(22) 상에 형성되며, 제2 범프부(24)의 평면적 은 관통 전극(30)의 평면적 보다 작은 평면적을 갖는다. 제2 범프부(24)는 관통홀(8)과 실질적으로 동일한 형상을 가질 수 있다. 본 실시예에서, 제2 범프부(24)는 대칭 형상 또는 비대칭 형상을 가질 수 있다. 제2 범프부(24)는, 예를 들어, 원기둥 형상, 원뿔대 형상, 삼각 기둥 또는 사각 기둥 형상을 가질 수 있다. 이와 다르게, 제2 범프부(24)는 관통 전극(30)과의 표면적 또는 결합 면적을 향상시키기 위해 십자 기둥과 같은 형상으로 형성될 수 있다. 이와 다르게, 제2 범프부(24)는 자유로운 형상으로 형성될 수 있다.The second bump part 24 is formed on the first bump part 22, and the planar area of the second bump part 24 has a planar area smaller than that of the through electrode 30. The second bump part 24 may have a shape substantially the same as that of the through hole 8. In the present embodiment, the second bump part 24 may have a symmetrical shape or an asymmetrical shape. The second bump part 24 may have, for example, a cylindrical shape, a truncated cone shape, a triangular pillar, or a square pillar shape. Alternatively, the second bump part 24 may be formed in the shape of a cross pillar in order to improve the surface area or the bonding area with the through electrode 30. Alternatively, the second bump part 24 may be formed in a free shape.

도 3은 도 1에 도시된 반도체 패키지를 적어도 2 개 이상 적층한 적층 반도체 패키지를 도시한 단면도이다.3 is a cross-sectional view illustrating a laminated semiconductor package in which at least two semiconductor packages shown in FIG. 1 are stacked.

도 3을 참조하면, 도 1에 도시된 반도체 패키지(100)는 적어도 2 개가 상호 적층 된다. 이하, 상호 적층된 반도체 패키지(100)들은 각각 제1 반도체 패키지(100a) 및 제2 반도체 패키지(100b)로서 정의된다. 제1 및 제2 반도체 패키지(100a,100b)들은 도 1에 도시된 반도체 패키지(100)와 실질적으로 동일한 구성을 갖는다.Referring to FIG. 3, at least two semiconductor packages 100 shown in FIG. 1 are stacked on each other. Hereinafter, the semiconductor packages 100 stacked on each other are defined as the first semiconductor package 100a and the second semiconductor package 100b, respectively. The first and second semiconductor packages 100a and 100b have substantially the same configuration as the semiconductor package 100 shown in FIG. 1.

구체적으로, 제1 반도체 패키지(100a) 상에는 제2 반도체 패키지(100b)가 적층된다. 제1 반도체 패키지(100a)의 제1 반도체 칩(10a)의 제1 면(1a) 및 제2 반도 체 패키지(100b)의 제2 반도체 칩(10b)의 제2 면(2b)은 상호 마주한다.In detail, the second semiconductor package 100b is stacked on the first semiconductor package 100a. The first surface 1a of the first semiconductor chip 10a of the first semiconductor package 100a and the second surface 2b of the second semiconductor chip 10b of the second semiconductor package 100b face each other. .

제1 반도체 패키지(100a)의 스터드 범프(20a)의 제2 범프부(24a)는 제2 반도체 패키지(100b)의 관통홀(8) 내에 끼워지고, 이로 인해 제2 반도체 패키지(100b)의 관통 전극(30b) 및 제1 반도체 패키지(100a)의 스터드 범프(20a)는 관통홀(8) 내에서 전기적/물리적으로 결합된다.The second bump portion 24a of the stud bump 20a of the first semiconductor package 100a is inserted into the through hole 8 of the second semiconductor package 100b, thereby penetrating the second semiconductor package 100b. The electrode 30b and the stud bump 20a of the first semiconductor package 100a are electrically / physically coupled in the through hole 8.

도 4는 도 3에 도시된 반도체 패키지를 기판에 실장한 것으로 도시한 단면도이다.4 is a cross-sectional view illustrating that the semiconductor package illustrated in FIG. 3 is mounted on a substrate.

도 4를 참조하면, 반도체 패키지(100)는 제1 반도체 패키지(100a) 및 제2 반도체 패키지(100b)를 포함하며, 반도체 패키지(100)는 기판(40), 갭-필 부재(50) 및 몰딩 부재(60)를 더 포함한다.Referring to FIG. 4, the semiconductor package 100 includes a first semiconductor package 100a and a second semiconductor package 100b, and the semiconductor package 100 includes a substrate 40, a gap-fill member 50, and a semiconductor package 100. It further includes a molding member 60.

제1 반도체 패키지(100a) 및 제2 반도체 패키지(100b)는 도 1에 되시된 반도체 패키지(100)와 실질적으로 동일한 구성을 갖는 바 동일한 구성 요소에 대한 중복된 설명은 생략하기로 한다.Since the first semiconductor package 100a and the second semiconductor package 100b have substantially the same configuration as the semiconductor package 100 illustrated in FIG. 1, duplicate descriptions of the same components will be omitted.

기판(40)은 접속 패드(42), 접속 부재(44), 볼 랜드(46) 및 도전볼(48)을 포함한다.The substrate 40 includes a connection pad 42, a connection member 44, a ball land 46, and a conductive ball 48.

접속 패드(42)는 반도체 패키지(100)와 마주하는 기판(40)의 상면 상에 배치되며, 접속 패드(42)는 반도체 패키지(100)의 스터드 범프(20)와 대응하는 위치에 배치된다.The connection pads 42 are disposed on the upper surface of the substrate 40 facing the semiconductor package 100, and the connection pads 42 are disposed at positions corresponding to the stud bumps 20 of the semiconductor package 100.

접속 부재(44)는 접속 패드(42) 및 스터드 범프(20)를 전기적으로 접속한다. 본 실시예에서, 스터드 범프(20) 및 접속 패드(42)를 전기적으로 접속하는 접속 부 재(44)는, 예를 들어, 솔더를 포함할 수 있다.The connection member 44 electrically connects the connection pad 42 and the stud bumps 20. In this embodiment, the connection member 44 that electrically connects the stud bumps 20 and the connection pads 42 may include, for example, solder.

볼 랜드(46)는 접속 패드(42)가 형성된 기판(40)의 상면과 마주하는 하면 상에 배치되며, 볼 랜드(46) 및 접속 패드(42)는 전기적으로 연결되고, 볼 랜드(46) 상에는 도전볼(48)이 배치된다.The ball lands 46 are disposed on the bottom surface of the substrate 40 on which the connection pads 42 are formed, and the ball lands 46 and the connection pads 42 are electrically connected to each other. The conductive ball 48 is disposed on the top.

한편, 기판(40) 및 제2 반도체 패키지(100b) 사이에는 스터드 범프(20b)에 의하여 갭이 형성되고, 갭에는 갭-필 부재(50)가 배치된다. 갭필 부재(50)는 제1 및 제2 반도체 패키지(100a, 100b)들 사이에도 배치될 수 있다.Meanwhile, a gap is formed between the substrate 40 and the second semiconductor package 100b by the stud bump 20b, and a gap-fill member 50 is disposed in the gap. The gapfill member 50 may also be disposed between the first and second semiconductor packages 100a and 100b.

기판(40) 및 반도체 칩(10)은 몰딩 부재(60)에 의하여 몰딩된다.The substrate 40 and the semiconductor chip 10 are molded by the molding member 60.

도 5 및 도 6은 도 1에 도시된 반도체 패키지의 제조 방법을 도시한 단면도들이다.5 and 6 are cross-sectional views illustrating a method of manufacturing the semiconductor package shown in FIG. 1.

도 5를 참조하면, 반도체 패키지를 제조하기 위해서, 먼저 실리콘 웨이퍼 상에 복수개의 반도체 칩(10)들이 반도체 소자 제조 공정 의하여 형성된다.Referring to FIG. 5, in order to manufacture a semiconductor package, first, a plurality of semiconductor chips 10 are formed on a silicon wafer by a semiconductor device manufacturing process.

반도체 칩(10)들은, 예를 들어, 직육면체 형상을 갖고, 반도체 칩(10)의 내부에는 데이터를 저장하기 위한 데이터 저장부(미도시) 및 데이터를 처리하기 위한 데이터 처리부(미도시)를 포함하는 회로부(4)가 형성되고, 반도체 칩(10)의 상면(1)에는 회로부(4)와 전기적으로 연결된 본딩 패드(미도시)가 형성된다.The semiconductor chips 10 have, for example, a rectangular parallelepiped shape, and include a data storage unit (not shown) for storing data and a data processor (not shown) for processing data in the semiconductor chip 10. The circuit portion 4 is formed, and a bonding pad (not shown) electrically connected to the circuit portion 4 is formed on the upper surface 1 of the semiconductor chip 10.

반도체 칩(10)이 웨이퍼 상에 형성된 후, 각 반도체 칩(10)에는 반도체 칩(10)의 제1 면(1) 및 제2 면(2)을 관통하는 관통홀(8)이 형성된다. 관통홀(8)은 드릴링 공정, 레이저 드릴링 공정 또는 식각 공정에 의하여 형성될 수 있다. 본 실시예에서, 관통홀(8)은 본딩 패드와 소정 간격 이격된 곳에 형성될 수 있다. 이와 다르게, 관통홀(8)은 본딩 패드와 대응하는 곳에 형성될 수 있고, 본딩 패드에 의하여 관통홀(8)의 일측 단부는 막히게 된다.After the semiconductor chip 10 is formed on the wafer, a through hole 8 penetrating the first surface 1 and the second surface 2 of the semiconductor chip 10 is formed in each semiconductor chip 10. The through hole 8 may be formed by a drilling process, a laser drilling process or an etching process. In the present embodiment, the through hole 8 may be formed at a spaced distance from the bonding pad. Alternatively, the through hole 8 may be formed in a position corresponding to the bonding pad, and one end of the through hole 8 is blocked by the bonding pad.

반도체 칩(10)에 관통홀(8)을 형성하는 공정 중 또는 공정 후 관통홀(8)에 의하여 형성된 반도체 칩(10)의 내측면 상에 절연막을 형성할 수 있다. 절연막은 후술될 관통 전극에 포함된 레진의 종류에 따라서 형성하거나 형성하지 않을 수 있다.An insulating film may be formed on the inner surface of the semiconductor chip 10 formed by the through hole 8 during or after forming the through hole 8 in the semiconductor chip 10. The insulating film may or may not be formed according to the type of resin included in the through electrode to be described later.

관통홀(8)의 내부에는 관통 전극(30)이 형성된다. 관통 전극(30)을 형성하기 위해서, 점착성을 갖는 레진(32)에 도전 입자(34)들을 혼합한 관통 전극 물질은 관통홀(8) 내에 주입된 후 경화되어 도 6에 도시된 바와 같이 관통홀(8) 내에는 관통 전극(30)이 형성된다.The through electrode 30 is formed in the through hole 8. In order to form the through electrode 30, the through electrode material in which the conductive particles 34 are mixed with the adhesive resin 32 is injected into the through hole 8, and then cured to form the through electrode as shown in FIG. 6. The through electrode 30 is formed in 8.

도전 입자(34)들은 점성을 갖는 레진(32)에 의하여 관통홀(8) 내에 고정되며, 도전 입자(34)들은 상호 전기적으로 연결된다. 본 실시예에서, 도전 입자(34)들은 금속 입자일 수 있다. 도전 입자(34)들은, 예를 들어, 알루미늄, 구리, 금, 은 등을 포함할 수 있고, 도전 입자(34)들은 서로 다른 금속을 포함할 수 있다. 이와 다르게, 도전 입자(34)들은 하나의 도전 입자(34)에 서로 다른 극성을 갖고 이로 인해 상호 전기적으로 연결된 도전성 리얼러지컬 물질을 포함할 수 있다.The conductive particles 34 are fixed in the through hole 8 by the resin 32 having a viscosity, and the conductive particles 34 are electrically connected to each other. In the present embodiment, the conductive particles 34 may be metal particles. The conductive particles 34 may include, for example, aluminum, copper, gold, silver, and the like, and the conductive particles 34 may include different metals. Alternatively, the conductive particles 34 may include conductive realistic materials having different polarities in one conductive particle 34 and thereby electrically connected to each other.

본 실시예에서, 레진(32)은 점성을 갖는 절연 물질일 수 있다. 이와 다르게, 레진(32)은, 예를 들어, PEDOT(Poly(3,4-ethylenedioxythiophene)과 같이 점성을 갖는 도전 물질일 수 있다.In this embodiment, the resin 32 may be an insulating material having a viscosity. Alternatively, the resin 32 may be, for example, a conductive material having a viscosity such as poly (3,4-ethylenedioxythiophene) (PEDOT).

본 실시예에서, 레진(32)이 절연 물질일 경우, 관통홀(8)에 의하여 형성된 반도체 칩(10)의 내측면에는 별도의 절연막을 형성하지 않아도 되고, 이로 인해 반도체 패키지의 제조 공정을 보다 단축시킬 수 있다.In the present embodiment, when the resin 32 is an insulating material, it is not necessary to form a separate insulating film on the inner surface of the semiconductor chip 10 formed by the through-hole 8, which makes it possible to manufacture a semiconductor package. It can be shortened.

레진(32)이 PEDOT과 같은 도전 물질을 포함할 경우, 관통홀(8)에 의하여 형성된 반도체 칩(10)의 내측면에는 무기막 또는 유기막과 같은 절연막이 형성된다.When the resin 32 includes a conductive material such as PEDOT, an insulating film such as an inorganic film or an organic film is formed on the inner surface of the semiconductor chip 10 formed by the through hole 8.

도 6을 참조하면, 반도체 칩(10)의 관통 전극(30) 상에는 스터드 범프(20)가 형성된다. 본 실시예에서, 스터드 범프(20)를 관통 전극(30) 상에 형성하기 위하여 실리콘 웨이퍼 상에는 캐비티(210)를 갖는 금형(200)이 정렬된다. 금형(200)에 형성된 캐비티(210)는 대칭 형상 또는 비대칭 형상을 가질 수 있다.Referring to FIG. 6, a stud bump 20 is formed on the through electrode 30 of the semiconductor chip 10. In this embodiment, the mold 200 having the cavity 210 is aligned on the silicon wafer to form the stud bump 20 on the through electrode 30. The cavity 210 formed in the mold 200 may have a symmetrical shape or an asymmetrical shape.

한편, 스터드 범프(20)를 제조하기 위한 금속은 압출 공정, 사출 공정, 주물 공정 등에 의하여 금형(200)의 통로(220)를 통해 캐비티(210) 내로 제공 및 냉각되어 관통 전극(30) 상에 스터드 범프(20)가 형성된다. 본 실시예에서, 스터드 범프(20)로서 사용될 수 있는 물질의 예로서는 알루미늄, 알루미늄 합금, 솔더, 구리 등을 들 수 있다.Meanwhile, the metal for manufacturing the stud bump 20 is provided and cooled into the cavity 210 through the passage 220 of the mold 200 by an extrusion process, an injection process, a casting process, and the like on the through electrode 30. Stud bumps 20 are formed. In this embodiment, examples of materials that can be used as the stud bumps 20 include aluminum, aluminum alloys, solder, copper, and the like.

본 실시예에서, 스터드 범프(20)가 압출 공정, 사출 공정, 주물 공정에 의하여 형성될 경우, 스터드 범프(20)를 형성하는 제조 공정이 매우 단순해져 반도체 패키지의 생산 코스트를 크게 감소시킬 수 있다.In the present embodiment, when the stud bump 20 is formed by an extrusion process, an injection process, or a casting process, the manufacturing process for forming the stud bump 20 becomes very simple, which can greatly reduce the production cost of the semiconductor package. .

본 실시예에서, 스터드 범프(20)는 제1 범프부(22) 및 제2 범프부(24)로 형성될 수 있고, 제1 범프부(22)는 관통 전극(30)과 전기적으로 접속되며, 제2 범프부(24)의 평면적은 관통홀(8)의 평면적 보다 작은 평면적을 갖는다.In the present embodiment, the stud bump 20 may be formed of the first bump portion 22 and the second bump portion 24, and the first bump portion 22 is electrically connected to the through electrode 30. The planar area of the second bump part 24 has a planar area smaller than that of the through hole 8.

본 실시예에서, 제2 범프부(24)는 대칭 형상 또는 비대칭 형상으로 형성될 수 있다. 예를 들어, 제2 범프부(24)는 원기둥 형상, 원뿔대 형상, 삼각 기둥 또는 사각 기둥 형상을 가질 수 있다. 이와 다르게, 제2 범프부(24)는 십자 기둥 형상으로 형성될 수 있다. 이와 다르게, 제2 범프부(24)는 자유로운 형상으로 형성될 수 있다.In the present embodiment, the second bump part 24 may be formed in a symmetrical shape or an asymmetrical shape. For example, the second bump part 24 may have a cylindrical shape, a truncated cone shape, a triangular pillar, or a square pillar shape. Alternatively, the second bump part 24 may be formed in a cross pillar shape. Alternatively, the second bump part 24 may be formed in a free shape.

이어서, 도 4에 도시된 바와 같이 적어도 2 개의 반도체 칩들이 적층되고, 적층된 반도체 칩들을 기판에 적층하여 적층 반도체 패키지를 제조할 수 있다.Subsequently, at least two semiconductor chips may be stacked as illustrated in FIG. 4, and the stacked semiconductor chips may be stacked on a substrate to manufacture a stacked semiconductor package.

도 7은 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다. 본 발명의 다른 실시예에 따른 반도체 패키지는 본딩 패드를 제외하면 앞서 도 1을 통해 설명한 반도체 패키지와 실질적으로 동일하다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조부호를 부여하기로 한다.7 is a cross-sectional view illustrating a semiconductor package in accordance with another embodiment of the present invention. The semiconductor package according to another embodiment of the present invention is substantially the same as the semiconductor package described with reference to FIG. 1 except for the bonding pad. Therefore, duplicate descriptions of the same components will be omitted, and the same components and the same reference numerals will be given to the same components.

도 7을 참조하면, 반도체 패키지(100)는 본딩 패드(6)를 갖는 반도체 칩(10), 스터드 범프(20) 및 관통 전극(30)을 포함한다.Referring to FIG. 7, the semiconductor package 100 includes a semiconductor chip 10 having a bonding pad 6, a stud bump 20, and a through electrode 30.

본 실시예에서, 본딩 패드(6)는 반도체 칩(10)의 제1 면(1) 상에 배치되며, 관통 전극(30)을 형성하기 위한 관통홀(8)은 본딩 패드(6)와 대응하는 부분에 형성되며, 관통 전극(30)은 관통홀(8)을 통해 본딩 패드(6)와 직접 접속되며, 스터드 범프(20) 역시 본딩 패드(6)와 직접 전기적으로 접속된다.In the present embodiment, the bonding pad 6 is disposed on the first surface 1 of the semiconductor chip 10, and the through hole 8 for forming the through electrode 30 corresponds to the bonding pad 6. The through electrode 30 is directly connected to the bonding pad 6 through the through hole 8, and the stud bump 20 is also directly connected to the bonding pad 6.

도 8은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다. 본 발명의 다른 실시예에 따른 반도체 패키지는 본딩 패드를 제외하면 앞서 도 1을 통해 설명한 반도체 패키지와 실질적으로 동일하다. 따라서, 동일한 구성 요소 에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조부호를 부여하기로 한다.8 is a cross-sectional view illustrating a semiconductor package in accordance with another embodiment of the present invention. The semiconductor package according to another embodiment of the present invention is substantially the same as the semiconductor package described with reference to FIG. 1 except for the bonding pad. Therefore, duplicate descriptions of the same components will be omitted, and the same components and the same reference numerals will be given to the same components.

도 8을 참조하면, 반도체 패키지(100)는 본딩 패드(6)를 갖는 반도체 칩(10), 연장부(26)가 일체로 형성된 스터드 범프(20) 및 관통 전극(30)을 포함한다.Referring to FIG. 8, the semiconductor package 100 includes a semiconductor chip 10 having a bonding pad 6, a stud bump 20 in which an extension part 26 is integrally formed, and a through electrode 30.

본 실시예에서, 본딩 패드(6) 및 관통 전극(30)은 상호 지정된 간격으로 이격되어 있다. 이와 같이 본딩 패드(6)와 관통 전극(30)이 상호 이격될 경우, 본딩 패드(6) 및 관통 전극(30)은 재배선 등에 의하여 전기적으로 연결된다.In the present embodiment, the bonding pads 6 and the penetrating electrodes 30 are spaced apart from each other at predetermined intervals. As such, when the bonding pads 6 and the penetrating electrodes 30 are spaced apart from each other, the bonding pads 6 and the penetrating electrodes 30 are electrically connected by redistribution or the like.

본 실시예에서, 상호 이격된 본딩 패드(6) 및 관통 전극(30)은 스터드 범프(20)로부터 돌출된 배선(26)에 의하여 전기적으로 연결된다.In this embodiment, the bonding pads 6 and the penetrating electrodes 30 spaced apart from each other are electrically connected by a wire 26 protruding from the stud bumps 20.

배선(26)는 스터드 범프(20)를 제조할 때 금형 내의 캐비티에 홈 형상을 갖는 연장부를 형성함으로써 압출 공정, 사출 공정 또는 주물 공정에 의하여 스터드 범프(20)를 형성할 때 스터드 범프(20)와 함께 형성할 수 있다.The wiring 26 forms a groove-shaped extension in the cavity in the mold when the stud bump 20 is manufactured, thereby forming the stud bump 20 when the stud bump 20 is formed by an extrusion process, an injection process or a casting process. It can be formed with.

이와 같이, 스터드 범프(20)를 형성할 때 연장부(26)를 함께 형성함으로써 반도체 패키지의 제조 공정을 보다 단축시킬 수 있다. As described above, when the stud bumps 20 are formed, the extension portions 26 may be formed together to shorten the manufacturing process of the semiconductor package.

이상에서 상세하게 설명한 바에 의하면, 도금 방식에 의하여 관통 전극 및 범프를 형성할 때에 비하여 제조 공정수를 크게 감소시킬 수 있는 효과를 갖는다.According to the above description, the number of manufacturing steps can be greatly reduced as compared with the case of forming the through electrode and the bump by the plating method.

앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로 부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.In the detailed description of the present invention described above with reference to the embodiments of the present invention, those skilled in the art or those skilled in the art having ordinary knowledge in the scope of the present invention described in the claims and It will be understood that various modifications and variations can be made in the present invention without departing from the scope of the art.

도 1은 본 발명의 일실시예에 따른 반도체 패키지를 도시한 단면도이다.1 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.

도 2는 도 1의 'A' 부분 확대도이다.FIG. 2 is an enlarged view of a portion 'A' of FIG. 1.

도 3은 도 1에 도시된 반도체 패키지를 적어도 2 개 이상 적층한 적층 반도체 패키지를 도시한 단면도이다.3 is a cross-sectional view illustrating a laminated semiconductor package in which at least two semiconductor packages shown in FIG. 1 are stacked.

도 4는 도 3에 도시된 반도체 패키지를 기판에 실장한 것으로 도시한 단면도이다.4 is a cross-sectional view illustrating that the semiconductor package illustrated in FIG. 3 is mounted on a substrate.

도 5 및 도 6은 도 1에 도시된 반도체 패키지의 제조 방법을 도시한 단면도들이다.5 and 6 are cross-sectional views illustrating a method of manufacturing the semiconductor package shown in FIG. 1.

도 7은 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.7 is a cross-sectional view illustrating a semiconductor package in accordance with another embodiment of the present invention.

도 8은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.8 is a cross-sectional view illustrating a semiconductor package in accordance with another embodiment of the present invention.

Claims (15)

제1 면 및 상기 제1 면과 대향하는 제2 면과, 상기 제1 면 및 상기 제2 면을 관통하는 관통홀을 갖는 반도체 칩;A semiconductor chip having a first surface and a second surface facing the first surface, and through holes penetrating through the first surface and the second surface; 상기 관통홀 내에 배치되고, 레진 및 상기 레진에 포함된 도전 입자를 포함하는 관통전극; 및A through electrode disposed in the through hole and including a resin and conductive particles included in the resin; And 상기 관통 전극의 양쪽 단부들 중 적어도 하나의 단부에 배치되고, 상기 관통 전극과 접촉된 제1 범프부 및 상기 제1 범프부 상에 배치된 제2 범프부를 포함하는 스터드 범프;A stud bump disposed at at least one end of both ends of the through electrode, the stud bump including a first bump part in contact with the through electrode and a second bump part disposed on the first bump part; 를 포함하며,Including; 상기 반도체 칩은 적어도 2 개가 적층 되며, 적층 된 상기 각 반도체 칩들의 상기 제1 및 제2 면들은 상호 마주하며, 상기 제2 범프부는 상기 관통홀 내에서 상기 관통 전극과 전기적으로 연결된 반도체 패키지.At least two semiconductor chips are stacked, the first and second surfaces of the stacked semiconductor chips face each other, and the second bump part is electrically connected to the through electrode in the through hole. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제1항에 있어서,The method of claim 1, 상기 스터드 범프의 상기 제1 범프부는 상기 관통 전극의 평면적과 동일하고, 상기 스터드 범프의 상기 제2 범프부는 상기 관통 전극보다 작은 평면적을 갖는 것을 특징으로 하는 반도체 패키지.And the first bump part of the stud bump is the same as the planar area of the through electrode, and the second bump part of the stud bump has a smaller planar area than the through electrode. 삭제delete 제1 면 및 상기 제1 면과 대향하는 제2 면과, 상기 제1 면 및 상기 제2 면을 관통하는 관통홀 및 상기 제1 면 상에 배치되는 본딩 패드를 갖는 반도체 칩;A semiconductor chip having a first surface and a second surface facing the first surface, a through hole penetrating through the first surface and the second surface, and a bonding pad disposed on the first surface; 상기 관통홀 내에 배치되고, 레진 및 상기 레진에 포함된 도전 입자를 포함하는 관통전극; 및A through electrode disposed in the through hole and including a resin and conductive particles included in the resin; And 상기 본딩 패드와 접촉된 제1 범프부 및 상기 제1 범프부 상에 배치된 제2 범프부를 포함하는 스터드 범프;A stud bump including a first bump part in contact with the bonding pad and a second bump part disposed on the first bump part; 를 포함하며,Including; 상기 반도체 칩은 적어도 2 개가 적층 되며, 적층 된 상기 각 반도체 칩들의 상기 제1 및 제2 면들은 상호 마주하며, 상기 제2 범프부는 상기 관통홀 내에서 상기 관통 전극과 전기적으로 연결된 반도체 패키지.At least two semiconductor chips are stacked, the first and second surfaces of the stacked semiconductor chips face each other, and the second bump part is electrically connected to the through electrode in the through hole. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제4항에 있어서,5. The method of claim 4, 상기 스터드 범프의 상기 제2 범프부는 상기 관통 전극보다 작은 평면적을 갖는 것을 특징으로 하는 반도체 패키지.And the second bump portion of the stud bump has a smaller planar area than the through electrode. 삭제delete 청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee. 제1항에 있어서,The method of claim 1, 상기 반도체 칩은 상기 스터드 범프와 이격된 본딩 패드를 포함하며, 상기 스터드 범프는 상기 스터드 범프 및 상기 본딩 패드를 전기적으로 연결하기 위해 상기 스터드 범프와 일체로 형성된 연장부를 포함하는 것을 특징으로 하는 반도체 패키지.The semiconductor chip includes a bonding pad spaced apart from the stud bump, and the stud bump includes an extension part integrally formed with the stud bump to electrically connect the stud bump and the bonding pad. . 웨이퍼에 본딩 패드들을 갖는 반도체 칩들을 제조하는 단계;Fabricating semiconductor chips having bonding pads on a wafer; 상기 반도체 칩을 관통하는 관통홀을 형성하는 단계;Forming a through hole penetrating the semiconductor chip; 상기 관통홀 내에 레진 및 상기 레진에 포함된 도전 입자를 제공하여 관통 전극을 형성하는 단계;Forming a through electrode by providing a resin in the through hole and conductive particles included in the resin; 상기 관통 전극과 대응하는 위치에 형성된 캐비티를 갖는 금형을 상기 웨이퍼에 배치하는 단계; 및Disposing a mold having a cavity formed at a position corresponding to the through electrode on the wafer; And 상기 캐비티 내에 주물 방식으로 용융된 도전체를 제공하여 상기 관통 전극과 전기적으로 연결된 스터드 범프를 형성하는 단계를 포함하는 반도체 패키지의 제조 방법.Providing a molten conductor in the cavity in a casting manner to form a stud bump electrically connected to the through electrode. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 was abandoned upon payment of a set-up fee. 제8항에 있어서,The method of claim 8, 상기 스터드 범프를 형성하는 단계에서, 상기 스터드 범프는 상기 관통 전극의 평면적보다 큰 제1 범프부 및 상기 관통 전극보다 작은 평면적을 갖는 제2 범프부를 갖는 것을 특징으로 하는 반도체 패키지의 제조 방법.In the forming of the stud bump, the stud bump has a first bump portion larger than the planar area of the through electrode and the second bump portion having a smaller planar area than the through electrode. 삭제delete 청구항 11은(는) 설정등록료 납부시 포기되었습니다.Claim 11 was abandoned upon payment of a setup registration fee. 상기 스터드 범프를 형성하는 단계에서, 상기 캐비티는 상기 본딩 패드와 대응하는 위치에 배치되는 것을 특징으로 하는 반도체 패키지의 제조 방법.And in the forming of the stud bumps, the cavity is disposed at a position corresponding to the bonding pad. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.Claim 12 was abandoned upon payment of a registration fee. 제9항에 있어서,10. The method of claim 9, 상기 스터드 범프를 형성하는 단계에서, 상기 캐비티는 상기 본딩 패드와 이격된 위치에 배치되며 상기 캐비티는 상기 본딩 패드를 향해 연장된 연장부를 갖는 것을 특징으로 하는 반도체 패키지의 제조 방법.In the forming of the stud bump, the cavity is disposed at a position spaced apart from the bonding pad and the cavity has an extension extending toward the bonding pad. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.Claim 13 was abandoned upon payment of a registration fee. 제12항에 있어서,The method of claim 12, 상기 스터드 범프를 형성하는 단계에서, 상기 연장부에 의하여 상기 본딩 패드 및 상기 스터드 범프를 연결하는 배선이 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법.In the step of forming the stud bump, a wiring for connecting the bonding pad and the stud bump is formed by the extension portion. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.Claim 14 was abandoned when the registration fee was paid. 제9항에 있어서, 상기 관통 전극을 제조하는 단계 이후,The method of claim 9, after the manufacturing of the through electrode, 상기 웨이퍼로부터 상기 반도체 칩들을 개별화하는 단계;Individualizing the semiconductor chips from the wafer; 적어도 2 개의 상기 반도체 칩들을 적층하여 상기 스터드 범프 및 상기 관통 전극을 전기적으로 연결하는 단계; 및Stacking at least two semiconductor chips to electrically connect the stud bumps and the through electrodes; And 상기 반도체 칩들 사이에 갭-필 부재를 배치하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.Disposing a gap-fill member between the semiconductor chips. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.Claim 15 was abandoned upon payment of a registration fee. 제9항에 있어서, 상기 관통 전극을 제조하는 단계 이후,The method of claim 9, after the manufacturing of the through electrode, 상기 스터드 범프를 인쇄회로기판의 접속 패드에 전기적으로 접속하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.And electrically connecting the stud bumps to the connection pads of the printed circuit board.
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