KR101075607B1 - Device manufacturing method - Google Patents

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다카후미 야오
명환 조
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가부시키가이샤 토호쿠 테크노 아치
(주)웨이브스퀘어
도와 홀딩스 가부시키가이샤
후루카와 기카이 긴조쿠 가부시키가이샤
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Abstract

본 발명은 소자 제조 방법을 제공한다. 소자 제조 방법은 기저 기판 상에 버퍼층을 형성하는 버퍼층 형성 단계; 버퍼층 상에 버퍼층을 부분적으로 덮는 마스크 패턴을 형성하는 마스크 패턴 형성 단계; 버퍼층의 표면 상에 마스크 패턴에 의하여 노출된 영역들로부터 III 족 질화물 결정을 성장시키고, 이에 따라 버퍼층과 마스크 패턴을 부분적으로 덮도록 복수의 결정 부재들이 그 사이에 간극들을 가지고 배열된 구조를 형성하는 성장 단계; 마스크 패턴을 위한 제1 식각제를 이용하여 마스크 패턴을 선택적으로 식각함으로써, 버퍼층을 위한 제2 식각제를 버퍼층에 제공하여 채널을 형성하는 채널 형성 단계; 및 간극들과 채널을 통하여 버퍼층에 제2 식각제를 제공하고 버퍼층을 선택적으로 식각함으로써, 복수의 결정 부재들을 기저 기판으로부터 분리하고, 복수의 결정 부재들을 서로 분리하는 분리 단계;를 포함한다.The present invention provides a device manufacturing method. The device manufacturing method includes a buffer layer forming step of forming a buffer layer on a base substrate; A mask pattern forming step of forming a mask pattern partially covering the buffer layer on the buffer layer; Group III nitride crystals are grown from the regions exposed by the mask pattern on the surface of the buffer layer, thereby forming a structure in which a plurality of crystal members are arranged with gaps therebetween to partially cover the buffer layer and the mask pattern. Growth stage; Selectively etching the mask pattern using the first etchant for the mask pattern, thereby forming a channel by providing a second etchant for the buffer layer to the buffer layer; And a separation step of separating the plurality of crystal members from the base substrate and separating the plurality of crystal members from each other by providing a second etchant to the buffer layer through the gaps and channels and selectively etching the buffer layer.

버퍼층, III 족 질화물, 마스크 패턴, 선택적 식각 Buffer layer, group III nitride, mask pattern, selective etching

Description

소자 제조 방법{Device manufacturing method}Device manufacturing method

본 발명은 소자 제조 방법에 관한 것이다.The present invention relates to a device manufacturing method.

발광 다이오드(Light Emitting Diode, LED)와 같은 전자 소자는 종종 갈륨 질화물 결정 부재 상에 형성된다. 상기 전자 소자의 특성들을 개선하기 위하여, 상기 갈륨 질화물 결정 부재의 결정도(crystallinity)의 개선이 필요하다. 상기 갈륨 질화물 결정 부재의 결정도를 개선하기 위하여, 기저 기판 상에 갈륨 질화물 결정 부재를 직접적으로 형성하는 대신에, 기저 기판 상에 저온 버퍼층을 형성하고, 이어서 상기 저온 버퍼층 상에 갈륨 질화물 결정 부재를 형성하는 일반적인 방법이 있다(일본특허출원공개번호 제63-188983호를 참조). 상기 저온 버퍼층은 갈륨 질화물 결정 부재가 형성되는 온도에 비하여 낮은 온도에서 갈륨 질화물을 성장시켜 얻은 층이다.Electronic devices such as light emitting diodes (LEDs) are often formed on gallium nitride crystal members. In order to improve the characteristics of the electronic device, it is necessary to improve the crystallinity of the gallium nitride crystal member. In order to improve the crystallinity of the gallium nitride crystal member, instead of forming a gallium nitride crystal member directly on the base substrate, a low temperature buffer layer is formed on the base substrate, and then a gallium nitride crystal member is formed on the low temperature buffer layer. There is a general method (see Japanese Patent Application Laid-Open No. 63-188983). The low temperature buffer layer is a layer obtained by growing gallium nitride at a lower temperature than the temperature at which the gallium nitride crystal member is formed.

상기 기저 기판은 일반적으로 사파이어 결정을 포함한다. 이러한 경우에 있어서, 상기 기저 기판(사파이어)과 상기 저온 버퍼층(갈륨 질화물) 사이의 격자 부정합 및 열 팽창의 차이가 크다. 이는 상기 기저 기판 상에 성장한 상기 저온 버퍼층 내에 종종 전위를 발생하거나 또는 내부 스트레스를 발생시키며, 이에 따라 상기 저온 버퍼층 상에서 성장한 갈륨 질화물 결정 부재의 결정도를 개선하지 못할 수 있다.The base substrate generally includes sapphire crystals. In this case, the difference in lattice mismatch and thermal expansion between the base substrate (sapphire) and the low temperature buffer layer (gallium nitride) is large. This often causes dislocations or internal stress in the cold buffer layer grown on the base substrate, and thus may not improve the crystallinity of the gallium nitride crystal member grown on the cold buffer layer.

최근에는, 기저 기판(사파이어)과 저온 버퍼층(갈륨 질화물) 사이에서 격자 부정합에 의하여 야기된 결함들의 밀도를 감소시키기 위하여, ELO(Appl. Phys. Lett. 71(18)2638(1997) 참조), FIELO(Jpn. J. Appl. Phys. 38, L184(1999) 참조) 및 펜도-에피택시(pendeo-epitaxy)(MRS Internet J. Nitride Semicond. Res. 4S1, G3.38(1999) 참조)와 같은 성장 기술들이 개발되었다. 그러나, 이러한 기술들은 상기 저온 버퍼층 상에 성장한 갈륨 질화물 결정 몸체의 결정도를 만족하게 개선하지 못하고 있다.Recently, in order to reduce the density of defects caused by lattice mismatch between the base substrate (sapphire) and the low temperature buffer layer (gallium nitride), see ELO (Appl. Phys. Lett. 71 (18) 2638 (1997)), FIELO (see Jpn. J. Appl. Phys. 38, L184 (1999)) and pendo-epitaxy (see MRS Internet J. Nitride Semicond. Res. 4S1, G3.38 (1999)); The same growth technologies were developed. However, these techniques do not satisfactorily improve the crystallinity of the gallium nitride crystal body grown on the low temperature buffer layer.

기저 기판(사파이어)과 저온 버퍼층(갈륨 질화물) 사이의 격자 부정합 및 열팽창 계수의 차이를 감소시키는 기술이 요구된다.There is a need for a technique for reducing the difference in lattice mismatch and thermal expansion coefficient between the base substrate (sapphire) and the low temperature buffer layer (gallium nitride).

이러한 요구를 충족하기 위하여, 본 발명의 발명자들은, 기저 기판 상에 크롬층을 형성하고, 상기 크롬층을 질화하고, 이에 따라 크롬 질화물 버퍼층을 형성하는 기술을 제안하였다(국제특허출원번호 제WO 2006/126330호 참조). 국제특허출원번호 제WO 2006/126330호에 개시된 기술은 "기저 기판/크롬 질화물 버퍼층/초기 성장층/갈륨 질화물 단결정층"을 포함하는 구조를 형성한다. 이러한 구조에서, 크롬 질화물 버퍼층의 격자 간격은 상기 기저 기판 (사파이어)과 상기 초기 성장층(갈륨 질화물) 사이의 값을 가진다. 상기 크롬 질화물 버퍼층의 열팽창 계수는 상기 기저 기판 (사파이어)과 상기 초기 성장층(갈륨 질화물) 사이의 값을 가진다.To meet this need, the inventors of the present invention have proposed a technique of forming a chromium layer on a base substrate, nitriding the chromium layer, and thus forming a chromium nitride buffer layer (WO 2006) / 126330). The technique disclosed in International Patent Application No. WO 2006/126330 forms a structure including "base substrate / chromium nitride buffer layer / initial growth layer / gallium nitride single crystal layer". In this structure, the lattice spacing of the chromium nitride buffer layer has a value between the base substrate (sapphire) and the initial growth layer (gallium nitride). The coefficient of thermal expansion of the chromium nitride buffer layer has a value between the base substrate (sapphire) and the initial growth layer (gallium nitride).

국제특허출원번호 제WO 2006/126330호 참조에 개시된 기술은 "기저 기판/크 롬 질화물 버퍼층(필링 버퍼층)/초기 성장층/갈륨 질화물 단결정층/결합층/도전 기판"을 포함하는 구조를 형성하기 위하여, 갈륨 질화물 단결정층 상에 결합층 및 도전 기판을 더 형성한다. "기저 기판/크롬 질화물 버퍼층(필링 버퍼층)/초기 성장층/갈륨 질화물 단결정층"을 각각 포함하는 복수의 적층 몸체들이 그들 사이에 간극들을 가지도록 배열된 구조를 형성하기 위하여, 이러한 구조 내의 상기 기저 기판으로부터 상기 갈륨 질화물 GaN 단결정층까지의 부분은 상측에서 보면 그리드 패턴으로 스크라이브된다. 상기 특허는, 상기 복수의 적층 몸체들 각각의 내부의 상기 기저 기판과 상기 초기 성장층 사이에 형성된 크롬 질화물의 필링 버퍼층을 화학 용액(식각제)을 이용하여 식각하고, 이에 따라 상기 기저 기판으로부터 상기 갈륨 질화물 단결정층과 상기 초기 성장층을 칩 크기를 가지도록 분리하는 기술을 또한 개시한다. 이것은 상기 갈륨 질화물 결정 몸체 및 상기 초기 성장층을 포함하는 칩 크기 소자(chip-size device)를 구현할 수 있다.The technique disclosed in International Patent Application No. WO 2006/126330 refers to forming a structure comprising "base substrate / chromium nitride buffer layer (pilling buffer layer) / initial growth layer / gallium nitride single crystal layer / bonding layer / conductive substrate”. In order to do this, a bonding layer and a conductive substrate are further formed on the gallium nitride single crystal layer. In order to form a structure in which a plurality of laminated bodies each including a "base substrate / chromium nitride buffer layer (filling buffer layer) / initial growth layer / gallium nitride single crystal layer" are arranged with gaps therebetween, The portion from the substrate to the gallium nitride GaN single crystal layer is scribed in a grid pattern when viewed from above. The patent etches a filling buffer layer of chromium nitride formed between the base substrate and the initial growth layer in each of the plurality of laminated bodies by using a chemical solution (etchant), and thus the substrate from the base substrate. Also disclosed is a technique of separating the gallium nitride single crystal layer and the initial growth layer to have a chip size. This may implement a chip-size device including the gallium nitride crystal body and the initial growth layer.

크롬 질화물의 필링 버퍼층을 감소시킴으로써, 소자 제조의 수율을 증가시킬 수 있다.By reducing the filling buffer layer of chromium nitride, the yield of device fabrication can be increased.

국제특허출원번호 제WO 2006/126330호는, 상기 기저 기판으로부터 상기 갈륨 질화물 결정 몸체 및 상기 초기 성장층을 분리하기 위하여, 상기 식각제를 이용하여 상기 크롬 질화물의 상기 필링 버퍼층을 식각하는 기술을 개시한다고 하여도, 상기 크롬 질화물의 상기 필링 버퍼층의 식각 시간을 감소하는 방법을 개시하지 못하고 있다. 상기 크롬 질화물의 상기 필링 버퍼층의 식각 시간을 감소하는 방법이 요구된다.International Patent Application No. WO 2006/126330 discloses a technique for etching the filling buffer layer of chromium nitride using the etchant to separate the gallium nitride crystal body and the initial growth layer from the base substrate. Even if this does not disclose a method of reducing the etching time of the filling buffer layer of the chromium nitride. What is needed is a method of reducing the etching time of the filling buffer layer of chromium nitride.

본 발명이 이루고자 하는 기술적 과제는, III 족 질화물 결정 부재로 형성된 소자를 제조할 때에 필링 버퍼층의 식각 시간을 감소시킬 수 있는 소자 제조 방법을 제공하는 것이다.An object of the present invention is to provide a device manufacturing method capable of reducing the etching time of the filling buffer layer when manufacturing a device formed of a group III nitride crystal member.

본 발명의 제1 관점에 따라서, 소자 제조 방법을 제공한다. 상기 소자 제조 방법은: 기저 기판 상에 필링 버퍼층을 형성하는 필링 버퍼층 형성 단계; 상기 필링 버퍼층 상에, 상기 필링 버퍼층을 부분적으로 덮는 마스크 패턴을 형성하는 마스크 패턴 형성 단계; 상기 필링 버퍼층의 표면 상에 상기 마스크 패턴에 의하여 노출된 영역들로부터 III 족 질화물 결정을 성장시키고, 이에 따라 상기 필링 버퍼층과 상기 마스크 패턴을 부분적으로 덮도록 복수의 결정 부재들이 그 사이에 간극들을 가지고 배열된 구조를 형성하는 성장 단계; 상기 마스크 패턴을 위한 제1 식각제를 이용하여 상기 마스크 패턴을 선택적으로(selectively) 식각함으로써, 상기 필링 버퍼층을 위한 제2 식각제를 상기 필링 버퍼층에 제공하는 채널을 형성하는 채널 형성 단계; 및 상기 간극들과 상기 채널을 통하여 상기 필링 버퍼층에 상기 제2 식각제를 제공하고 상기 필링 버퍼층을 선택적으로 식각함으로써, 상기 복수의 결정 부재들을 상기 기저 기판으로부터 분리하고, 상기 복수의 결정 부재들을 서로 분리하는 분리 단계;를 포함한다.According to a first aspect of the present invention, there is provided a device manufacturing method. The device manufacturing method includes: a filling buffer layer forming step of forming a filling buffer layer on a base substrate; Forming a mask pattern on the filling buffer layer, the mask pattern partially covering the filling buffer layer; Group III nitride crystals are grown from regions exposed by the mask pattern on the surface of the peeling buffer layer, and thus a plurality of crystal members have gaps therebetween to partially cover the peeling buffer layer and the mask pattern. A growth step of forming an arranged structure; Selectively forming the mask pattern using the first etchant for the mask pattern to form a channel for providing a second etchant for the filling buffer layer to the filling buffer layer; And providing the second etchant to the peeling buffer layer through the gaps and the channel and selectively etching the peeling buffer layer to separate the plurality of crystal members from the base substrate and to remove the plurality of crystal members from each other. It comprises a separation step of separating.

본 발명의 제2 관점에 따라서, 본 발명의 제1 관점에 따른 소자 제조 방법에 있어서, 상기 마스크 패턴 형성 단계에서, 상기 복수의 결정 부재들이 형성되는 영역들을 부분적으로 덮도록 상기 마스크 패턴을 형성하고, 상기 채널 형성 단계에서, 상기 채널의 적어도 일부가 상기 필링 버퍼층과 상기 복수의 결정 부재들 각각의 사이에 연장되도록 상기 채널을 형성하는 소자 제조 방법이 제공된다.According to a second aspect of the present invention, in the device manufacturing method according to the first aspect of the present invention, in the mask pattern forming step, the mask pattern is formed so as to partially cover regions where the plurality of crystal members are formed; And in the channel forming step, a device manufacturing method for forming the channel such that at least a portion of the channel extends between the filling buffer layer and each of the plurality of crystal members.

본 발명의 제3 관점에 따라서, 본 발명의 제1 또는 제2 관점에 따른 소자 제조 방법에 있어서, 상기 성장 단계에서, 그 사이에 간극들을 가지는 상기 복수의 결정 부재들을 상기 필링 버퍼층의 표면 상의 상기 마스크 패턴에 의하여 노출된 영역으로부터 성장시켜, 상기 구조를 형성하는 소자 제조 방법이 제공된다.According to a third aspect of the present invention, in the device manufacturing method according to the first or second aspect of the present invention, in the growth step, the plurality of crystal members having gaps therebetween are formed on the surface of the filling buffer layer. There is provided a device manufacturing method for growing from a region exposed by a mask pattern to form the structure.

본 발명의 제4 관점에 따라서, 본 발명의 제1 또는 제2 관점에 따른 소자 제조 방법에 있어서, 상기 성장 단계는, 상기 필링 버퍼층과 상기 마스크 패턴을 덮기 위하여, 상기 필링 버퍼층의 표면 상의 상기 마스크 패턴에 의하여 노출된 영역들로부터 상기 복수의 결정 부재로 형성될 III 족 질화물 결정층을 성장시키는 단계; 및 상기 간극들을 형성하기 위하여, 상기 결정층의 일부를 선택적으로 제거하여 상기 구조를 형성하는 단계;를 포함하는 소자 제조 방법이 제공된다.According to a fourth aspect of the present invention, in the device manufacturing method according to the first or second aspect of the present invention, the growing step includes the mask on the surface of the filling buffer layer to cover the filling buffer layer and the mask pattern. Growing a group III nitride crystal layer to be formed of the plurality of crystal members from the regions exposed by the pattern; And forming a structure by selectively removing a portion of the crystal layer to form the gaps.

본 발명의 제5 관점에 따라서, 본 발명의 제1 내지 제4 관점 중의 어느 하나에 따른 소자 제조 방법에 있어서, 상기 마스크 패턴 형성 단계와 상기 성장 단계 사이에, 상기 필링 버퍼층의 표면 상의 상기 마스크 패턴에 의하여 노출된 영역들을 질화하고, 이에 따라 상기 필링 버퍼층이 제2 필링 버퍼층으로 변화하는 질화 단계를 더 포함하고, 상기 필링 버퍼층은 금속을 포함하고, 상기 제2 필링 버퍼층은 금속 질화물을 포함하고, 상기 분리 단계에서, 상기 간극들과 상기 채널을 통하 여 상기 필링 버퍼층 및 상기 제2 필링 버퍼층에 상기 제2 식각제를 제공하고 상기 필링 버퍼층 및 상기 제2 필링 버퍼층을 선택적으로 식각함으로써, 상기 복수의 결정 부재들이 상기 기저 기판으로부터 분리되는 소자 제조 방법이 제공된다.According to a fifth aspect of the present invention, in the device manufacturing method according to any one of the first to fourth aspects of the present invention, between the mask pattern forming step and the growth step, the mask pattern on the surface of the filling buffer layer Nitriding the regions exposed by the nitridation, whereby the pill buffer layer is transformed into a second pill buffer layer, the pill buffer layer comprises a metal, the second pill buffer layer comprises a metal nitride, In the separating step, by providing the second etchant to the peeling buffer layer and the second peeling buffer layer through the gaps and the channel and selectively etching the peeling buffer layer and the second peeling buffer layer, the plurality of A device manufacturing method is provided in which crystal members are separated from the base substrate.

본 발명의 제6 관점에 따라서, 본 발명의 제5 관점에 따른 소자 제조 방법에 있어서, 상기 제1 식각제에 대한 상기 마스크 패턴의 식각 속도는, 상기 제1 식각제에 대한 상기 기저 기판, 상기 필링 버퍼층, 상기 제2 필링 버퍼층 및 상기 결정 부재의 식각 속도들에 비하여 높고, 상기 제2 식각제에 대한 상기 필링 버퍼층 및 상기 제2 필링 버퍼층의 식각 속도는, 상기 제2 식각제에 대한 상기 기저 기판 및 상기 결정 부재의 식각 속도들에 비하여 높은 소자 제조 방법이 제공된다.According to a sixth aspect of the present invention, in the device manufacturing method according to the fifth aspect of the present invention, the etching speed of the mask pattern with respect to the first etchant is determined by the base substrate with respect to the first etchant; Compared to the etching rates of the peeling buffer layer, the second peeling buffer layer and the crystal member, the etching rate of the peeling buffer layer and the second peeling buffer layer with respect to the second etchant is the base relative to the second etchant. There is provided a device manufacturing method which is high compared to the etching rates of the substrate and the crystal member.

본 발명의 제7 관점에 따라서, 본 발명의 제1 내지 제4 관점 중의 어느 하나에 따른 소자 제조 방법에 있어서, 상기 필링 버퍼층 형성 단계에서, 상기 마스크 패턴 형성 단계 전에 상기 기저 기판 상에 금속층을 형성하고, 상기 금속층은, 금속 질화물의 필링 버퍼층을 형성하기 위하여, 질화되는 것을 특징으로 하는 소자 제조 방법이 제공된다.According to a seventh aspect of the invention, in the device manufacturing method according to any one of the first to fourth aspects of the invention, in the filling buffer layer forming step, forming a metal layer on the base substrate before the mask pattern forming step The metal layer is nitrided to form a filling buffer layer of metal nitride.

본 발명의 제8 관점에 따라서, 본 발명의 제1 내지 제4 관점 중의 어느 하나에 따른 소자 제조 방법에 있어서, 상기 필링 버퍼층 형성 단계는: 상기 기저 기판 상에 금속층을 형성하는 금속층 형성 단계; 및 금속 질화물의 필링 버퍼층을 형성하기 위하여 상기 금속층을 질화하는 질화 단계;를 포함하는 소자 제조 방법이 제공된다.According to an eighth aspect of the present invention, in the device manufacturing method according to any one of the first to fourth aspects of the present invention, the filling buffer layer forming step includes: forming a metal layer on the base substrate; And nitriding the metal layer to form a filling buffer layer of the metal nitride.

본 발명의 제9 관점에 따라서, 본 발명의 제7 또는 제8 관점에 따른 소자 제 조 방법에 있어서, 상기 제1 식각제에 대한 상기 마스크 패턴의 식각 속도는, 상기 제1 식각제에 대한 상기 기저 기판, 상기 필링 버퍼층 및 상기 결정 부재의 식각 속도들에 비하여 높고, 상기 제2 식각제에 대한 상기 필링 버퍼층의 식각 속도는, 상기 제2 식각제에 대한 상기 기저 기판 및 상기 결정 부재의 식각 속도들에 비하여 높은 소자 제조 방법이 제공된다.According to a ninth aspect of the invention, in the device manufacturing method according to the seventh or eighth aspect of the present invention, the etching rate of the mask pattern with respect to the first etchant is Compared to the etching rates of the base substrate, the peeling buffer layer and the crystal member, the etching rate of the peeling buffer layer with respect to the second etchant is higher than that of the base substrate and the crystal member with respect to the second etchant. There is provided a device manufacturing method which is higher than these.

본 발명의 제10 관점에 따라서, 본 발명의 제1 내지 제9 관점 중의 어느 하나에 따른 소자 제조 방법에 있어서, 상기 성장 단계와 상기 채널 형성 단계 사이에, 매립 물질을 이용하여 상기 간극들을 매립하는 매립 단계를 더 포함하고, 상기 채널 형성 단계에서, 상기 필링 버퍼층을 위한 식각제를 제공하여 상기 간극들을 재형성하기 위하여, 상기 매립 물질을 선택적으로 식각하는 소자 제조 방법이 제공된다.According to a tenth aspect of the present invention, in the device fabrication method according to any one of the first to ninth aspects of the present invention, between the growth step and the channel forming step, the gaps are filled using a buried material. A method of fabricating a device for selectively etching the buried material is further provided, further comprising a buried step, wherein in the channel forming step, an etching agent for the filling buffer layer is provided to reform the gaps.

본 발명의 제11 관점에 따라서, 본 발명의 제1 내지 제10 관점 중의 어느 하나에 따른 소자 제조 방법에 있어서 상기 제1 식각제에 대한 상기 매립 물질의 식각 속도는, 상기 제1 식각제에 대한 상기 기저 기판, 상기 필링 버퍼층 및 상기 결정 부재의 식각 속도들에 비하여 높은 소자 제조 방법이 제공된다.According to an eleventh aspect of the present invention, in the device manufacturing method according to any one of the first to tenth aspects of the present invention, an etching rate of the buried material with respect to the first etchant is determined with respect to the first etchant. A device fabrication method is provided that is higher than the etching rates of the base substrate, the filling buffer layer, and the crystal member.

본 발명의 제12 관점에 따라서, 본 발명의 제3 관점에 따른 소자 제조 방법에 있어서, 상기 성장 단계와 상기 채널 형성 단계 사이에, 상기 복수의 결정 부재들 각각의 단부들을 식각하는 식각 단계를 더 포함하는 소자 제조 방법이 제공된다.According to a twelfth aspect of the present invention, in the device manufacturing method according to the third aspect of the present invention, between the growth step and the channel forming step, an etching step of etching end portions of each of the plurality of crystal members is further performed. A device manufacturing method is provided.

본 발명의 제13 관점에 따라서, 본 발명의 제1 내지 제12 관점 중의 어느 하 나에 따른 소자 제조 방법에 있어서, 상기 성장 단계와 상기 분리 단계 사이에, 상기 구조 상에 결합층을 형성하는 단계; 및 상기 결합층 상에 강화층을 형성하는 단계;를 더 포함하고, 상기 분리 단계에서, 상기 필링 버퍼층을 선택적으로 식각한 후에, 상기 결합층과 상기 강화층을 제거함으로써, 상기 복수의 결정 부재들을 상기 기저 기판으로부터 분리하고, 상기 복수의 결정 부재들을 서로 분리하는 소자 제조 방법이 제공된다.According to a thirteenth aspect of the present invention, in the device manufacturing method according to any one of the first to twelfth aspects of the present invention, between the growth step and the separation step, forming a bonding layer on the structure ; And forming a reinforcing layer on the bonding layer, and in the separating step, after selectively etching the peeling buffer layer, removing the bonding layer and the reinforcing layer to remove the plurality of crystal members. A device fabrication method is provided that separates from the base substrate and separates the plurality of crystal members from each other.

본 발명에 따라서, III 족 질화물 결정 부재로 형성된 소자의 제조에 있어서 필링 버퍼층의 식각 시간을 감소시킬 수 있다.According to the present invention, the etching time of the filling buffer layer can be reduced in the fabrication of the device formed of the group III nitride crystal member.

첨부된 도면들을 참조하여 예시적인 실시예들에 대한 하기의 설명에 의하여 본 발명의 형태들이 명백하게 될 수 있다.BRIEF DESCRIPTION OF THE DRAWINGS Forms of the present invention may become apparent by the following description of exemplary embodiments with reference to the accompanying drawings.

본 발명에 따른 소자 제조 방법은 III 족 질화물 결정 부재로 형성된 소자의 제조에 있어서 필링 버퍼층의 식각 시간을 감소시킬 수 있다.The device manufacturing method according to the present invention can reduce the etching time of the filling buffer layer in the manufacturing of the device formed of the III group nitride crystal member.

본 발명의 제1 실시예에 따른 소자 제조 방법이 도 1 내지 도 11을 참조하여 설명하기로 한다. 도 1은 본 발명의 제1 실시예에 따른 소자 제조 방법을 도시하는 흐름도이다. 도 2a 내지 도 2c 및 도 4 내지 도 11은 본 발명의 제1 실시예에 따른 소자 제조 방법의 단계들을 도시하는 단면도들이다. 도 3a 및 도 3b는 도 2b의 단계에서 형성된 마스크 패턴의 상측 표면의 형상을 도시한다. 도 3c는 도 3b의 선 B-B'를 따라 절취된 단면도이다. 도 2a 내지 도 2c 및 도 4 내지 도 11은 도 3의 선 A-A'를 따라 절취된 단면에 각각 상응하는 단면도들이다.A device manufacturing method according to a first embodiment of the present invention will be described with reference to FIGS. 1 to 11. 1 is a flow chart showing a device manufacturing method according to the first embodiment of the present invention. 2A to 2C and 4 to 11 are cross-sectional views showing steps of a device fabrication method according to a first embodiment of the present invention. 3A and 3B show the shape of the upper surface of the mask pattern formed in the step of FIG. 2B. 3C is a cross-sectional view taken along the line BB ′ of FIG. 3B. 2A to 2C and FIGS. 4 to 11 are cross-sectional views corresponding to cross sections taken along the line A-A 'of FIG. 3, respectively.

제조되는 기판의 물질로서 기능하는 III 족 질화물로서 갈륨 질화물(GaN)은 하기에 예시적으로 설명됨을 유의하여야 한다. 갈륨 질화물 결정 부재는 낮은 저항을 가지는 것이 용이하므로, 기판을 통하여 전류가 흐르는 소위 수직 소자에 적합하다.It should be noted that gallium nitride (GaN) as group III nitride, functioning as the material of the substrate to be produced, is exemplarily described below. Since the gallium nitride crystal member easily has a low resistance, it is suitable for a so-called vertical element in which current flows through the substrate.

도 1의 단계 S1에 있어서, 기저 기판(10)이 마련된다. 기저 기판(10)은, 예를 들어, 사파이어 단결정으로 형성된다. 기저 기판(10)의 상측 표면(10a)은 사파이어 단결정의 (0001) 평면이다.In step S1 of FIG. 1, the base substrate 10 is provided. The base substrate 10 is formed of sapphire single crystal, for example. The upper surface 10a of the base substrate 10 is the (0001) plane of sapphire single crystal.

기저 기판은 사파이어 이외의 육방정계(hexagonal system)), 준-육방정계(pseudo-hexagonal system) 및 입방정계(cubic system) 중에 어느 하나의 결정 구조를 가지는 다른 물질로 형성될 수 있음에 유의한다. 또한, 하기의 설명에서, 기저 기판이 입방정계를 가지는 물질로 형성되는 경우에 있어서, 상기 결정의 (111) 평면이 상기 기저 기판의 상측 표면으로서 이용되는 것에 유의한다.Note that the base substrate may be formed of another material having a crystal structure of any one of a hexagonal system other than sapphire, a pseudo-hexagonal system, and a cubic system. Note that, in the following description, when the base substrate is formed of a material having a cubic system, the (111) plane of the crystal is used as the upper surface of the base substrate.

크롬막(20) (필링 버퍼층)은 기저 기판(10) 상에 형성된다(도 2a 참조). 예를 들어, 사파이어 결정으로 형성된 기판이 기저 기판(10)으로 마련된다. 크롬막(20)은 기저 기판(10)의 상측 표면 상에 형성되며, 즉 사파이어 결정의 (0001) 평면 상에 형성된다.The chromium film 20 (filling buffer layer) is formed on the base substrate 10 (see Fig. 2A). For example, a substrate formed of sapphire crystal is provided as the base substrate 10. The chromium film 20 is formed on the upper surface of the base substrate 10, that is, on the (0001) plane of the sapphire crystal.

보다 상세하게는, 먼저, 상측 표면(10a)의 청결함을 보장하기 위하여, 기저 기판(10)이 일반적인 반도체 기판의 세정 방법에 의하여 세정된다(유기 세정에 의하여 유기물을 제거하고, 산/알칼리/순수(pure water) 세정에 의하여 오염물/파티 클을 제거함). 이어서, 크롬막(20)을 형성하기 위하여 불활성 가스(예를 들어, 아르곤 가스)의 분위기에서 스퍼터링에 의하여 청결함이 보장된 상측 표면(10a) 상에 크롬 금속막이 형성된다. More specifically, first, in order to ensure the cleanness of the upper surface 10a, the base substrate 10 is cleaned by a general method of cleaning a semiconductor substrate (organic matter is removed by organic cleaning, and acid / alkali / Pure water wash to remove contaminants / particles). Subsequently, a chromium metal film is formed on the upper surface 10a which is ensured by sputtering in an atmosphere of an inert gas (for example, argon gas) to form the chromium film 20.

도 1의 단계 S2에 있어서, 크롬막(20) 상에 크롬막(20)을 부분적으로 덮는 마스크 패턴(40)이 형성된다. In step S2 of FIG. 1, a mask pattern 40 partially covering the chromium film 20 is formed on the chromium film 20.

보다 상세하게는, 예를 들어, 기상 증착에 의하여 크롬막(20) 상에 마스크 패턴(40)으로 기능하는 마스크층(미도시)이 형성된다. 예를 들어, 실리콘 산화물(SiO2) 마스크층은, 기저 기판(10)의 온도를 350℃로 유지하면서, 플라즈마 화학 기상 증착(CVD)에 의하여 실란(silane) 가스와 웃음 가스(laughter gas, N2O)를 이용하여 크롬막(20) 상에 형성된다. 상기 마스크층의 두께는, 예를 들어 300 nm이다. In more detail, the mask layer (not shown) which functions as the mask pattern 40 is formed on the chromium film 20 by vapor deposition, for example. For example, the silicon oxide (SiO 2 ) mask layer maintains the temperature of the base substrate 10 at 350 ° C., and thus, a silane gas and a laugher gas N by plasma chemical vapor deposition (CVD). using 2 O) is formed on the chromium film 20. The thickness of the said mask layer is 300 nm, for example.

마스크 패턴(40)으로 패터닝되는 마스크층은, 예를 들어, 열 CVD, 스퍼터링, 또는 스핀-온(spin-on) 방법에 의하여 형성될 수 있다. The mask layer patterned into the mask pattern 40 may be formed by, for example, thermal CVD, sputtering, or spin-on methods.

마스크 패턴(40)을 형성하기 위하여, 상기 마스크층은, 예를 들어, 포토리소그래피에 의하여 패터닝된다(도 2b 참조). 도 3a 에 도시된 바와 같이, 마스크 패턴(40)은 복수의 칩 영역들(CR) 및 주변 영역(PR)을 포함한다. 복수의 칩 영역들(CR)은 열과 행의 방향들로 어레이되어 있다. 주변 영역(PR)은 그리드(grid) 패턴으로 복수의 칩 영역들(CR)을 분할한다. 도 3b에 도시된 바와 같이,칩 영역(CR)은 상측에서 보면 라인 형상을 가지며, 복수의 라인 부분들(40a, 40b, 40c, ...)을 포함한다. 복수의 라인 부분들(40a, 40b, 40c, ...) 각각은, 예를 들어, 3

Figure 112009016777258-pat00001
의 폭 및 12
Figure 112009016777258-pat00002
의 간격을 가진다. 즉, 복수의 결정 부재들(60, 하기에 설명함)이 형성되는 영역들(칩 영역들(CR))을 부분적으로 덮도록, 마스크 패턴(40)이 형성된다. 도 3b는 도 3a의 점선으로 표시된 부분을 확대하여 도시한 것임에 유의한다.In order to form the mask pattern 40, the mask layer is patterned by, for example, photolithography (see FIG. 2B). As shown in FIG. 3A, the mask pattern 40 includes a plurality of chip regions CR and a peripheral region PR. The plurality of chip regions CR are arranged in the directions of columns and rows. The peripheral area PR divides the plurality of chip areas CR in a grid pattern. As shown in FIG. 3B, the chip region CR has a line shape when viewed from above, and includes a plurality of line portions 40a, 40b, 40c,... Each of the plurality of line portions 40a, 40b, 40c, ... is, for example, 3
Figure 112009016777258-pat00001
Width and 12
Figure 112009016777258-pat00002
Has the interval of. That is, the mask pattern 40 is formed to partially cover the regions (chip regions CR) in which the plurality of crystal members 60 (described below) are formed. 3B is an enlarged view of a portion indicated by a dotted line in FIG. 3A.

단계 S6(하기에 설명함)에서 마스크 패턴(40)을 식각하는 시작점이 기저 기판(10)의 에지에 위치하므로, 마스크 패턴(40)의 주변 영역(PR)의 적어도 하나의 단부는, 바람직하게는, 기저 기판(10)의 에지까지 연속적으로 연장된다. 또한, 마스크 패턴(40)의 칩 영역(CR) 내의 라인 부분들(40a, 40b, 40c, ...) 각각의 적어도 하나의 단부는, 바람직하게는, 주변 영역(PR)과 교차한다. 마스크 패턴(40) 내의 주변 영역(PR) 내의 두 개의 칩 영역들(CR) 사이에 개재된 상기 부분의 폭은 단계 S5(하기에 설명함) 에서 구조(ST)가 접촉되지 않고 성장하도록 결정된다.Since the starting point for etching the mask pattern 40 in step S6 (described below) is located at the edge of the base substrate 10, at least one end of the peripheral region PR of the mask pattern 40 is preferably Extends continuously to the edge of the base substrate 10. Also, at least one end of each of the line portions 40a, 40b, 40c, ... in the chip region CR of the mask pattern 40 preferably crosses the peripheral region PR. The width of the portion interposed between two chip regions CR in the peripheral region PR in the mask pattern 40 is determined such that the structure ST grows without contacting in step S5 (described below). .

마스크 패턴(40)의 주변 영역(PR) 내의 두 개의 칩 영역들(CR) 사이에 개재된 상기 부분의 폭은 (도 3c 참조), 단계 S5(하기에 설명함) 에서 성장한 결정층을 식각하거나 또는 스트라이브하기에 필요한 값으로 결정될 수 있다. 도 3c는 도 3b의 선 B-B'를 따라 절취된 단면도이다.The width of the portion interposed between two chip regions CR in the peripheral region PR of the mask pattern 40 (see FIG. 3C) may be used to etch the crystal layer grown in step S5 (described below) or Or a value needed to scribe. 3C is a cross-sectional view taken along the line BB ′ of FIG. 3B.

칩 영역(CR) 내의 마스크 패턴(40)의 두께(t)는, 바람직하게는, 0.05 내지 1.0

Figure 112009016777258-pat00003
이고, 더 바람직하게는, 0.1 내지 0.5
Figure 112009016777258-pat00004
이다. 상기 필링(peeling) 버퍼층의 식각 시간을 감소시키기 위하여, 상기 두께(t)는 큰 것이 바람직하다. 그러나, 상기 두께(t)가 너무 크면, 질화 또는 성장 중에 막이 벗겨질 수 있다. The thickness t of the mask pattern 40 in the chip region CR is preferably 0.05 to 1.0.
Figure 112009016777258-pat00003
More preferably, 0.1 to 0.5
Figure 112009016777258-pat00004
to be. In order to reduce the etching time of the peeling buffer layer, the thickness t is preferably large. However, if the thickness t is too large, the film may peel off during nitriding or growth.

칩 영역(CR) 내에서 라인 형상을 각각 가지는 라인 부분들(40a, ...)은, 바람직하게는, 기저 기판(10)의 [1-100] 방향으로 연장된다(바람직하게는, ±3도 이내의 편차를 가짐). 라인 부분들(40a, ...)이 기저 기판(10)의 [1-100] 방향으로 연장되는 경우에 있어서, 라인 부분들(40a, ...)이 다른 방향으로 연장되는 경우에 비하여, 상기 갈륨 질화물(GaN) 결정 부재(하기에 설명함)가 상기 라인 부분들(40a, ...) 각각의 양 측면들로부터 상기 라인 부분들 위로 측방향으로 성장할 때, 상기 갈륨 질화물 결정 부재의 결정 방위들은 균일하게 유지되는 반면, 상기 갈륨 질화물 결정 부재가 용이하게 합체된다. The line portions 40a, ... each having a line shape in the chip region CR preferably extend in the [1-100] direction of the base substrate 10 (preferably, ± 3 With deviations within degrees). In the case where the line portions 40a, ... extend in the [1-100] direction of the base substrate 10, as compared with the case where the line portions 40a, ... extend in the other direction, When the gallium nitride (GaN) crystal member (described below) grows laterally over the line portions from both sides of each of the line portions 40a, ..., the crystal of the gallium nitride crystal member The orientations remain uniform, while the gallium nitride crystal member is easily coalesced.

칩 영역(CR) 내의 라인 부분들(40a, ...) 각각의 폭은, 바람직하게는, 1 내지 10

Figure 112009016777258-pat00005
이다. 상기 폭(w)이 1
Figure 112009016777258-pat00006
에 비하여 작은 경우에는, 포토리소그래피와 같은 상대적으로 간단한 패터닝 공정에 의하여 라인 부분들을 형성하는 것이 어렵다. 또한, 식각제의 침투 속도가 느리고, 이에 따라 식각 시간이 연장된다. 상기 폭(w)이 10
Figure 112009016777258-pat00007
와 동일하거나 큰 경우에는, 갈륨 질화물 결정 부재(하기에 설명함)가 상기 라인 부분들(40a, ...) 각각의 양 측면들로부터 상기 라인 부분들 위로 측방향으로 성장할 때, 상기 갈륨 질화물 결정 부재의 결정 방위들은 균일하게 유지되면서도, 상기 갈륨 질화물 결정 부재가 합체되기는 어렵다. 따라서, 주변 영역(PR)의 폭은, 바람직하게는, 50
Figure 112009016777258-pat00008
이다.The width of each of the line portions 40a, ... in the chip region CR is preferably from 1 to 10.
Figure 112009016777258-pat00005
to be. The width (w) is 1
Figure 112009016777258-pat00006
In the case of being small compared to the above, it is difficult to form the line portions by a relatively simple patterning process such as photolithography. In addition, the penetration rate of the etchant is slow, thereby extending the etching time. The width (w) is 10
Figure 112009016777258-pat00007
Is equal to or greater than, the gallium nitride crystal when the gallium nitride crystal member (described below) grows laterally over the line portions from both sides of each of the line portions 40a, ... While the crystal orientations of the member remain uniform, it is difficult for the gallium nitride crystal member to coalesce. Therefore, the width of the peripheral area PR is preferably 50
Figure 112009016777258-pat00008
to be.

라인 부분들(40a, ...) 사이의 간격(p)은, 바람직하게는, 1 내지 20

Figure 112009016777258-pat00009
이다. 상기 간격(p)이 1
Figure 112009016777258-pat00010
에 비하여 작은 경우에는, 포토리소그래피와 같은 상대 적으로 간단한 패터닝 공정에 의하여 라인 부분들을 형성하는 것이 어렵다. 상기 간격(p)이 20
Figure 112009016777258-pat00011
와 동일하거나 큰 경우에는, 상기 라인 부분들 하측의 상기 필링 버퍼층의 폭(또는 면적)이 커지므로, 상기 라인 부분들의 측면 표면들에 대하여 수직인 방향으로 상기 식각 액이 침투하는 거리가 크고, 이에 따라 식각 시간이 연장된다.The spacing p between the line portions 40a, ... is preferably from 1 to 20
Figure 112009016777258-pat00009
to be. The interval p is 1
Figure 112009016777258-pat00010
In the small case, it is difficult to form the line portions by a relatively simple patterning process such as photolithography. The interval p is 20
Figure 112009016777258-pat00011
In this case, the width (or area) of the filling buffer layer under the line portions is increased, so that the etching liquid penetrates in a direction perpendicular to the side surfaces of the line portions. As a result, the etching time is extended.

마스크 패턴(40)은, 선택적 성장 및 선택적 식각이 상대적으로 용이하므로, 바람직하게는, 비정질 물질로 형성된다. 마스크 패턴(40)의 물질은, 바람직하게는, III 족 질화물 결정 부재를 형성하는 동일한 III 족를 가지지 않는 산화물 또는 질화물일 수 있다. 상기 III 족 질화물 결정 부재가 상기 III 족 원소로서 갈륨(Ga), 알루미늄(Al), 또는 인듐(In)을 포함하는 경우에 있어서, 마스크 패턴(40)의 물질은, 바람직하게는, SiO2, SiNx, SiOxNy, Si, 또는 이들의 혼합물 중의 적어도 하나를 포함할 수 있다.Since the mask pattern 40 is relatively easy to selectively grow and selectively etch, the mask pattern 40 is preferably formed of an amorphous material. The material of the mask pattern 40 may preferably be an oxide or nitride that does not have the same group III to form a group III nitride crystal member. In the case where the group III nitride crystal member contains gallium (Ga), aluminum (Al), or indium (In) as the group III element, the material of the mask pattern 40 is preferably SiO 2 , SiN x , SiO x N y , Si, or a mixture thereof.

상측에서 볼 때에, 마스크 패턴(40) 내의 칩 영역(CR)의 형상은 라인 형상 이외의 다른 형상일 수 있다. 상측에서 볼 때에, 마스크 패턴(40)의 형상은, 예를 들어, 도트(dot) 형상, 육각형(hexagonal) 형상, 또는 십자가(crossing) 형상일 수 있다. 마스크 패턴(40)의 단면 형상은 역 메사(inverted mesa) 형상일 수 있다. 역 메사 형상은 식각제를 제공하기 위한 경로의 단면을 효과적으로 증가시킬 수 있으므로, 직립한 메사 형상과 비교하여, 상기 필링 버퍼층의 식각 시간을 용이하게 감소시킬 수 있다. 양쪽 경우 모두에 있어서, 단계 S6 (하기에 설명함)에서의 마 스크 패턴(40)의 식각의 시작 지점이 기저 기판(10)의 에지에 위치하기 때문에, 마스크 패턴(40) 내의 주변 영역(PR)의 적어도 하나의 단부는, 바람직하게는, 기저 기판(10)의 상기 에지에까지 연속적으로 연장된다. 또한, 마스크 패턴(40)의 칩 영역(CR) 내의 라인 부분들(40a, 40b, 40c, ...) 각각의 적어도 하나의 단부는, 바람직하게는, 주변 영역(PR)과 교차한다.When viewed from above, the shape of the chip region CR in the mask pattern 40 may be a shape other than the line shape. When viewed from above, the shape of the mask pattern 40 may be, for example, a dot shape, a hexagonal shape, or a crossing shape. The cross-sectional shape of the mask pattern 40 may be an inverted mesa shape. The inverted mesa shape can effectively increase the cross section of the path for providing the etchant, so that the etching time of the filling buffer layer can be easily reduced compared to the upright mesa shape. In both cases, since the starting point of the etching of the mask pattern 40 in step S6 (described below) is located at the edge of the base substrate 10, the peripheral area PR in the mask pattern 40 At least one end of) preferably extends continuously to the edge of the base substrate 10. Also, at least one end of each of the line portions 40a, 40b, 40c, ... in the chip region CR of the mask pattern 40 preferably crosses the peripheral region PR.

도 1의 단계 S3에 있어서, 크롬막(20)의 표면 상의 상기 마스크 패턴에 의하여 노출된(40) 영역들은 질화되어, 크롬막(20)을 부분적으로 크롬 질화물막(30) (다른 필링 버퍼층)으로 변화시킨다.In step S3 of FIG. 1, regions 40 exposed by the mask pattern on the surface of the chromium film 20 are nitrided to partially chromium film 20 chromium nitride film 30 (another filling buffer layer). To change.

보다 상세하게는, 도 1의 단계 S2를 거친 샘플은 갈륨 질화물 결정을 성장시키기 위하여 성장 장치로 이송되고, 질화 공정을 거치게 된다.More specifically, the sample that passed through step S2 of FIG. 1 is transferred to a growth apparatus to grow gallium nitride crystals and subjected to nitriding process.

상기 샘플은 질소를 포함하는 환원성 가스의 분위기에서 열 질화 공정을 거치게 되며, 상기 마스크 패턴(40)에 의하여 노출된 영역들에 인접한 크롬막(20)을 질화하여 크롬 질화물막(30)을 형성한다(도 2c 참조). 질소를 포함하는 상기 환원성 가스는, 바람직하게는, 암모니아 또는 히드라진(hydrazine) 중 적어도 어느 하나를 포함한다. 이때에, 크롬 질화물막(30)의 결정도를 개선하기 위한 관점으로부터, 기저 기판(10)의 가열 온도는, 바람직하게는, 1000℃(이를 포함함)(즉 l,273K, 이를 포함함) 또는 그 이상이고, 1300℃(이를 포함함) 또는 그 이하이다.The sample undergoes a thermal nitriding process in an atmosphere of a reducing gas containing nitrogen, and nitrides the chromium film 20 adjacent to the regions exposed by the mask pattern 40 to form the chromium nitride film 30. (See FIG. 2C). The reducing gas containing nitrogen preferably contains at least one of ammonia or hydrazine. At this time, from the viewpoint of improving the crystallinity of the chromium nitride film 30, the heating temperature of the base substrate 10 is preferably 1000 ° C (including this) (that is, 1,273K, or the like) or It is more than 1300 degreeC (and including this) or less.

예를 들어, 기저 기판(10)이 알루미늄을 포함하는 경우에는, 1000℃(이를 포함함) 또는 그 이상이고, 1300℃(이를 포함함) 또는 그 이하의 가열 온도에서의 질화는, 기저 기판(10) 및 크롬 질화물막(30)으로부터 알루미늄과 질소 원자들을 각 각 확산시킨다. 상기 공정에 의하여, 알루미늄 질화물을 포함하는 중간층(미도시)이 기저 기판(10)과 크롬 질화물막(30) 사이에 형성된다. 상기 중간층은, 그 결정 격자들이 기저 기판(10)에 대하여 특정한 방향으로 균일하게 방위되는 동안, 크롬 질화물막(30)을 재배열하도록 도움을 줄 수 있다. 열 질화 공정의 하나의 예로서, 기저 기판(10)의 가열 온도는, 예를 들어, 1,080℃이다.For example, when the base substrate 10 includes aluminum, the nitride at 1000 ° C. (inclusive) or higher, and the heating temperature of 1300 ° C. (including) or lower, may be selected from the base substrate ( 10) and aluminum and nitrogen atoms are diffused from the chromium nitride film 30, respectively. By the above process, an intermediate layer (not shown) containing aluminum nitride is formed between the base substrate 10 and the chromium nitride film 30. The intermediate layer may help to rearrange the chromium nitride film 30 while the crystal lattice is uniformly oriented in a particular direction with respect to the base substrate 10. As one example of the thermal nitriding process, the heating temperature of the base substrate 10 is, for example, 1,080 ° C.

크롬 질화물막(30)의 평균 막 두께는, 바람직하게는, 크롬 질화물막(30)의 결정도를 개선하기 위한 관점으로부터 10 nm(이를 포함함) 또는 그 이상 및 68 nm(이를 포함함) 또는 그 이하의 범위에 포함된다. 크롬 질화물막(30)의 평균 막 두께는 단면 TEM에 의하여 불균일성을 측정하여 계산될 수 있고, 질화되기 전에 크롬막(20)의 두께의 1.5배로 확인되었다.The average film thickness of the chromium nitride film 30 is preferably 10 nm or more and 68 nm or more from the viewpoint of improving the crystallinity of the chromium nitride film 30. It is included in the following ranges. The average film thickness of the chromium nitride film 30 can be calculated by measuring the nonuniformity by the cross-sectional TEM, and was found to be 1.5 times the thickness of the chromium film 20 before being nitrided.

크롬 질화물막(30)의 평균 막 두께가 10 nm 보다 작은 경우, 즉 상기 크롬막의 두께가 7 nm 보다 작은 경우에는, 기저 기판(10)의 상측 표면(10a)은 종종 부분적으로 노출된다. 이러한 경우에 있어서, 갈륨 질화물의 초기 성장층은 갈륨 질화물 에피택시 성장에 의하여 기저 기판(10) 및 크롬 질화물막(30) 모두로부터 성장을 시작한다(하기에 설명함). 이러한 일이 발생하면, 상기 결정도는 도 6a의 단계(하기에 설명함)에서 개선되지 않거나, 또는 결정 성장된 후에 많은 수의 피트들(pits)이 도 6a의 단계(하기에 설명함)에서 갈륨 질화물의 표면 내에서 성장될 수 있고, 이는 기저 기판(10)으로부터 성장한 상기 갈륨 질화물 초기 성장층과 크롬 질화물막(30)으로부터 성장한 상기 갈륨 질화물 초기 성장층 사이의 결정 방위가 다르기 때문이다. 또한, 크롬 질화물막(30)의 평균 막 두께가 68 nm에 비하여 큰 경우에는, 상술한 열질화 공정에서 크롬 질화물막(30)의 고상 에피택시 성장이 기저 기판(10) 상에 균일하게 진행될 수 없으므로, 크롬 질화물막(30)은 다결정이 될 수 있다. 이러한 경우에는, 도 6a의 단계(하기에 설명함)에서 크롬 질화물막(30) 상에 성장하는 갈륨 질화물은 모자이크 결정(mosaic crystal) 또는 다결정이 되고, 또한 결정도는 갈륨 질화물 에피택시 성장 동안에 개선되지 않는다(하기에 설명함). When the average film thickness of the chromium nitride film 30 is smaller than 10 nm, that is, when the thickness of the chromium film is smaller than 7 nm, the upper surface 10a of the base substrate 10 is often partially exposed. In this case, the initial growth layer of gallium nitride starts to grow from both the base substrate 10 and the chromium nitride film 30 by gallium nitride epitaxy growth (described below). If this happens, the crystallinity is not improved in the step of FIG. 6A (described below), or a large number of pits are gallium in the step of FIG. 6A (described below) after crystal growth. It can be grown within the surface of the nitride because the crystal orientation is different between the gallium nitride initial growth layer grown from the base substrate 10 and the gallium nitride initial growth layer grown from the chromium nitride film 30. In addition, when the average film thickness of the chromium nitride film 30 is larger than 68 nm, solid phase epitaxy growth of the chromium nitride film 30 can be uniformly progressed on the base substrate 10 in the above-described thermal nitriding process. Therefore, the chromium nitride film 30 may be polycrystalline. In this case, the gallium nitride growing on the chromium nitride film 30 in the step (described below) of FIG. 6A becomes a mosaic crystal or polycrystal, and the crystallinity is not improved during the gallium nitride epitaxy growth. (Described below).

도 4에 도시된 바와 같이, 크롬 질화물막(30)은 측 방향으로 연속적으로 정렬되는 복수의 피라미드형 미세 결정들(31)로거 형성될 수 있다.As shown in FIG. 4, the chromium nitride film 30 may be formed with a plurality of pyramidal fine crystals 31 that are continuously aligned laterally.

도 1의 단계 S4에 있어서, 초기 성장층(50)은 크롬 질화물막(30) 상에 성장한다.  In step S4 of FIG. 1, the initial growth layer 50 is grown on the chromium nitride film 30.

예를 들어, 5

Figure 112009016777258-pat00012
의 두께를 가지는 초기 성장층(50)은, 기저 기판(10)의 온도를 900℃로 설정하여, 수소화물 기상 에피택시(Hydride Vapor Phase Epitaxy, HVPE)를 이용하여 성장 소자 내에 형성된다(도 5a 내지 도 5c 참조). For example, 5
Figure 112009016777258-pat00012
An initial growth layer 50 having a thickness of is formed in the growth element by using a hydride vapor phase epitaxy (HVPE) by setting the temperature of the base substrate 10 to 900 ° C (FIG. 5A). To FIG. 5C).

초기 성장층(50)이 측 방향으로 연속적으로 정렬되는 복수의 피라미드형 미세 결정들(31) (도 4 참조) 로서 성장한 크롬 질화물막(30) 상에 형성된 경우에는, 평평한 표면을 가지도록 성장할 수 있다. 초기 성장층(50)은, 미세 결정들(31)이 인접하여 존재하는 경우에, 상대적으로 높은 성장 온도(900℃)에서 용이하게 성장할 수 있다.When the initial growth layer 50 is formed on the chromium nitride film 30 grown as a plurality of pyramidal fine crystals 31 (see FIG. 4) continuously aligned laterally, it can grow to have a flat surface. have. The initial growth layer 50 can easily grow at relatively high growth temperatures (900 ° C.) when the microcrystals 31 are present adjacently.

크롬 질화물막(30)을 형성하지 않고, 초기 성장층이 사파이어 기판의 직접적으로 상에 성장하는 경우를 가정한다. 이러한 경우에 있어서, 초기 성장층은 평평 한 표면을 가지도록 성장하지 못하고, 이는 상기 사파이어 기판의 표면 상의 핵생성이 상대적으로 높은 성장 온도(900℃)에서도 발생하지 않기 때문이다.It is assumed that the initial growth layer grows directly on the sapphire substrate without forming the chromium nitride film 30. In this case, the initial growth layer does not grow to have a flat surface because nucleation on the surface of the sapphire substrate does not occur even at a relatively high growth temperature (900 ° C.).

초기 성장층(50)의 두께는 마스크 패턴(40)의 두께의 비하여 작을 수 있고(도 5a 참조), 마스크 패턴(40)의 두께에 비하여 크지만, 또한 측 방향으로 초기 성장층(50)이 합체되지 못할 정도로 작을 수 있고(도 5b 참조), 또는 마스크 패턴(40)의 두께에 비하여 크고, 측 방향으로 초기 성장층(50)이 합체하기 충분하게 클 수 있다(도 5c 참조). The thickness of the initial growth layer 50 may be smaller than the thickness of the mask pattern 40 (see FIG. 5A), and larger than the thickness of the mask pattern 40, but also the lateral growth of the initial growth layer 50 in the lateral direction. It may be small enough to not coalesce (see FIG. 5B), or larger than the thickness of the mask pattern 40, and may be large enough to allow the initial growth layer 50 to coalesce laterally (see FIG. 5C).

상술한 바와 같이, 크롬 질화물막(30)의 결정도는 우수하다. 따라서, 도 5a 및 도 5b의 경우에 있어서, 초기 성장층(50)의 결정은 우수한 결정도를 가지고 성장한다. 도 5c의 경우에 있어서, 초기 성장층(50)이 라인 부분들(40a, ...) 각각의 양 측면으로부터 상기 라인 부분들 위로 측방향으로 성장할 때, 상기 초기 성장층(50)의 결정 방위들은 균일하게 유지되면서, 초기 성장층(50)이 합체된다.As described above, the crystallinity of the chromium nitride film 30 is excellent. Thus, in the case of FIGS. 5A and 5B, the crystal of the initial growth layer 50 grows with excellent crystallinity. In the case of FIG. 5C, the crystal orientation of the initial growth layer 50 when the initial growth layer 50 grows laterally over the line portions from both sides of each of the line portions 40a,... They remain uniform, while the initial growth layer 50 is coalesced.

도 1의 단계 S5에 있어서, III 족 질화물 결정은 크롬 질화물막(30)의 표면 상에 상기 마스크 패턴(40)에 의하여 노출된 영역들로부터 성장하여(도 3a 내지 도 3c 참조), 크롬 질화물막(30)과 마스크 패턴(40)을 부분적으로 덮도록, 복수의 결정 부재들(60)은 그들 사이에 간극들(80)을 가지고 배열되는 구조(ST)를 형성한다(도 9a 참조). 즉, 마스크 패턴(40)의 주변 영역(PR) 내의 두 개의 칩 영역들(CR) 사이에 개재된 부분의 폭은 구조(ST)가 접촉되지 않고(intact) 성장하도록 결정될 수 있다. 이에 따라, 복수의 결정 부재들(60)은, 구조(ST)를 형성하기 위하여 그들 사이에 간극들(80)을 가지고, 크롬 질화물막(30)의 표면 상에 상기 마스크 패 턴(40)에 의하여 노출된 영역들로부터 성장한다. 또한, 전극(90)은 결정 부재(60)의 상측 표면 상에 형성된다.In step S5 of FIG. 1, the group III nitride crystal is grown from the regions exposed by the mask pattern 40 on the surface of the chromium nitride film 30 (see FIGS. 3A to 3C), thereby forming the chromium nitride film. To partially cover 30 and mask pattern 40, a plurality of crystal members 60 form a structure ST arranged with gaps 80 therebetween (see FIG. 9A). That is, the width of the portion interposed between the two chip regions CR in the peripheral area PR of the mask pattern 40 may be determined to grow without contacting the structure ST. Accordingly, the plurality of crystal members 60 have gaps 80 therebetween to form the structure ST, and the plurality of crystal members 60 are formed on the mask pattern 40 on the surface of the chromium nitride film 30. Thereby growing from the exposed areas. In addition, the electrode 90 is formed on the upper surface of the crystal member 60.

예를 들어, V/III 비율을 25로 설정하고, 기저 기판(10)의 온도를 1040℃로 설정하여, 500

Figure 112009016777258-pat00013
의 두께를 가지는 III 족 질화물 결정 부재(60)를 성장 장치 내에 수소화물 기상 에피택시(HVPE)를 이용하여 형성한다(도 6a 내지 도 6c 참조). 결정 부재로부터 칩을 얻기 위하여, 그 두께는, 바람직하게는, 3
Figure 112009016777258-pat00014
이거나 또는 그 이상이다.For example, the V / III ratio is set to 25, the temperature of the base substrate 10 is set to 1040 ° C, and 500
Figure 112009016777258-pat00013
A group III nitride crystal member 60 having a thickness of is formed in the growth apparatus using hydride gas phase epitaxy (HVPE) (see FIGS. 6A to 6C). In order to obtain a chip from the crystal member, the thickness thereof is preferably 3
Figure 112009016777258-pat00014
Or more.

초기 성장층(50)의 두께는, 예를 들어, 수 마이크로 미터 내지 약 10

Figure 112009016777258-pat00015
일 수 있다. The thickness of the initial growth layer 50 may be, for example, from a few micrometers to about 10
Figure 112009016777258-pat00015
Can be.

상술한 바와 같이, 초기 성장층(50)의 결정도는 우수하다. 따라서, 도 6a 및 도 6b의 경우에 있어서, 결정 부재(60)가 라인 부분들(40a, ...) 각각의 양 측면으로부터 상기 라인 부분들 위로 측방향으로 성장할 때, 결정 부재(60)의 결정 방위들이 균일하게 유지되면서, 결정 부재(60)가 합체된다. 도 6c의 경우에 있어서, 결정 부재(60)의 결정은 우수한 결정도를 가지고 성장한다. 기저 기판(10)의 온도를 1040℃ 이상으로, 예를 들어 1080℃로 설정하여 III 족 질화물 결정 부재(60)를 형성하면, 더 용이하게 합체된다.As described above, the crystallinity of the initial growth layer 50 is excellent. Thus, in the case of FIGS. 6A and 6B, when the crystal member 60 grows laterally over the line portions from both sides of each of the line portions 40a,... While the crystal orientations remain uniform, the crystal member 60 is coalesced. In the case of FIG. 6C, the crystal of the crystal member 60 grows with excellent crystallinity. When the temperature of the base substrate 10 is set to 1040 ° C. or higher, for example, 1080 ° C. to form the group III nitride crystal member 60, it is more easily coalesced.

마스크 패턴(40)의 주변 영역(PR) 내에 두 개의 칩 영역들(CR) 사이에 개재된 부분의 폭(도 3c 참조)은, 단계 S5에서 성장한 상기 결정층을 식각 또는 스크라이브하기 위하여 필요한 값으로서 결정될 수 있다. 이러한 경우에 있어서, 단계 S5에서, 크롬 질화물막(30)의 표면 상의 상기 마스크 패턴(40)에 의하여 노출된 영역들로부터 크롬 질화물막(30)과 마스크 패턴(40)을 덮도록, 복수의 결정 부재들(60)로서 기능하는 III 족 질화물 결정층(미도시)이 형성될 수 있다. 이러한 경우에 있어서, 마스크 패턴(40)에 따른 3차원 구조가 상기 결정층의 상측 표면 상에 형성된다. 이어서, 상기 결정층의 부분(마스크 패턴(40) 내의 주변 영역(PR)에 상응하는 부분)이 선택적으로 제거되어(도 9a 참조), 상기 결정층의 상측 표면 상의 상기 3차원 구조에 따라, 간극들(80)을 형성하고(평탄화 하지 않음), 이에 따라 구조(ST)를 형성한다. 상기 결정층의 이러한 부분은 스크라이브 또는 식각에 의하여 제거될 수 있다. 이러한 방법에 있어서, 마스크 패턴(40)의 주변 영역(PR) 내의 두 개의 칩 영역들(CR) 사이에 개재된 부분의 폭을 구조(ST)가 접촉되지 않고(intact) 성장하고 식각 또는 스크라이브에 필요한 수치와 동일하거나 작은 값으로서 결정하여, 구조(ST)를 형성할 수 있다. 이것은 하나의 기저 기판(10)으로부터 얻을 수 있는 칩들의 갯수(수율)을 개선할 수 있다.The width of the portion interposed between the two chip regions CR in the peripheral region PR of the mask pattern 40 (see FIG. 3C) is a value necessary for etching or scribing the crystal layer grown in step S5. Can be determined. In this case, in step S5, the plurality of crystals are covered so as to cover the chromium nitride film 30 and the mask pattern 40 from the areas exposed by the mask pattern 40 on the surface of the chromium nitride film 30. A group III nitride crystal layer (not shown) that functions as the members 60 can be formed. In this case, a three-dimensional structure according to the mask pattern 40 is formed on the upper surface of the crystal layer. Subsequently, a portion of the crystal layer (a portion corresponding to the peripheral region PR in the mask pattern 40) is selectively removed (see FIG. 9A), and according to the three-dimensional structure on the upper surface of the crystal layer, a gap Field 80 is formed (not flattened), thereby forming structure ST. This part of the crystal layer can be removed by scribing or etching. In this method, the width of the portion interposed between the two chip regions CR in the peripheral region PR of the mask pattern 40 is grown without the structure ST contacting (etching) and etched or scribed. The structure ST can be formed by determining it as a value equal to or smaller than the required numerical value. This can improve the number (yield) of chips that can be obtained from one base substrate 10.

복수의 결정 부재들(60) 각각의 단부들(60a, 60b)을 식각한다(도 9b 참조). 상기 공정에 의하여, 하측 폭에 비하여 큰 상측 폭을 가지는 간극들(81)이 형성된다. The ends 60a and 60b of each of the plurality of crystal members 60 are etched (see FIG. 9B). By the above process, gaps 81 having a larger upper width than the lower width are formed.

간극들(81)은 스핀-온 방법(spin-on method)에 의하여 매립 물질(82)로 충진지고, 간극들(81) 이외의 영역 내의 매립 물질(82)은 리소그래피에 의하여 제거된다. 상기 스핀-온 방법의 사용은 후속 공정에서 매립 물질(82) (예를 들어, SiO2) 의 식각을 용이하게 한다.The gaps 81 are filled with the buried material 82 by the spin-on method, and the buried material 82 in an area other than the gaps 81 is removed by lithography. The use of the spin-on method facilitates etching of buried material 82 (eg, SiO 2 ) in subsequent processing.

결합층(83)이 구조(ST) 상에 형성되고, 강화층(84)이 결합층(83) 상에 형성된다. 결합층(83)은 주요 구성요소로서, 예를 들어, 주석(Sn) 또는 인듐(In)과 같은 약한 금속으로 형성된다. 강화층(84)은 금속으로 형성된다. The bonding layer 83 is formed on the structure ST, and the reinforcement layer 84 is formed on the bonding layer 83. The bonding layer 83 is a main component and is formed of a weak metal such as, for example, tin (Sn) or indium (In). The reinforcement layer 84 is formed of metal.

강화층(84)은, 결합층(83)을 형성하지 않고, 스퍼터링에 의한 소정의 두께에 비하여 크거나 또는 같은 두께를 가지도록 구조(ST) 상에 형성될 수 있다.The reinforcement layer 84 may be formed on the structure ST to have a thickness greater than or equal to a predetermined thickness by sputtering without forming the bonding layer 83.

도 1의 단계 S6에 있어서, 마스크 패턴(40)에 대한 제1 식각제를 이용하여 마스크 패턴(40)을 선택적으로 식각하여, 크롬 질화물막(30)에 대한 제2 식각제를 제공하는 채널들(ET) (즉, ETa, ETb, ETc, ...)을 형성한다(도 7a 내지 도 7c 참조). 또한, 매립 물질(82)(도 9d)은 선택적으로 식각되어, 간극들(81)을 다시 형성하고, 필링 버퍼층에 대한 식각제를 제공한다(도 10a 참조). In step S6 of FIG. 1, channels for selectively etching the mask pattern 40 using the first etchant for the mask pattern 40 to provide a second etchant for the chromium nitride layer 30. (ET) (ie ETa, ETb, ETc, ...) are formed (see FIGS. 7A-7C). In addition, the buried material 82 (FIG. 9D) is selectively etched to form the gaps 81 again and provide an etchant for the filling buffer layer (see FIG. 10A).

상기 제1 식각제에 대한 마스크 패턴(40)의 식각 속도는, 상기 제1 식각제에 대한 기저 기판(10), 크롬막(20), 크롬 질화물막(30) 및 결정 부재(60)의 식각 속도에 비하여 크다. 상기 식각 선택비는, 바람직하게는, 10 이거나 또는 그 보다 크다. 적어도 상기 결정 부재는, 바람직하게는, 거의 불용성이다. The etching speed of the mask pattern 40 with respect to the first etchant may be etched by the base substrate 10, the chromium film 20, the chromium nitride film 30, and the crystal member 60 with respect to the first etchant. Larger than speed The etching selectivity is preferably 10 or greater. At least the crystal member is preferably almost insoluble.

예를 들어, 마스크 패턴(40)이 SiO2, SiNx, SiOxNy, Si 및 이들의 혼합물의 적어도 하나를 포함하는 경우에는, 상기 제1 식각제는, 바람직하게는, 불화수소산(hydrofluoric acid) 용액이다. For example, when the mask pattern 40 comprises at least one of SiO 2 , SiN x , SiO x N y , Si and mixtures thereof, the first etchant is preferably hydrofluoric acid. acid) solution.

도 1의 단계 S7에 있어서, 채널들(ET) (즉, ETa, ETb, ETc, ...)을 통하여 제2 식각제가 크롬막(20)과 크롬 질화물막(30)에 공급되어, 선택적으로 식각되고, 이에 따라 초기 성장층(50)과 결정 부재들(60)이 기저 기판(10)으로부터 분리된다(도 8a 내지 도 8e 참조). 이때에, 복수의 결정 부재들(60)은 전극들(90)을 통하여 결합층(83)과 강화층(84)에 의하여 지지되므로, 그들은 기저 기판(10)으로부터 분리될 때에 산재되지 않는다(도 10b 참조). In step S7 of FIG. 1, the second etchant is supplied to the chromium film 20 and the chromium nitride film 30 through the channels ET (that is, ETa, ETb, ETc, ...), and optionally Etched, and thus, the initial growth layer 50 and the crystal members 60 are separated from the base substrate 10 (see FIGS. 8A-8E). At this time, since the plurality of crystal members 60 are supported by the bonding layer 83 and the reinforcing layer 84 through the electrodes 90, they are not scattered when separated from the base substrate 10 (FIG. 10b).

상기 제2 식각제에 대한 크롬막(20)과 크롬 질화물막(30)의 식각 속도들은 상기 제2 식각제에 대한 기저 기판(10) 및 결정 부재(60)의 식각 속도에 비하여 크다. 식각 선택비는, 바람직하게는, 10 이거나 또는 그 보다 크다. 적어도 상기 결정 부재는, 바람직하게는, 거의 불용성이다. The etching rates of the chromium film 20 and the chromium nitride film 30 with respect to the second etchant are larger than the etching rates of the base substrate 10 and the crystal member 60 with respect to the second etchant. The etching selectivity is preferably 10 or greater. At least the crystal member is preferably almost insoluble.

상기 제2 식각제는, 바람직하게는, 과염소산(perchloric acid, HClO4)과 세륨(IV) 암모늄 나이트레이트(cerium (IV) ammonium nitrate, Ce(NH4)2(NO3)6)의 혼합 용액이다.The second etchant, preferably, a mixed solution of perchloric acid (HClO 4 ) and cerium (IV) ammonium nitrate, Ce (NH 4 ) 2 (NO 3 ) 6 ) to be.

상기 스핀-온 방법에 의하여 초기 성장층(50)의 하측 표면 및 간극들(81)을 덮도록, 마스크층(85)이 형성된다. 마스크층(85) 내에 전극들이 형성되는 부분들 내에 개구부들(85a)이 형성된다(도 10c 참조). 마스크층(85)은 SiO2와 같은 낮은 점성 물질로 형성한다.The mask layer 85 is formed to cover the lower surface of the initial growth layer 50 and the gaps 81 by the spin-on method. Openings 85a are formed in portions in which electrodes are formed in the mask layer 85 (see FIG. 10C). The mask layer 85 is formed of a low viscosity material such as SiO 2 .

기상 증착 또는 스퍼터링에 의하여 마스크층(85)을 덮도록 전극들로 기능하는 전극층(86i)을 형성한다(도 10d 참조). An electrode layer 86i serving as electrodes is formed to cover the mask layer 85 by vapor deposition or sputtering (see FIG. 10D).

마스크층(85)을 식각제를 이용하여 식각한다. 초기 성장층(50)의 하측 표면 상의 소정의 부분들에 전극들(86)을 형성하기 위하여, 전극층(86i) 내의 개구부들(85a) 이외의 부분을 리프트-오프(lift-off)한다.The mask layer 85 is etched using an etchant. In order to form the electrodes 86 at predetermined portions on the lower surface of the initial growth layer 50, portions other than the openings 85a in the electrode layer 86i are lifted off.

식각제를 이용하여 결합층(83) 및 강화층(84)을 식각한다. 상기 공정에서, 초기 성장층(50)과 결정 부재(60)는 서로 분리된다. 상기 방법은 칩 크기의 소자로서 초기 성장층(50)과 결정 부재(60)를 구현할 수 있다.The bonding layer 83 and the reinforcement layer 84 are etched using an etchant. In this process, the initial growth layer 50 and the crystal member 60 are separated from each other. The method can implement the initial growth layer 50 and the crystal member 60 as a chip size device.

상술한 바와 같이, 기저 기판(10)과 초기 성장층(50) 및 복수의 결정 부재들(60) 각각 사이의 필링 버퍼층(크롬막(20) 및 크롬 질화물막(30))을 식각하는 단계에서, 식각제는 상기 필링 버퍼층에 채널들(ET)을 통하여 측방향 및 상측에서 공급될 수 있다. 이는, III 족 질화물 결정 부재로 형성된 소자의 제조에 있어서 상기 필링 버퍼층의 식각 시간을 감소시킬 수 있다.As described above, in the step of etching the peeling buffer layer (the chromium film 20 and the chromium nitride film 30) between the base substrate 10, the initial growth layer 50, and the plurality of crystal members 60, respectively. The etchant may be supplied laterally and upwardly through the channels ET to the filling buffer layer. This may reduce the etching time of the filling buffer layer in manufacturing a device formed of a group III nitride crystal member.

이어서, 본 발명의 제1 실시예에 따른 소자 제조 방법을 이용한 실험예를 설명하기로 한다.Next, an experimental example using the device manufacturing method according to the first embodiment of the present invention will be described.

본 발명의 실험예에 있어서, 칩 크기 소자로서 기저 기판으로부터 초기 성장층(50)과 결정 부재(60)의 분리하기 위하여 도 1의 단계 S1 내지 단계 S7의 공정을 수행하였다.In the experimental example of the present invention, the steps S1 to S7 of FIG. 1 were performed to separate the initial growth layer 50 and the crystal member 60 from the base substrate as a chip size element.

보다 상세하게는, 기저 기판(10)으로서 2-인치 기판의 1/4을 마련하였고, 단계 S1 내지 단계 S5를 수행하였다. 1.0 mm × 1.0 mm 칩 영역 내에서 300 nm의 두께를 가지는 마스크 패턴(40)을 불산 용액을 이용하여 식각하였다. 마스크 패턴(40)의 식각 시간은 1시간이었다. 이어서, 20 nm 크롬막(20) 및 크롬 질화물 막(30)을 과염소산(perchloric acid, HClO4)과 세륨(IV) 암모늄 나이트레이트(cerium (IV) ammonium nitrate, Ce(NH4)2(NO3)6)의 혼합 용액을 이용하여, 3 시간 동안 식각하였다. 결과적으로, 측방향의 식각 속도는 830

Figure 112009016777258-pat00016
/h이었다.More specifically, 1/4 of the 2-inch substrate was prepared as the base substrate 10, and steps S1 to S5 were performed. The mask pattern 40 having a thickness of 300 nm in a 1.0 mm × 1.0 mm chip region was etched using a hydrofluoric acid solution. The etching time of the mask pattern 40 was 1 hour. Subsequently, the 20 nm chromium film 20 and the chromium nitride film 30 were perchloric acid (HClO 4 ) and cerium (IV) ammonium nitrate, Ce (NH 4 ) 2 (NO 3). Using a mixed solution of 6 ), it was etched for 3 hours. As a result, the lateral etching speed is 830
Figure 112009016777258-pat00016
/ h.

비교예에 있어서, 초기 성장층(50)과 결정 부재(60)를 기저 기판(10)으로부터 분리하기 위하여, 도 1의 단계 S1, S3 내지 S5 및 S7를 수행하였다. In the comparative example, in order to separate the initial growth layer 50 and the crystal member 60 from the base substrate 10, steps S1, S3 to S5, and S7 of FIG. 1 were performed.

보다 상세하게는, 기저 기판(10)으로서 2-인치 기판의 1/4을 마련하였고, 마스크 패턴(40)을 형성하지 않고(즉, 상기 필링 버퍼층을 식각하는 채널들을 형성하지 않음), 필링 버퍼층(크롬막 및 크롬 질화물막), 초기 성장층(50) 및 결정 부재(60)를 기저 기판(10) 상에 각각 1.0 mm × 1.0 mm 칩 영역 내에 순차적으로 형성하였다. 이어서, 20 nm 크롬막(20) 및 크롬 질화물막(30)을 과염소산(perchloric acid, HClO4)과 세륨(IV) 암모늄 나이트레이트(cerium (IV) ammonium nitrate, Ce(NH4)2(NO3)6)의 혼합 용액을 이용하여, 3 시간 동안 식각하였다. 결과적으로, 측방향의 식각 속도는 50 내지 70

Figure 112009016777258-pat00017
/h이었다. More specifically, the base substrate 10 is provided with a quarter of a 2-inch substrate, and does not form a mask pattern 40 (ie, does not form channels for etching the filling buffer layer), and a filling buffer layer. (Chromium film and chromium nitride film), the initial growth layer 50 and the crystal member 60 were sequentially formed on the base substrate 10 in the 1.0 mm x 1.0 mm chip area, respectively. Subsequently, the 20 nm chromium film 20 and the chromium nitride film 30 were formed with perchloric acid (HClO 4 ) and cerium (IV) ammonium nitrate, Ce (NH 4 ) 2 (NO 3). Using a mixed solution of 6 ), it was etched for 3 hours. As a result, the lateral etching speed is 50 to 70
Figure 112009016777258-pat00017
/ h.

이러한 방법에 있어서, 본 실시예에 따른 기술의 사용은, 상기 필링 버퍼층을 식각하는 채널들이 형성되지 않는 경우와 비교하여, III 족 질화물 결정 부재로 형성된 기판의 제조에서 상기 필링 버퍼층의 식각 시간을 다음과 같이 감소시킬 수 있다.In this method, the use of the technique according to the present embodiment is followed by the etching time of the filling buffer layer in the manufacture of the substrate formed of the group III nitride crystal member, as compared with the case where the channels for etching the filling buffer layer are not formed. Can be reduced as

(50 내지 70

Figure 112009016777258-pat00018
/h) ÷ (830
Figure 112009016777258-pat00019
/h) ≒ (1/17 내지 1/12), (50 to 70
Figure 112009016777258-pat00018
/ h) ÷ (830
Figure 112009016777258-pat00019
/ h) ≒ (1/17 to 1/12),

제1 실시예에 따른 소자 제조 방법은, 티타늄막(70)을 형성하기 위하여 도 1의 상기 단계 S1과 단계 S3 사이에 단계 S11을 더 포함할 수 있다. 도 12의 상기 단계 S11에 있어서, 도 13a에 도시된 바와 같이, 티타늄막(70)은 크롬막(20) 상에 형성된다. 상기 단계 S11에 후속하는 상기 단계 S12에 있어서, 마스크 패턴(40)으로 기능하는 마스크층이 티타늄막(70) 상에 형성된다. 도 13b에 도시된 바와 같이, 상기 마스크층을 패터닝하여 마스크 패턴(40)을 형성하는 단계에 있어서, 라인 부분들(40a, ...)의 형상과 유사한 형상을 가지는 라인 부분들(70a, ...)을 티타늄막(70) 상에 형성하기 위하여, 마스크 패턴(40)에 의하여 덮이지 않은 부분의 티타늄막(70)은 제거된다. 이러한 경우에는, 불산 용액을 이용하여 티타늄막(70)을 식각할 수 있다. 상기 경우와 같이, 마스크 패턴(40)과 크롬막(20) 사이에 티타늄막(70)이 형성된 경우에 있어서, 실리콘 산화물(SiO2)를 이용하여 마스크 패턴(40)을 형성할 때에, 크롬막(20)의 표면이 산화되는 것을 방지할 수 있다. 이러한 방법은, 단계 S12에 후속하는 단계 S3에서 우수한 결정도를 가지는 크롬 질화물막(30)을 얻을 수 있고, 단계 S4에서 초기 성장층의 초기 성장을 수행할 수 있다. 결과적으로, 단계 S5에 있어서, 결정 부재(60)는, 측방향으로 성장되는 동안 그 결정 방위들을 균일하게 하면서 용이하게 합체될 수 있다(도 5a 또는 도 5b의 경우임). The device manufacturing method according to the first embodiment may further include step S11 between step S1 and step S3 of FIG. 1 to form the titanium film 70. In the step S11 of FIG. 12, as shown in FIG. 13A, the titanium film 70 is formed on the chromium film 20. In step S12 subsequent to step S11, a mask layer serving as the mask pattern 40 is formed on the titanium film 70. As shown in FIG. 13B, in the step of forming the mask pattern 40 by patterning the mask layer, the line portions 70a,..., Having a shape similar to that of the line portions 40a,. In order to form ..) on the titanium film 70, the titanium film 70 of the portion not covered by the mask pattern 40 is removed. In this case, the titanium film 70 may be etched using a hydrofluoric acid solution. As in the above case, in the case where the titanium film 70 is formed between the mask pattern 40 and the chromium film 20, when the mask pattern 40 is formed using silicon oxide (SiO 2 ), the chromium film is formed. The surface of 20 can be prevented from oxidizing. In this method, a chromium nitride film 30 having excellent crystallinity can be obtained in step S3 subsequent to step S12, and initial growth of the initial growth layer can be performed in step S4. As a result, in step S5, the crystal member 60 can be easily merged while making its crystal orientations uniform while growing laterally (in the case of FIG. 5A or 5B).

도 14, 도 15a 및 도 15b를 참조하여, 제2 실시예에 따른 소자 제조 방법을 설명하기로 한다. 도 14는 본 발명의 제2 실시예에 따른 소자 제조 방법을 도시하는 흐름도이다. 도 15a 및 도 15b는 본 발명의 제2 실시예에 따른 소자 제조 방법의 단계들을 도시하는 단면도들이다. 상기 제1 실시예와 다른 점들을 중심으로 하기에 설명하고, 동일한 설명은 생략하기로 한다.14, 15A, and 15B, a device manufacturing method according to a second embodiment will be described. 14 is a flowchart showing a device manufacturing method according to the second embodiment of the present invention. 15A and 15B are cross-sectional views showing steps of a device fabrication method according to a second embodiment of the present invention. The following description will focus on differences from the first embodiment, and the same description will be omitted.

본 발명의 제2 실시예에 따른 소자 제조 방법은 단계 S1과 S4 사이에 단계 S21 및 S22를 포함한다.The device manufacturing method according to the second embodiment of the present invention includes steps S21 and S22 between steps S1 and S4.

단계 S21에 있어서, 크롬 질화물막(130)을 형성하기 위하여 크롬막(20)이 질화된다. 크롬막(20)의 상측 표면 전체가 질화되어 크롬 질화물막(130)이 형성되는 것에 유의한다(도 15a 참조). In step S21, the chromium film 20 is nitrided to form the chromium nitride film 130. Note that the entire upper surface of the chromium film 20 is nitrided to form the chromium nitride film 130 (see FIG. 15A).

도 14의 단계 S22에 있어서, 크롬 질화물막(130)을 부분적으로 덮는 마스크 패턴(140)을 크롬 질화물막(130) 상에 형성한다(도 15b 참조). In step S22 of FIG. 14, a mask pattern 140 partially covering the chromium nitride film 130 is formed on the chromium nitride film 130 (see FIG. 15B).

마스크 패턴(140)의 두께(t')는, 바람직하게는, 0.15 내지 1.1

Figure 112009016777258-pat00020
이고, 보다 바람직하게는, 0.2 내지 0.6
Figure 112009016777258-pat00021
이다. 상기 필링 버퍼층의 식각 시간을 감소시키기 위하여, 상기 두께(t')가 큰 것이 바람직하다. 그러나, 상기 두께(t')가 너무 크면, 상기 막이 질화 또는 성장 도중에 벗겨질 수 있다. The thickness t 'of the mask pattern 140 is preferably 0.15 to 1.1.
Figure 112009016777258-pat00020
More preferably, 0.2 to 0.6
Figure 112009016777258-pat00021
to be. In order to reduce the etching time of the filling buffer layer, the thickness t ′ is preferably large. However, if the thickness t 'is too large, the film may peel off during nitriding or growth.

이러한 방법에 있어서, 마스크 패턴(140)을 형성하기 전에 크롬막(20)을 질화하여, 전체적인 기판 제조 방법을 간단하게 하고, 상기 필링 버퍼층의 분리 시간을 개선하고, 또한 상기 결정 부재들의 균일한 성질의 재현성을 개선할 수 있다.In this method, the chromium film 20 is nitrided before the mask pattern 140 is formed, which simplifies the overall substrate manufacturing method, improves the separation time of the filling buffer layer, and also uniform properties of the crystal members. The reproducibility of can be improved.

본 발명의 제2 실시예에 따른 소자 제조 방법은 상기 단계 S21과 상기 단계 S5 사이에 단계 S31 및 S32를 포함할 수 있다.The device manufacturing method according to the second exemplary embodiment of the present invention may include steps S31 and S32 between the step S21 and the step S5.

상기 단계 S31에 있어서, 초기 성장층(250)은 크롬 질화물막(130) 상에 성장한다. In step S31, the initial growth layer 250 is grown on the chromium nitride film 130.

상기 단계 S32에 있어서, 마스크 패턴들(240, 240a, ...)은 초기 성장층(250) 상에 형성되어, 초기 성장층(250)을 부분적으로 덮는다.In step S32, the mask patterns 240, 240a,... Are formed on the initial growth layer 250 to partially cover the initial growth layer 250.

본 발명은 예시적인 실시예들을 참조하여 설명되었으나. 본 발명은 개시된 예시적인 실시예들에 한정되는 것이 아님을 이해할 수 있다. 하기의 청구항들의 범위는 모든 변형들과 동등한 구조들 및 기능들을 포함하도록 가장 넓은 해석에 따라야 할 것이다.The present invention has been described with reference to exemplary embodiments. It is to be understood that the invention is not limited to the disclosed exemplary embodiments. The scope of the following claims is to be accorded the broadest interpretation so as to encompass structures and functions equivalent to all variations.

도 1은 본 발명의 제1 실시예에 따른 소자 제조 방법을 도시하는 흐름도이다.1 is a flow chart showing a device manufacturing method according to the first embodiment of the present invention.

도 2a 내지 도 2c는 본 발명의 제1 실시예에 따른 소자 제조 방법의 단계들을 도시하는 단면도들이다.2A to 2C are cross-sectional views showing steps of the device fabrication method according to the first embodiment of the present invention.

도 3a 및 도 3b는 도 2b의 단계에서 형성된 마스크 패턴의 상측 표면의 형상을 도시한다.3A and 3B show the shape of the upper surface of the mask pattern formed in the step of FIG. 2B.

도 3c는 도 3b의 선 A-A'를 따라 절취된 단면도이다.3C is a cross-sectional view taken along the line AA ′ of FIG. 3B.

도 4는 본 발명의 제1 실시예에 따른 소자 제조 방법의 단계를 도시하는 단면도이다.4 is a cross-sectional view showing the steps of the device manufacturing method according to the first embodiment of the present invention.

도 5a 내지 도 5c는 본 발명의 제1 실시예에 따른 소자 제조 방법의 단계들을 도시하는 단면도들이다.5A to 5C are cross-sectional views showing steps of the device fabrication method according to the first embodiment of the present invention.

도 6a 내지 도 6c는 본 발명의 제1 실시예에 따른 소자 제조 방법의 단계들을 도시하는 단면도들이다.6A to 6C are cross-sectional views showing steps of the device fabrication method according to the first embodiment of the present invention.

도 7a 내지 도 7c는 본 발명의 제1 실시예에 따른 소자 제조 방법의 단계들을 도시하는 단면도들이다.7A to 7C are cross-sectional views showing steps of the device fabrication method according to the first embodiment of the present invention.

도 8a 내지 도 8c는 본 발명의 제1 실시예에 따른 소자 제조 방법의 단계들을 도시하는 단면도들이다.8A to 8C are cross-sectional views showing steps of the device fabrication method according to the first embodiment of the present invention.

도 9a 내지 도 9d는 본 발명의 제1 실시예에 따른 소자 제조 방법의 단계들을 도시하는 단면도들이다.9A to 9D are cross-sectional views showing steps of a device manufacturing method according to the first embodiment of the present invention.

도 10a 내지 도 10d는 본 발명의 제1 실시예에 따른 소자 제조 방법의 단계들을 도시하는 단면도들이다.10A to 10D are cross-sectional views showing steps of a device fabrication method according to the first embodiment of the present invention.

도 11은 본 발명의 제1 실시예에 따른 소자 제조 방법의 단계를 도시하는 단면도이다.11 is a cross-sectional view showing the steps of the device manufacturing method according to the first embodiment of the present invention.

도 12는 본 발명의 제1 실시예의 변형에 따른 소자 제조 방법을 도시하는 흐름도이다.12 is a flowchart illustrating a device manufacturing method according to a variation of the first embodiment of the present invention.

도 13a 및 도 13b는 본 발명의 제1 실시예의 변형에 따른 소자 제조 방법의 단계들을 도시하는 단면도들이다.13A and 13B are cross-sectional views showing steps of a device manufacturing method according to a modification of the first embodiment of the present invention.

도 14는 본 발명의 제2 실시예에 따른 소자 제조 방법을 도시하는 흐름도이다.14 is a flowchart showing a device manufacturing method according to the second embodiment of the present invention.

도 15a 및 도 15b는 본 발명의 제2 실시예에 따른 소자 제조 방법의 단계들을 도시하는 단면도들이다.15A and 15B are cross-sectional views showing steps of a device fabrication method according to a second embodiment of the present invention.

도 16은 본 발명의 제2 실시예의 변형에 따른 소자 제조 방법을 도시하는 흐름도이다.16 is a flowchart illustrating a device manufacturing method according to a variation of the second embodiment of the present invention.

도 17a 및 도 17b는 본 발명의 제2 실시예의 변형에 따른 소자 제조 방법의 단계들을 도시하는 단면도들이다.17A and 17B are sectional views showing steps of a device manufacturing method according to a modification of the second embodiment of the present invention.

Claims (13)

기저 기판 상에 필링(peeling) 버퍼층을 형성하는 필링 버퍼층 형성 단계;A peeling buffer layer forming step of forming a peeling buffer layer on the base substrate; 상기 필링 버퍼층 상에, 상기 필링 버퍼층을 부분적으로 덮는 마스크 패턴을 형성하는 마스크 패턴 형성 단계;Forming a mask pattern on the filling buffer layer, the mask pattern partially covering the filling buffer layer; 상기 필링 버퍼층의 표면 상에 상기 마스크 패턴에 의하여 노출된 영역들로부터 III 족 질화물 결정을 성장시키고, 이에 따라 상기 필링 버퍼층과 상기 마스크 패턴을 부분적으로 덮도록 복수의 결정 부재들이 서로 간극을 가지고 이격되어 배열된 구조를 형성하는 성장 단계;Group III nitride crystals are grown from regions exposed by the mask pattern on the surface of the peeling buffer layer, whereby a plurality of crystal members are spaced apart from each other to partially cover the filling buffer layer and the mask pattern. A growth step of forming an arranged structure; 상기 마스크 패턴을 위한 제1 식각제를 이용하여 상기 마스크 패턴을 선택적으로(selectively) 식각함으로써, 상기 필링 버퍼층을 위한 제2 식각제를 상기 필링 버퍼층에 제공하는 채널을 형성하는 채널 형성 단계; 및 Selectively forming the mask pattern using the first etchant for the mask pattern to form a channel for providing a second etchant for the filling buffer layer to the filling buffer layer; And 상기 간극들과 상기 채널을 통하여 상기 필링 버퍼층에 상기 제2 식각제를 제공하여 상기 필링 버퍼층을 선택적으로 식각함으로써, 상기 복수의 결정 부재들을 상기 기저 기판으로부터 분리하고, 상기 복수의 결정 부재들을 서로 분리하는 분리 단계;Selectively etching the filling buffer layer by providing the second etching agent to the filling buffer layer through the gaps and the channel, thereby separating the plurality of crystal members from the base substrate and separating the plurality of crystal members from each other. Separating step; 를 포함하는 소자 제조 방법.Device manufacturing method comprising a. 제 1 항에 있어서,The method of claim 1, 상기 마스크 패턴 형성 단계에서, In the mask pattern forming step, 상기 복수의 결정 부재들이 형성되는 영역들을 부분적으로 덮도록 상기 마스크 패턴을 형성하고, Forming the mask pattern to partially cover regions where the plurality of crystal members are formed, 상기 채널 형성 단계에서, In the channel forming step, 상기 채널의 적어도 일부가 상기 필링 버퍼층과 상기 복수의 결정 부재들 각각의 사이에 연장되도록 상기 채널을 형성하는 것을 특징으로 하는 소자 제조 방법.And forming the channel such that at least a portion of the channel extends between the filling buffer layer and each of the plurality of crystal members. 제 1 항에 있어서,The method of claim 1, 상기 성장 단계에서, In the growth stage, 상기 복수의 결정 부재들을 상기 필링 버퍼층의 표면 상의 상기 마스크 패턴에 의하여 노출된 영역으로부터 성장시켜, 상기 구조를 형성하는 것을 특징으로 하는 소자 제조 방법.And growing the plurality of crystal members from a region exposed by the mask pattern on the surface of the filling buffer layer to form the structure. 제 1 항에 있어서,The method of claim 1, 상기 성장 단계는,The growth stage, 상기 필링 버퍼층과 상기 마스크 패턴을 덮기 위하여, 상기 필링 버퍼층의 표면 상의 상기 마스크 패턴에 의하여 노출된 영역들로부터 상기 복수의 결정 부재들로 형성될 III 족 질화물 결정층을 성장시키는 단계; 및 Growing a group III nitride crystal layer to be formed of the plurality of crystal members from regions exposed by the mask pattern on the surface of the filling buffer layer to cover the filling buffer layer and the mask pattern; And 상기 간극들을 형성하기 위하여, 상기 결정층의 일부를 선택적으로 제거하여 상기 구조를 형성하는 단계;Selectively removing a portion of the crystal layer to form the structure to form the gaps; 를 포함하는 것을 특징으로 하는 소자 제조 방법.Device manufacturing method comprising a. 제 1 항에 있어서,The method of claim 1, 상기 마스크 패턴 형성 단계와 상기 성장 단계 사이에, Between the mask pattern forming step and the growth step, 상기 필링 버퍼층의 표면 상의 상기 마스크 패턴에 의하여 노출된 영역들을 질화하고, 이에 따라 상기 필링 버퍼층이 제2 필링 버퍼층으로 부분적으로 변화시키는 질화 단계를 더 포함하고, Nitriding the regions exposed by the mask pattern on the surface of the filling buffer layer, thereby partially changing the filling buffer layer to a second filling buffer layer, 상기 필링 버퍼층은 금속을 포함하고, The filling buffer layer comprises a metal, 상기 제2 필링 버퍼층은 금속 질화물을 포함하고, The second filling buffer layer includes a metal nitride, 상기 분리 단계에서, In the separating step, 상기 간극들과 상기 채널을 통하여 상기 필링 버퍼층 및 상기 제2 필링 버퍼층에 상기 제2 식각제를 제공하고 상기 필링 버퍼층 및 상기 제2 필링 버퍼층을 선택적으로 식각함으로써, 상기 복수의 결정 부재들이 상기 기저 기판으로부터 분리되는 것을 특징으로 하는 소자 제조 방법.By providing the second etchant to the peeling buffer layer and the second peeling buffer layer through the gaps and the channel and selectively etching the peeling buffer layer and the second peeling buffer layer, the plurality of crystal members are formed on the base substrate. Device separated from the device. 제 5 항에 있어서,The method of claim 5, 상기 제1 식각제에 대한 상기 마스크 패턴의 식각 속도는, 상기 제1 식각제에 대한 상기 기저 기판, 상기 필링 버퍼층, 상기 제2 필링 버퍼층 및 상기 결정 부재의 식각 속도들에 비하여 높고, An etching rate of the mask pattern with respect to the first etchant is higher than etching rates of the base substrate, the filling buffer layer, the second filling buffer layer, and the crystal member with respect to the first etchant, 상기 제2 식각제에 대한 상기 필링 버퍼층 및 상기 제2 필링 버퍼층의 식각 속도들은, 상기 제2 식각제에 대한 상기 기저 기판 및 상기 결정 부재의 식각 속도들에 비하여 높은 것을 특징으로 하는 소자 제조 방법.And etching rates of the peeling buffer layer and the second peeling buffer layer with respect to the second etchant are higher than those of the base substrate and the crystal member with respect to the second etchant. 제 1 항에 있어서,The method of claim 1, 상기 필링 버퍼층 형성 단계에서, In the filling buffer layer forming step, 상기 마스크 패턴 형성 단계 전에 상기 기저 기판 상에 금속층을 형성하고, Forming a metal layer on the base substrate before the mask pattern forming step, 상기 금속층은, 금속 질화물의 필링 버퍼층을 형성하기 위하여, 질화되는 것을 특징으로 하는 소자 제조 방법.And the metal layer is nitrided to form a filling buffer layer of metal nitride. 제 1 항에 있어서,The method of claim 1, 상기 필링 버퍼층 형성 단계는:The filling buffer layer forming step is: 상기 기저 기판 상에 금속층을 형성하는 금속층 형성 단계; 및A metal layer forming step of forming a metal layer on the base substrate; And 금속 질화물의 필링 버퍼층을 형성하기 위하여 상기 금속층을 질화하는 질화 단계;Nitriding the metal layer to form a filling buffer layer of metal nitride; 를 포함하는 것을 특징으로 하는 소자 제조 방법.Device manufacturing method comprising a. 제 7 항에 있어서,The method of claim 7, wherein 상기 제1 식각제에 대한 상기 마스크 패턴의 식각 속도는, 상기 제1 식각제에 대한 상기 기저 기판, 상기 필링 버퍼층 및 상기 결정 부재의 식각 속도들에 비하여 높고, An etching rate of the mask pattern with respect to the first etchant is higher than etching rates of the base substrate, the filling buffer layer, and the crystal member with respect to the first etchant, 상기 제2 식각제에 대한 상기 필링 버퍼층의 식각 속도는, 상기 제2 식각제에 대한 상기 기저 기판 및 상기 결정 부재의 식각 속도들에 비하여 높은 것을 특징으로 하는 소자 제조 방법.And an etching rate of the filling buffer layer relative to the second etchant is higher than etching rates of the base substrate and the crystal member relative to the second etchant. 제 1 항에 있어서,The method of claim 1, 상기 성장 단계와 상기 채널 형성 단계 사이에,Between the growth step and the channel forming step, 매립 물질을 이용하여 상기 간극들을 매립하는 매립 단계를 더 포함하고, A buried step of filling the gaps using a buried material, 상기 채널 형성 단계에서, 상기 필링 버퍼층을 위한 식각제를 제공하기 위한 상기 간극들을 재형성하기 위하여, 상기 매립 물질을 선택적으로 식각하는 것을 특징으로 하는 소자 제조 방법.And in the channel forming step, selectively etch the buried material to reform the gaps for providing an etchant for the filling buffer layer. 제 10 항에 있어서,11. The method of claim 10, 상기 제1 식각제에 대한 상기 매립 물질의 식각 속도는, 상기 제1 식각제에 대한 상기 기저 기판, 상기 필링 버퍼층 및 상기 결정 부재의 식각 속도들에 비하여 높은 것을 특징으로 하는 소자 제조 방법.And an etching rate of the buried material relative to the first etchant is higher than etching rates of the base substrate, the filling buffer layer, and the crystal member relative to the first etchant. 제 3 항에 있어서,The method of claim 3, wherein 상기 성장 단계와 상기 채널 형성 단계 사이에,Between the growth step and the channel forming step, 상기 복수의 결정 부재들 각각의 단부들을 식각하는 식각 단계를 더 포함하는 것을 특징으로 하는 소자 제조 방법.And etching the ends of each of the plurality of crystal members. 제 1 항에 있어서,The method of claim 1, 상기 성장 단계와 상기 분리 단계 사이에,Between the growth stage and the separation stage, 상기 구조 상에 결합층을 형성하는 단계; 및 Forming a bonding layer on the structure; And 상기 결합층 상에 강화층을 형성하는 단계;Forming a reinforcing layer on the bonding layer; 를 더 포함하고, More, 상기 분리 단계에서, In the separating step, 상기 필링 버퍼층을 선택적으로 식각한 후에, 상기 결합층과 상기 강화층을 제거함으로써, 상기 복수의 결정 부재들을 상기 기저 기판으로부터 분리하고, 또한 상기 복수의 결정 부재들을 서로 분리하는 것을 특징으로 하는 소자 제조 방법.After selectively etching the filling buffer layer, by removing the bonding layer and the reinforcing layer, the plurality of crystal members are separated from the base substrate, and the plurality of crystal members are separated from each other. Way.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8304805B2 (en) 2009-01-09 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor diodes fabricated by aspect ratio trapping with coalesced films
JP4461227B1 (en) * 2009-03-31 2010-05-12 株式会社 東北テクノアーチ Manufacturing method of semiconductor substrate
US10087547B2 (en) * 2015-12-21 2018-10-02 The Regents Of The University Of California Growth of single crystal III-V semiconductors on amorphous substrates

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6489221B2 (en) 1999-11-17 2002-12-03 North Carolina State University High temperature pendeoepitaxial methods of fabricating gallium nitride semiconductor layers on sapphire substrates
US20080261378A1 (en) 2005-04-04 2008-10-23 Tohoku Techno Arch Co., Ltd. Method for Growth of Gan Single Crystal, Method for Preparation of Gan Substrate, Process for Producing Gan-Based Element, and Gan-Based Element

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0049286B1 (en) * 1980-04-10 1988-03-02 Massachusetts Institute Of Technology Methods of producing sheets of crystalline material and devices amde therefrom
JPS63188983A (en) 1987-01-31 1988-08-04 Ricoh Co Ltd Semiconductor light emitting device
US6355497B1 (en) * 2000-01-18 2002-03-12 Xerox Corporation Removable large area, low defect density films for led and laser diode growth
JP2004336040A (en) * 2003-04-30 2004-11-25 Osram Opto Semiconductors Gmbh Method of fabricating plurality of semiconductor chips and electronic semiconductor baseboard
JP4315742B2 (en) * 2003-06-20 2009-08-19 株式会社沖データ Semiconductor thin film manufacturing method and semiconductor device manufacturing method
CA2638191A1 (en) * 2007-07-20 2009-01-20 Gallium Enterprises Pty Ltd Buried contact devices for nitride-based films and manufacture thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6489221B2 (en) 1999-11-17 2002-12-03 North Carolina State University High temperature pendeoepitaxial methods of fabricating gallium nitride semiconductor layers on sapphire substrates
US20080261378A1 (en) 2005-04-04 2008-10-23 Tohoku Techno Arch Co., Ltd. Method for Growth of Gan Single Crystal, Method for Preparation of Gan Substrate, Process for Producing Gan-Based Element, and Gan-Based Element
US7829435B2 (en) 2005-04-04 2010-11-09 Tohoku Techno Arch Co., Ltd. Method for growth of GaN single crystal, method for preparation of GaN substrate, process for producing GaN-based element, and GaN-based element

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