KR101073321B1

KR101073321B1 - Analog buffer and method for driving the same

Info

Publication number: KR101073321B1
Application number: KR1020040021754A
Authority: KR
Inventors: 김기종
Original assignee: 엘지디스플레이 주식회사
Priority date: 2004-03-30
Filing date: 2004-03-30
Publication date: 2011-10-12
Also published as: KR20050097038A

Abstract

본 발명은 소비 전력을 최소화하면서 안정적으로 구동할 수 있는 아날로그 버퍼와 그의 구동 방법을 제공하는 것이다.The present invention provides an analog buffer and a driving method thereof that can be stably driven while minimizing power consumption.

이를 위하여, 본 발명의 아날로그 버퍼는 제1 제어 신호에 응답하여 리셋 기간에서 상기 입력 전압을 공급하는 입력 스위치와; 제2 제어 신호에 응답하여 출력 기간에서 출력 전압을 피드백시키는 피드백 스위치와; 상기 출력 기간에서 입력 전압과 피드백된 출력 전압을 비교하는 비교기와; 상기 비교기의 출력에 따라 제1 구동 전압을 이용하여 상기 출력 기간에서 출력 라인 상의 상기 출력 전압이 상기 입력 전압으로 수렴하게 하는 출력 스위치와; 상기 비교기의 출력에 따라 제2 구동 전압을 이용하여 상기 출력 기간에서 상기 출력 전압과 상기 입력 전압간의 옵셋 전압을 상기 출력 라인 상에서 제거하는 옵셋 제거 스위치와; 제3 제어 신호에 응답하여 상기 비교기의 출력을 상기 출력 기간 중 제1 기간에만 상기 출력 스위치의 제어 전극으로 공급하는 제1 제어 스위치와; 제4 제어 신호에 응답하여 상기 비교기의 출력을 상기 출력 기간 중 제2 기간에만 상기 옵셋 제거 스위치의 제어 전극으로 공급하는 제2 제어 스위치와; 상기 제1 제어 신호에 응답하여 상기 리셋 기간에서 상기 출력 라인의 전압을 제3 구동 전압으로 프리차징시키는 프리차지 스위치를 구비한다.To this end, the analog buffer of the present invention comprises: an input switch for supplying the input voltage in a reset period in response to a first control signal; A feedback switch for feeding back an output voltage in an output period in response to a second control signal; A comparator for comparing an input voltage with an output voltage fed back during the output period; An output switch for causing the output voltage on the output line to converge to the input voltage in the output period using a first drive voltage in accordance with the output of the comparator; An offset elimination switch for removing an offset voltage between the output voltage and the input voltage in the output period on the output line using a second driving voltage according to the output of the comparator; A first control switch for supplying an output of the comparator to a control electrode of the output switch only in a first period of the output period in response to a third control signal; A second control switch for supplying an output of the comparator to a control electrode of the offset elimination switch only in a second period of the output period in response to a fourth control signal; And a precharge switch for precharging the voltage of the output line to a third driving voltage in the reset period in response to the first control signal.

Description

ANALOG BUFFER AND METHOD FOR DRIVING THE SAME

도 1은 종래의 액정 표시 장치를 개략적으로 도시한 도면.1 is a view schematically showing a conventional liquid crystal display device.

도 2는 종래의 아날로그 버퍼 회로도.2 is a conventional analog buffer circuit diagram.

도 3은 도 2에 도시된 아날로그 버퍼의 구동 파형도.3 is a drive waveform diagram of the analog buffer shown in FIG. 2;

도 4는 본 발명과 관련된 선출원의 아날로그 버퍼 회로도.Figure 4 is a pre-analog analog buffer circuit diagram related to the present invention.

도 5는 도 4에 도시된 아날로그 버퍼의 구동 파형도.FIG. 5 is a drive waveform diagram of the analog buffer shown in FIG. 4; FIG.

도 6은 도 5에서 출력 전압이 옵셋 성분을 포함하는 경우를 도시한 도면.FIG. 6 is a diagram illustrating a case in which an output voltage includes an offset component in FIG. 5. FIG.

도 7은 본 발명의 제1 실시 예에 따른 아날로그 버퍼의 단순 회로도.7 is a simple circuit diagram of an analog buffer according to a first embodiment of the present invention.

도 8는 도 7에 도시된 아날로그 버퍼의 구동 파형도.8 is a drive waveform diagram of the analog buffer shown in FIG. 7;

도 9는 도 7에 도시된 아날로그 버퍼의 제1 상세 회로도.9 is a first detailed circuit diagram of the analog buffer shown in FIG.

도 10은 도 9에 도시된 아날로그 버퍼의 구동 파형도.FIG. 10 is a drive waveform diagram of the analog buffer shown in FIG. 9; FIG.

도 11은 도 7에 도시된 아날로그 버퍼의 제2 상세 회로도.FIG. 11 is a second detailed circuit diagram of the analog buffer shown in FIG. 7. FIG.

도 12는 본 발명의 제2 실시 예에 따른 아날로그 버퍼의 단순 회로도.12 is a simple circuit diagram of an analog buffer according to a second embodiment of the present invention.

도 13은 도 12에 도시된 아날로그 버퍼의 구동 파형도.13 is a drive waveform diagram of the analog buffer shown in FIG. 12;

도 14는 도 12에 도시된 아날로그 버퍼의 제1 상세 회로도. FIG. 14 is a first detailed circuit diagram of the analog buffer shown in FIG. 12. FIG.

도 15는 도 14에 도시된 아날로그 버퍼의 구동 파형도.FIG. 15 is a drive waveform diagram of the analog buffer shown in FIG. 14; FIG.

도 16은 도 12에 도시된 아날로그 버퍼의 제2 상세 회로도.16 is a second detailed circuit diagram of the analog buffer shown in FIG. 12;

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

2r : 액정 패널 4r: 게이트 드라이버2r: liquid crystal panel 4r: gate driver

6r : 데이터 드라이버 8r: 타이밍 컨트롤러6r: data driver 8r: timing controller

10r: 감마 전압 발생부 NT11 : N형 박막 트랜지스터10r: gamma voltage generator NT11: N-type thin film transistor

1, 8, 9, 10, 11, 51, 55, 56, 42, SW1, SW2, SW3, SW4, SW5, SW6, SW7, SW8, SW9, SW10 : 스위치1, 8, 9, 10, 11, 51, 55, 56, 42, SW1, SW2, SW3, SW4, SW5, SW6, SW7, SW8, SW9, SW10

2, 4, 6, 52, C1, C2, COS, CD : 캐패시터2, 4, 6, 52, C1, C2, COS, CD: Capacitor

3, 5, 7, 22, 24 : 인버터 20 : 비교기3, 5, 7, 22, 24: inverter 20: comparator

34 : 아날로그 버퍼 57, 58, P1, P2, P3 : PMOS 트랜지스터34: analog buffer 57, 58, P1, P2, P3: PMOS transistor

N1, N2, N3 : NMOS 트랜지스터
N1, N2, N3: NMOS transistor

본 발명은 아날로그 버퍼에 관한 것으로, 특히 소비 전력을 최소화하면서 안정적으로 구동할 수 있는 아날로그 버퍼 및 그의 구동 방법에 관한 것이다.The present invention relates to an analog buffer, and more particularly, to an analog buffer and a driving method thereof which can be stably driven while minimizing power consumption.

액정 표시 장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정 표시 장치는 화소 매트릭 스를 갖는 액정 패널과, 액정 패널을 구동하기 위한 구동 회로를 구비한다.The liquid crystal display displays an image by adjusting the light transmittance of the liquid crystal having dielectric anisotropy using an electric field. To this end, the liquid crystal display includes a liquid crystal panel having a pixel matrix, and a driving circuit for driving the liquid crystal panel.

구체적으로, 액정 표시 장치는 도 1에 도시된 바와 같이 화소 매트릭스를 갖는 액정 패널(2r)과, 액정 패널(2r)의 게이트 라인들(GL1 내지 GLn)을 구동하기 위한 게이트 드라이버(4r)와, 액정 패널(2r)의 데이터 라인들(DL1 내지 DLm)을 구동하기 위한 데이터 드라이버(6r)와, 게이트 드라이버(4r)와 데이터 드라이버(6r)의 구동 타이밍을 제어하기 위한 타이밍 컨트롤러(8r)를 구비한다.Specifically, as shown in FIG. 1, the liquid crystal display includes a liquid crystal panel 2r having a pixel matrix, a gate driver 4r for driving gate lines GL1 to GLn of the liquid crystal panel 2r, A data driver 6r for driving the data lines DL1 to DLm of the liquid crystal panel 2r, and a timing controller 8r for controlling the driving timing of the gate driver 4r and the data driver 6r. do.

액정 패널(2r)은 게이트 라인들(GL)과 데이터 라인들(DL)의 교차로 정의되는 영역마다 형성된 화소들(12r)로 구성된 화소 매트릭스를 구비한다. 화소들(12r) 각각은 화소 신호에 따라 광투과량을 조절하는 액정셀(Clc)과, 액정셀(Clc)을 구동하기 위한 박막 트랜지스터(TFT)들을 구비한다. The liquid crystal panel 2r includes a pixel matrix composed of pixels 12r formed at respective regions defined by intersections of the gate lines GL and the data lines DL. Each of the pixels 12r includes a liquid crystal cell Clc for adjusting light transmittance according to a pixel signal, and thin film transistors TFT for driving the liquid crystal cell Clc.

박막 트랜지스터(TFT)는 게이트 라인(GL)으로부터의 게이트 구동 신호, 즉 게이트 하이 전압(VGH)이 공급되는 경우 턴-온되어 데이터 라인(DL)으로부터의 비디오 신호를 액정셀(Clc)에 공급한다. 그리고, 박막 트랜지스터(TFT)는 게이트 라인(GL)으로부터 게이트 로우 전압(VGL)이 공급되는 경우 턴-오프되어 액정셀(Clc)에 충전된 비디오 신호가 유지되게 한다. The thin film transistor TFT is turned on when the gate driving signal from the gate line GL, that is, the gate high voltage VGH is supplied, and supplies the video signal from the data line DL to the liquid crystal cell Clc. . The thin film transistor TFT is turned off when the gate low voltage VGL is supplied from the gate line GL to maintain the video signal charged in the liquid crystal cell Clc.

액정셀(Clc)은 등가적으로 캐패시터로 표현되며, 액정을 사이에 두고 대면하는 공통 전극과 박막 트랜지스터(TFT)에 접속된 화소 전극으로 구성된다. 그리고, 액정셀(Clc)은 충전된 비디오 신호가 다음 비디오 신호가 충전될 때까지 안정적으로 유지되게 하기 위하여 스토리지 캐패시터(미도시)를 더 구비한다. 이러한 액정셀(Clc)은 박막 트랜지스터(TFT)를 통해 충전된 비디오 신호에 따라 유전율 이방성 을 가지는 액정의 배열 상태가 가변하여 광 투과율을 조절함으로써 계조를 구현하게 된다.The liquid crystal cell Clc is equivalently represented by a capacitor and includes a common electrode facing each other with a liquid crystal interposed therebetween and a pixel electrode connected to the thin film transistor TFT. The liquid crystal cell Clc further includes a storage capacitor (not shown) so that the charged video signal is stably maintained until the next video signal is charged. The liquid crystal cell Clc realizes gradation by adjusting the light transmittance by changing the arrangement state of the liquid crystal having dielectric anisotropy according to the video signal charged through the thin film transistor TFT.

이러한 액정 패널(2r)은 액정 열화 방지 및 표시 품질 향상을 위하여 데이터 신호를 이용하여 액정셀(Clc)의 극성을 일정 단위로 인버젼시키는 인버젼 방법으로 구동된다. 인버젼 방법으로는 프레임 단위로 액정셀의 극성이 인버젼되는 프레임 인버젼(Frame Inversion), 수평 라인 단위로 액정셀의 극성이 인버젼되는 라인 인버젼(Line Inversion), 수직 라인 단위로 액정셀의 극성이 인버젼되는 칼럼 인버젼(Column Inversion), 그리고 액정셀 단위로 액정셀의 극성이 인버젼되는 도트 인버젼(Dot Inversion) 등이 이용된다. 이들 중 수평 라인 단위로 액정셀의 극성을 인버젼시키는 라인 인버젼 방법은 칼럼 인버젼 및 도트 인버젼 방법에 비하여 소비 전력면에서 유리하다. 이는 칼럼 및 도트 인버젼 방법은 데이터 신호만을 이용하여 극성 반전시켜야 하므로 데이터 신호의 구동 전압 범위가 상대적으로 큰 반면에, 라인 인버젼 방법은 데이터 신호와 함께 액정셀(Clc)에 기준 전압으로 공급되는 공통 전압(Vcom)을 교류 구동함으로써 데이터 신호의 구동 전압 범위를 낮출 수 있기 때문이다.The liquid crystal panel 2r is driven by an inversion method of inverting the polarity of the liquid crystal cell Clc by a predetermined unit using a data signal in order to prevent degradation of the liquid crystal and to improve display quality. In Inversion method, Frame Inversion, in which the polarity of the liquid crystal cell is inverted in units of frames, Line Inversion, in which the polarity of liquid crystal cells are inverted in units of horizontal lines, and Liquid crystal cells in units of vertical lines. Column Inversion, the polarity of which is inverted, and Dot Inversion, in which the polarity of the liquid crystal cell is inverted in units of liquid crystal cells, are used. Among these, the line inversion method of inverting the polarity of the liquid crystal cell in horizontal line units is advantageous in terms of power consumption compared to the column inversion and dot inversion methods. This is because the column and dot inversion methods require polarity inversion using only the data signal, whereas the driving voltage range of the data signal is relatively large, whereas the line inversion method is supplied with the data signal to the liquid crystal cell Clc as a reference voltage. This is because the driving voltage range of the data signal can be lowered by alternatingly driving the common voltage Vcom.

게이트 드라이버(4r)는 타이밍 컨트롤러(8r)로부터의 게이트 스타트 펄스(Gate Start Pulse; GSP)를 게이트 쉬프트 클럭(Gate Shift Clock; GSC)에 따라 쉬프트시켜 게이트 라인들(GL1 내지 GLm)에 순차적으로 게이트 하이 전압(VGH)의 스캔 펄스를 공급한다. 그리고, 게이트 드라이버(4r)는 게이트 라인들(GL)에 게이트 하이 전압(VGH)의 스캔 펄스가 공급되지 않는 나머지 기간에서는 게이트 로 우 전압(VGL)을 공급한다.The gate driver 4r shifts the gate start pulse GSP from the timing controller 8r according to the gate shift clock GSC to sequentially gate the gate lines GL1 to GLm. Supply a scan pulse of high voltage (VGH). The gate driver 4r supplies the gate low voltage VGL to the gate lines GL in the remaining periods when the scan pulse of the gate high voltage VGH is not supplied.

데이터 드라이버(6r)는 타이밍 컨트롤러(8r)로부터의 소스 스타트 펄스(Source Start Pulse; SSP)를 소스 쉬프트 클럭(Source Shift Clock; SSC)에 따라 쉬프트시켜 샘플링 신호를 발생한다. 그리고, 데이터 드라이버(6r)는 상기 소스 쉬프트 클럭(SSC)에 따라 입력되는 비디오 데이터(RGB)를 상기 샘플링 신호에 따라 래치한 후 소스 출력 이네이블(Source Output Enable; SOE) 신호에 응답하여 라인 단위로 공급한다. 데이터 드라이버(6r)는 감마 전압 발생부로부터 공급되는 서로 다른 감마 전압들을 이용하여 라인 단위로 공급되는 디지털 비디오 데이터(RGB)를 아날로그 비디오 신호로 변환하여 데이터 라인들(DL1 내지 DLm)에 공급한다. 여기서, 데이터 드라이버(6r)는 상기 비디오 데이터를 비디오 신호로 변환할 때 타이밍 컨트롤러(8r)로부터의 극성 제어 신호(POL)에 응답하여 그 비디오 신호의 극성을 결정한다.The data driver 6r generates a sampling signal by shifting the source start pulse SSP from the timing controller 8r according to the source shift clock SSC. In addition, the data driver 6r latches the video data RGB input according to the source shift clock SSC according to the sampling signal and then line-by-line in response to a source output enable (SOE) signal. To supply. The data driver 6r converts the digital video data RGB, which is supplied in units of lines, into analog video signals using different gamma voltages supplied from the gamma voltage generator, and supplies them to the analog video signals DL1 through DLm. Here, the data driver 6r determines the polarity of the video signal in response to the polarity control signal POL from the timing controller 8r when converting the video data into the video signal.

타이밍 컨트롤러(8r)는 게이트 드라이버(4r)를 제어하는 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC) 등을 발생하고, 데이터 드라이버(6r)를 제어하는 소스 스타트 펄스(SSP), 소스 쉬프트 클럭(SSC), 소스 출력 이네이블 신호(SOE), 극성 제어 신호(POL) 등을 발생한다. 이 경우, 타이밍 컨트롤러(8r)는 외부로부터 입력되는 유효 데이터 구간을 알리는 데이터 이네이블(Data Enable; DE) 신호, 수평 동기 신호(Hsync), 수직 동기 신호(Vsync), 화소 데이터(RGB)의 전송 타이밍을 결정하는 도트 클럭(Dot Clock; DCLK)을 이용하여 상기 GSP, GSC, GOE, SSP, SSC, SOE, POL 등과 같은 제어신호들을 생성하게 된다. The timing controller 8r generates a gate start pulse GSP and a gate shift clock GSC for controlling the gate driver 4r, and a source start pulse SSP and a source shift clock for controlling the data driver 6r. (SSC), source output enable signal SOE, polarity control signal POL, and the like. In this case, the timing controller 8r transmits a data enable (DE) signal, a horizontal sync signal (Hsync), a vertical sync signal (Vsync), and pixel data (RGB) indicating a valid data section input from the outside. Control signals such as the GSP, GSC, GOE, SSP, SSC, SOE, and POL are generated by using a dot clock (DCLK) that determines timing.

이러한 액정 표시 장치에 있어서, 데이터 드라이버(6r)는 데이터 라인의 RC 로드량에 따라 데이터 라인으로 공급되는 비디오 신호가 왜곡되는 것을 방지하기 위한 아날로그 버퍼를 구비한다. 게이트 드라이버(4r) 역시 게이트 라인의 RC 로드량에 따라 게이트 라인으로 공급되는 게이트 구동 신호가 왜곡되는 것을 방지하기 위한 아날로그 버퍼를 구비한다. 아날로그 버퍼로는 통상 증폭기(OP-AMP)가 주로 사용되고 있으나, 최근에는 인버터 등을 이용하여 회로 구성을 단순화시키는 방안이 제안되고 있다.In such a liquid crystal display device, the data driver 6r includes an analog buffer for preventing the video signal supplied to the data line from being distorted in accordance with the RC load amount of the data line. The gate driver 4r also includes an analog buffer for preventing the gate driving signal supplied to the gate line from being distorted according to the RC load amount of the gate line. In general, an amplifier (OP-AMP) is mainly used as an analog buffer, but recently, a scheme for simplifying a circuit configuration using an inverter or the like has been proposed.

예를 들면, 도시바(Toshiba)에서 "AMLCD '02"의 PP21~24에 개시한 아날로그 버퍼는 도 2에 도시된 바와 같이 3개의 인버터를 이용한다. 도 2에 도시된 아날로그 버퍼는 입력 라인과 출력 라인 사이에 직렬로 접속된 제1 내지 제3 인버터(3, 5, 7)와, 제1 내지 제3 인버터(3, 5, 7) 각각의 입력단에 직렬로 각각 접속된 제1 내지 제3 캐패시터(2, 4, 6)와, 입력 라인과 제1 캐패시터(2) 사이에 접속된 입력 전압(Vin) 공급용 제1 스위치(1)와, 제1 내지 제3 인버터(3, 5, 7) 각각의 초기화를 위해 입출력단 사이에 각각 접속된 제2 내지 제4 스위치(8, 9, 10)와, 입력 라인과 출력 라인 사이에 접속된 피드백용 제5 스위치(11)를 구비한다.For example, the analog buffer disclosed by PP21-24 of "AMLCD '02" in Toshiba uses three inverters as shown in FIG. The analog buffer shown in FIG. 2 is an input terminal of each of the first to third inverters 3, 5 and 7 and the first to third inverters 3, 5 and 7 connected in series between the input line and the output line. First to third capacitors 2, 4, and 6 respectively connected in series to the first switch, first switch 1 for supplying an input voltage Vin connected between the input line and the first capacitor 2, and For the feedback connected between the input line and the output line, and the second to fourth switches 8, 9, and 10 respectively connected between the input and output terminals for the initialization of the first to third inverters 3, 5, and 7 respectively. The fifth switch 11 is provided.

먼저, 리셋 기간(RESET)에서 도 3과 같이 공급되는 제1 제어 신호(CS1)에 응답하여 제1 내지 제4 스위치(1, 8, 9, 10)가 턴-온된다. 이에 따라, 제1 내지 제3 인버터(3, 5, 7) 각각은 입출력단이 쇼트(Short)됨으로써 전원 전압의 중간 전압인 인버터 로직(Inverter Logic) 문턱 전압(이하, VTH)으로 초기화된다. 이에 따라, 제1 내지 제3 인버터(3, 5, 7) 각각에 입력단에 접속된 제1 내지 제3 캐패시터(2, 4, 6) 각각에는 입력 전압(Vin)과 VTH와의 차전압이 충전된다.First, the first to fourth switches 1, 8, 9, and 10 are turned on in response to the first control signal CS1 supplied as shown in FIG. 3 in the reset period RESET. Accordingly, each of the first to third inverters 3, 5, and 7 is shortened by the input / output terminal and initialized to an inverter logic threshold voltage (hereinafter, VTH) which is an intermediate voltage of the power supply voltage. Accordingly, each of the first to third capacitors 2, 4, and 6 connected to the input terminal of each of the first to third inverters 3, 5, and 7 is charged with a difference voltage between the input voltage Vin and VTH. .

이어서, 피드백 기간(FEEDBACK)에서 도 3과 같이 공급된 제2 제어 신호(CS2)에 의해 피드백용 제5 스위치(11)가 턴-온됨으로써 입력 전압(Vin)에 해당하는 출력 전압(Vout)이 출력 라인에서 모니터링된다. 다시 말하여, 제5 스위치(11)가 턴-온되어 피드백된 출력 전압(Vout)이 입력 전압(Vin) 보다 높으면 입력 전압(Vin)이 VTH 보다 높으므로 제1 내지 제3 인버터(3, 5, 7)는 출력 전압(Vout)을 하강시킨다. 반대로, 피드백된 출력 전압(Vout)이 입력 전압(Vin) 보다 낮으면 입력 전압(Vin)이 VTH 보다 낮으므로 제1 내지 제3 인버터(3, 5, 7)는 출력 전압(Vin)을 상승시킨다. 이와 같이, 제1 내지 제3 인버터(3, 5, 7)는 피드백 기간(FEEDBACK)의 초반부에서 출력 전압(Vout)은 상승, 하강을 반복하는 발진(Oscillation) 과정을 거치면서 입력 전압(Vin)으로 수렴하게 된다.Subsequently, in the feedback period FEEDBACK, the fifth switch 11 for feedback is turned on by the second control signal CS2 supplied as shown in FIG. 3 so that the output voltage Vout corresponding to the input voltage Vin is increased. Monitored at the output line. In other words, when the fifth switch 11 is turned on so that the fed back output voltage Vout is higher than the input voltage Vin, the input voltage Vin is higher than VTH and thus the first to third inverters 3 and 5. , 7) lowers the output voltage Vout. On the contrary, when the feedback output voltage Vout is lower than the input voltage Vin, since the input voltage Vin is lower than VTH, the first to third inverters 3, 5, and 7 increase the output voltage Vin. . As described above, the first to third inverters 3, 5, and 7 undergo an oscillation process in which the output voltage Vout rises and falls repeatedly at the beginning of the feedback period FEEDBACK. To converge.

이러한 아날로그 버퍼는 인버터만을 사용함으로써 증폭기(OPAMP)를 사용하는 기존의 아날로그 버퍼 보다 간단한 구성으로 아날로그 버퍼를 구현할 수 있게 된다. 그러나, 도 2에 도시된 아날로그 버퍼에서 출력단의 제3 인버터(7)는 큰 정전용량(C)을 갖는 데이터 라인(DL)을 구동하여야 하므로 크기가 크고, 출력 전압(Vout)이 입력 전압(Vin)으로 수렴한 이후에도 항상 VTH를 유지하기 때문에 소비 전력이 크다는 단점을 갖는다.
This analog buffer can be implemented using a simpler configuration than the conventional analog buffer using an amplifier (OPAMP) by using only an inverter. However, in the analog buffer shown in FIG. 2, since the third inverter 7 of the output terminal needs to drive the data line DL having the large capacitance C, the size is large and the output voltage Vout is the input voltage Vin. The power consumption is high because VTH is always maintained even after convergence.

따라서, 본 발명의 목적은 소비 전력을 최소화하면서 안정적으로 구동할 수 있는 아날로그 버퍼와 그의 구동 방법을 제공하는 것이다.
Accordingly, an object of the present invention is to provide an analog buffer and a driving method thereof which can be stably driven while minimizing power consumption.

상기 목적을 달성하기 위하여, 본 발명에 따른 아날로그 버퍼는 제1 제어 신호에 응답하여 리셋 기간에서 상기 입력 전압을 공급하는 입력 스위치와; 제2 제어 신호에 응답하여 출력 기간에서 출력 전압을 피드백시키는 피드백 스위치와; 상기 출력 기간에서 입력 전압과 피드백된 출력 전압을 비교하는 비교기와; 상기 비교기의 출력에 따라 제1 구동 전압을 이용하여 상기 출력 기간에서 출력 라인 상의 상기 출력 전압이 상기 입력 전압으로 수렴하게 하는 출력 스위치와; 상기 비교기의 출력에 따라 제2 구동 전압을 이용하여 상기 출력 기간에서 상기 출력 전압과 상기 입력 전압간의 옵셋 전압을 상기 출력 라인 상에서 제거하는 옵셋 제거 스위치와; 제3 제어 신호에 응답하여 상기 비교기의 출력을 상기 출력 기간 중 제1 기간에만 상기 출력 스위치의 제어 전극으로 공급하는 제1 제어 스위치와; 제4 제어 신호에 응답하여 상기 비교기의 출력을 상기 출력 기간 중 제2 기간에만 상기 옵셋 제거 스위치의 제어 전극으로 공급하는 제2 제어 스위치와; 상기 제1 제어 신호에 응답하여 상기 리셋 기간에서 상기 출력 라인의 전압을 제3 구동 전압으로 프리차징 시키기 위한 프리차지 스위치를 구비한다.To achieve the above object, an analog buffer according to the present invention comprises: an input switch for supplying the input voltage in a reset period in response to a first control signal; A feedback switch for feeding back an output voltage in an output period in response to a second control signal; A comparator for comparing an input voltage with an output voltage fed back during the output period; An output switch for causing the output voltage on the output line to converge to the input voltage in the output period using a first drive voltage in accordance with the output of the comparator; An offset elimination switch for removing an offset voltage between the output voltage and the input voltage in the output period on the output line using a second driving voltage according to the output of the comparator; A first control switch for supplying an output of the comparator to a control electrode of the output switch only in a first period of the output period in response to a third control signal; A second control switch for supplying an output of the comparator to a control electrode of the offset elimination switch only in a second period of the output period in response to a fourth control signal; And a precharge switch for precharging the voltage of the output line to a third driving voltage in the reset period in response to the first control signal.

상기 비교기는 상기 입력 스위치에 직렬 접속된 짝수개의 인버터와; 상기 입력 스위치와 상기 짝수개의 인버터 입력단 사이에 접속된 제1 캐패시터를 구비한다. The comparator comprises an even number of inverters connected in series with the input switch; And a first capacitor connected between the input switch and the even number of inverter input stages.

상기 짝수개의 인버터 중 출력단의 인버터는 그의 입출력단 사이에 발진 방지용 캐패시터를 추가로 구비한다.Among the even number of inverters, the inverter of the output stage further includes an oscillation preventing capacitor between its input and output terminals.

상기 짝수개의 인버터 사이에 접속된 커플링 캐패시터를 추가로 구비한다.It is further provided with a coupling capacitor connected between the even-numbered inverters.

상기 짝수개의 인버터 중 적어도 하나의 인버터의 그의 입출력단 사이에 접속되어 상기 제1 제어 신호에 따라 제어되는 초기화 스위치를 추가로 구비한다.And an initialization switch connected between input / output terminals of at least one of the even-numbered inverters and controlled according to the first control signal.

상기 출력 스위치는 상기 제1 구동 전압 공급 라인과 상기 출력 라인 사이의 충전 경로와, 그 충전 경로를 상기 제1 제어 스위치를 경유한 상기 비교기의 출력에 따라 제어하는 제어 전극을 갖는 P형 트랜지스터를, 상기 옵셋 제거 스위치는 상기 출력 라인과 상기 제2 구동 전압 공급 라인 사이의 방전 경로와, 그 방전 경로를 상기 제1 제어 스위치를 경유한 상기 비교기의 출력에 따라 제어하는 제어 전극을 갖는 N형 트래지스터를 구비한다.The output switch includes a P-type transistor having a charge path between the first driving voltage supply line and the output line, and a control electrode for controlling the charge path according to the output of the comparator via the first control switch. The offset elimination switch has an N-type transistor having a discharge path between the output line and the second driving voltage supply line and a control electrode for controlling the discharge path in accordance with the output of the comparator via the first control switch. It is provided.

상기 제1 제어 스위치는 제1 CMOS 트랜지스터를, 상기 제2 제어 스위치는 제2 CMOS 트랜지스터를 구비한다.The first control switch includes a first CMOS transistor, and the second control switch includes a second CMOS transistor.

상기 제1 제어 스위치는 제2 NMOS 트랜지스터를, 상기 제2 제어 스위치는 제2 PMOS 트랜지스터를 구비한다.The first control switch has a second NMOS transistor, and the second control switch has a second PMOS transistor.

상기 출력 스위치의 턴-오프 기간에서 그의 제어 전극이 상기 제1 구동 전압으로 고정되게 하는 제1 홀딩 스위치와; 상기 옵셋 제거 스위치의 턴-오프 기간에서 그의 제어 전극이 상기 제2 구동 전압으로 고정되게 하는 제2 홀딩 스위치를 추가로 구비한다.A first holding switch for holding its control electrode at said first driving voltage in a turn-off period of said output switch; And a second holding switch for causing the control electrode thereof to be fixed to the second driving voltage in the turn-off period of the offset elimination switch.

상기 제1 홀딩 스위치는 상기 제3 제어 신호에 의해 제어되는 제3 PMOS 트랜 지스터를, 상기 제2 홀딩 스위치는 상기 제4 제어 신호에 의해 제어되는 제3 NMOS 트랜지스터를 구비한다.The first holding switch has a third PMOS transistor controlled by the third control signal, and the second holding switch has a third NMOS transistor controlled by the fourth control signal.

상기 출력 스위치의 턴-오프 기간은 상기 리셋 기간 및 상기 출력 기간의 제2 기간을, 상기 옵셋 제거 스위치의 턴-오프 기간은 상기 리셋 기간 및 상기 출력 기간의 제1 기간을 포함한다.The turn-off period of the output switch includes a second period of the reset period and the output period, and the turn-off period of the offset elimination switch includes the reset period and a first period of the output period.

상기 프라차지 스위치는 상기 입력 전압 보다 낮은 전압을 상기 리셋 기간에서 상기 출력 라인 상에 프리차징되게 한다.The precharge switch causes a voltage lower than the input voltage to be precharged on the output line in the reset period.

상기 옵셋 제거 스위치는 상기 제2 기간 중 상기 출력 전압이 상기 입력 전압과 동일해지게 되면 상기 제2 제어 스위치를 경유한 상기 비교기의 제어에 따라 턴-오프되어 상기 출력 전압이 다음의 리셋 기간 이전까지 유지되게 한다.The offset elimination switch is turned off under the control of the comparator via the second control switch when the output voltage becomes equal to the input voltage during the second period until the output voltage is before the next reset period. To be maintained.

상기 제1 구동 전압으로는 고전위 전압이, 상기 제2 구동 전압으로는 저전위 전압이 공급된다.The high potential voltage is supplied to the first driving voltage, and the low potential voltage is supplied to the second driving voltage.

그리고, 본 발명에 따른 아날로그 버퍼의 구동 방법은 상기 리셋 기간에서 상기 입력 전압이 초기화된 비교기의 입력단에 공급되고, 상기 프리충전 스위치를 통해 상기 제2 구동 전압이 상기 출력 라인 상에 프리충전되게 하는 단계와; 상기 출력 기간 중 제1 기간에서 상기 제1 제어 스위치를 경유한 상기 비교기의 출력에 따라 상기 출력 스위치를 통해 상기 출력 전압이 상기 입력 전압에 수렴하게 하는 단계와; 상기 출력 기간 중 제2 기간에서 상기 제2 제어 스위치를 경유한 상기 비교기의 출력에 따라 상기 옵셋 제거 스위치를 통해 상기 출력 전압과 입력 전압 사이의 옵셋 전압을 제거하는 단계와; 상기 출력 기간 중 제3 기간에서 상기 제2 제 어 스위치를 경유한 상기 비교기의 출력에 따라 상기 옵셋 제거부의 전류 경로를 차단하여 상기 입력 전압과 동일한 출력 전압이 상기 출력 라인 상에서 다음 리셋 기간 이전까지 유지되게 하는 단계를 포함한다.The analog buffer driving method according to the present invention is supplied to an input terminal of a comparator in which the input voltage is initialized in the reset period, and the second driving voltage is precharged on the output line through the precharge switch. Steps; Causing the output voltage to converge to the input voltage via the output switch in accordance with an output of the comparator via the first control switch in a first period of the output period; Removing an offset voltage between the output voltage and the input voltage through the offset elimination switch according to the output of the comparator via the second control switch in a second period of the output period; In the third period of the output period, the current path of the offset eliminator is cut off according to the output of the comparator via the second control switch, so that an output voltage equal to the input voltage is not present until the next reset period on the output line. Maintaining the step.

상기 제1 기간은 상기 출력 스위치가 P형 트랜지스터를 이용하여 상기 제1 구동 전압 공급 라인과 상기 출력 라인 사이의 충전 경로를 형성하는 단계를 포함한다.The first period includes the output switch forming a charging path between the first driving voltage supply line and the output line using a P-type transistor.

상기 제2 기간은 상기 옵셋 제거 스위치부가 N형 트랜지스터를 이용하여 상기 출력 라인과 상기 제2 구동 전압 공급 라인 사이의 방전 경로를 형성하는 단계를 포함한다.The second period may include forming a discharge path between the output line and the second driving voltage supply line by using the N-type transistor.

또한, 본 발명의 구동 방법은 상기 리셋 기간과 상기 제2 및 제3 기간에서 상기 출력 스위치의 제어 전극에 상기 제1 구동 전압을 공급하여 그 출력 스위치를 턴-오프시키는 단계와; 상기 리셋 기간과 상기 제1 기간에서 상기 옵셋 제거 스위치의 제어 전극에 상기 제2 구동 전압을 공급하여 그 옵셋 제거 스위치를 턴-오프시키는 단계를 더 포함한다.In addition, the driving method of the present invention includes the steps of supplying the first driving voltage to the control electrode of the output switch in the reset period and the second and third periods to turn off the output switch; And supplying the second driving voltage to the control electrode of the offset elimination switch in the reset period and the first period to turn off the offset elimination switch.

상기 목적들 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면을 참조한 실시 예에 대한 상세한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and advantages of the present invention in addition to the above objects will become apparent from the detailed description of the embodiments with reference to the accompanying drawings.

우선, 본 발명의 바람직한 실시 예들에 대한 상세할 설명에 앞서서 본 발명과 관련된 선원 발명을 먼저 살펴보기로 한다.First, prior to the detailed description of the preferred embodiments of the present invention will be a look at the source invention related to the present invention.

도 4는 본 출원인에 의해 국내 특허 출원 제2003-46067호로 출원되어진 선원 발명의 아날로그 버퍼를, 도 5는 그의 구동 파형을 도시한 것이다. FIG. 4 shows an analog buffer of a source invention filed by the present applicant in Korean Patent Application No. 2003-46067, and FIG. 5 shows a driving waveform thereof.

도 5에 도시된 아날로그 버퍼(34)는 제1 및 제2 인버터(53, 55), 입력 라인과 제1 인버터(53) 사이에 직렬 접속된 캐패시터(52), 입력 라인과 캐패시터(52) 사이에 접속된 입력 스위치(51), 제1 인버터(53)의 입출력단 사이에 접속된 초기화 스위치(55), 입력 라인과 아날로그 버퍼(34)의 출력 라인 사이에 접속된 피드백 스위치(56), 고전위 전압(VDD) 공급 라인과 출력 라인 사이에 직렬 접속된 제1 및 제2 출력 스위치(57, 58)를 구비한다. 예를 들면, 제1 및 제2 출력 스위치(57, 58)는 PMOS 트랜지스터로 구현된다. 그리고, 아날로그 버퍼(34)의 출력 라인, 즉 데이터 라인에는 입력 전압(Vin) 저전위 전압을 프리차징하기 위한 프리차지 스위치(42)가 병렬 접속된다.The analog buffer 34 shown in FIG. 5 includes first and second inverters 53, 55, a capacitor 52 connected in series between the input line and the first inverter 53, and an input line and the capacitor 52. An input switch 51 connected to an input switch, an initialization switch 55 connected between an input and output terminal of the first inverter 53, a feedback switch 56 connected between an input line and an output line of the analog buffer 34, and a high voltage. First and second output switches 57 and 58 are connected in series between the voltage VDD supply line and the output line. For example, the first and second output switches 57 and 58 are implemented with PMOS transistors. A precharge switch 42 for precharging the input voltage Vin low potential voltage is connected in parallel to the output line of the analog buffer 34, that is, the data line.

리셋 기간에서 도 6과 같은 리셋 펄스(RESET)에 의해 프리차지 스위치(42), 입력 스위치(51), 초기화 스위치(55)가 턴-온되고, 피드백 스위치(56)와 제2 출력 스위치(58)는 턴-오프된다. 이에 따라, 제1 인버터(53)는 중간 전압(Vm)으로 초기화되어 캐패시터(52)는 입력 스위치(51)를 통해 공급된 입력 전압(Vin)과 중간 전압(Vm)의 차전압을 충전한다. 동시에, 데이터 라인은 저전위 전압, 즉 그라운드 전압(GND) 또는 입력 전압(Vin) 보다 작은 전압(VL)이으로 초기화된다. 이때, 턴-오프된 제2 출력 스위치(58)는 제1 출력 스위치(57)을 통해 공급되는 전압과 프리차지 스위치(42)를 통해 공급되는 저전위 전압(GND 또는 VL)이 충돌하는 것을 방지한다. In the reset period, the precharge switch 42, the input switch 51, and the initialization switch 55 are turned on by the reset pulse RESET shown in FIG. 6, and the feedback switch 56 and the second output switch 58 are turned on. ) Is turned off. Accordingly, the first inverter 53 is initialized to the intermediate voltage Vm so that the capacitor 52 charges the difference voltage between the input voltage Vin and the intermediate voltage Vm supplied through the input switch 51. At the same time, the data line is initialized to a low potential voltage, that is, a voltage VL smaller than the ground voltage GND or the input voltage Vin. At this time, the turned-off second output switch 58 prevents the voltage supplied through the first output switch 57 from colliding with the low potential voltage GND or VL supplied through the precharge switch 42. do.

이어서, 출력 기간 리셋 펄스(RESET)에 의해 프리차지 스위치(42), 입력 스위치(51), 초기화 스위치(55)가 턴-오프되고, 피드백 스위치(56)와 제2 출력 스위 치(58)는 턴-온된다. 이에 따라, 고전위 전압(VDD) 라인으로부터 제1 및 제2 출력 스위치(57, 58)을 경유하여 데이터 라인에 충전되는 출력 전압(Vout)이 피드백되어 캐패시터(52)와 제1 인버터(53)를 구성으로 하는 비교기에서 입력 전압(Vin)과 비교된다. 그리고, 제1 인버터(53)는 피드백된 출력 전압(Vout)이 입력 전압(Vin) 보다 작은 경우 하이 논리의 전압을, 제2 인버터(54)는 로우 논리의 전압(Vn)을 출력하여 제1 출력 스위치(57)를 통해 고전위 전압(VDD)이 공급될 수 있게 한다. 그 다음, 출력 전압(Vout)이 입력 전압(Vin)과 동일해지게 되면 제1 인버터(53)는 로우 논리의 전압을, 제2 인버터(54)는 하이 논리의 전압(Vn)을 출력하여 제1 출력 스위치(57)을 턴-오프시킴으로써 충전을 완료시킨다.Subsequently, the precharge switch 42, the input switch 51, and the initialization switch 55 are turned off by the output period reset pulse RESET, and the feedback switch 56 and the second output switch 58 are turned off. Is turned on. Accordingly, the output voltage Vout charged to the data line via the first and second output switches 57 and 58 from the high potential voltage VDD line is fed back to the capacitor 52 and the first inverter 53. It is compared with the input voltage Vin in a comparator consisting of. The first inverter 53 outputs a high logic voltage when the fed back output voltage Vout is smaller than the input voltage Vin, and the second inverter 54 outputs a voltage Vn of low logic to output the first voltage. The high potential voltage VDD can be supplied through the output switch 57. Next, when the output voltage Vout becomes equal to the input voltage Vin, the first inverter 53 outputs a low logic voltage and the second inverter 54 outputs a high logic voltage Vn. 1 Turn off the output switch 57 to complete charging.

이와 같이, 선원 발명의 아날로그 버퍼는 입력 전압(Vin)에 해당하는 출력 전압(Vout)이 데이터 라인에 충전 완료되면 전류 패스를 차단함으로써 소비 전력을 절감할 수 있는 장점을 갖는다. As described above, the analog buffer of the source invention has an advantage of reducing power consumption by blocking the current path when the output voltage Vout corresponding to the input voltage Vin is completely charged in the data line.

그런데, 선원 발명의 아날로그 버퍼에서는 외부 변수에 따라 도 6과 같이 출력 전압(Vout)이 입력 전압(Vin) 보다 초과 충전되는 전압, 즉 옵셋(Offset) 전압을 포함하게 되어 왜곡되는 경우가 발생될 수 있다. 여기서, 옵셋 전압이 발생되는 원인으로는 고전위 전압(VDD)이나, 저전위 전압의 변화, 인버터(53, 54)의 크기(즉, VTH)의 변화 및 불균일성 등을 들 수 있다. 예를 들어, 고전위 전압(VDD)이 높고 인버터(53, 54)의 크기가 작은 경우 도 6과 같이 출력 전압(Vout)이 입력 전압(Vin) 보다 초과 충전되는 경우가 발생하게 된다. 이는 높은 고전위 전압(VDD)으로부터 충전되는 출력 전압(Vout)의 라이징 타임이 감소하는 반면, 인버터(53, 54)는 느린 응답 시간으로 인하여 출력 전압(Vout)이 입력 전압(Vin) 보다 초과 충전된 이후에야 제1 출력 PMOS 트랜지스터(57)를 턴-오프시키는 경우가 발생하기 때문이다.However, in the analog buffer of the source invention, as shown in FIG. 6, the output voltage Vout is overcharged than the input voltage Vin, that is, an offset voltage may be distorted as shown in FIG. 6. have. Here, the cause of the offset voltage may include a high potential voltage VDD, a change in the low potential voltage, a change in the magnitude of the inverters 53 and 54 (that is, VTH), and a nonuniformity. For example, when the high potential voltage VDD is high and the sizes of the inverters 53 and 54 are small, as shown in FIG. 6, the output voltage Vout is overcharged than the input voltage Vin. This reduces the rising time of the output voltage Vout charged from the high high potential voltage VDD, while the inverters 53 and 54 charge the output voltage Vout over the input voltage Vin due to the slow response time. This is because the first output PMOS transistor 57 is turned off only after the power supply is turned off.

이러한 초과 충전으로 인한 옵셋 전압을 제거하기 위하여, 본 발명에 따른 아날로그 버퍼는 옵셋 전압 제거 스위치를 추가로 구비하게 된다. 이하, 본 발명의 바람직한 실시 예들을 도 7 내지 도 14를 참조하여 상세하게 설명하기로 한다.In order to eliminate the offset voltage due to such overcharging, the analog buffer according to the present invention further includes an offset voltage removing switch. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to FIGS. 7 to 14.

도 7은 본 발명의 제1 실시 예에 따른 아날로그 버퍼, 즉 데이터 드라이버의 아날로그 버퍼를 도시한 것이다.7 illustrates an analog buffer according to the first embodiment of the present invention, that is, an analog buffer of a data driver.

도 7에 도시된 데이터 드라이버의 아날로그 버퍼는 입력 전압(Vin)과 출력 전압(Vout)를 비교하는 비교기(20), 제1 제어 신호(CS1)에 따라 입력 전압(Vin)을 비교기(20)의 입력단으로 공급하는 입력 스위치(SW1), 제2 제어 신호(CS2)에 따라 출력 전압(Vout)을 비교기(20)의 입력단으로 피드백시키는 피드백 스위치(SW2), 고전위 전압(VDD) 공급 라인과 데이터 라인(DL) 사이에 접속되어 비교기(20)에 의해 제어되는 출력 스위치(SW6), 저전위 전압(VSS) 공급 라인과 데이터 라인(DL) 사이에 접속되어 비교기(20)에 의해 제어되는 옵셋 제거 스위치(SW7), 제3 제어 신호(CS3)에 따라 비교기(20)의 출력단과 출력 스위치(SW6)의 제어 전극을 접속시키는 제1 제어 스위치(SW4)와, 제4 제어 신호(CS4)에 따라 비교기(20)의 출력단과 옵셋 제거 스위치(SW7)의 제어 전극 사이를 접속시키는 제2 제어 스위치(SW5), 제1 제어 신호(CS1)에 따라 데이터 라인(DL)을 입력 전압(Vin) 보다 낮은 전압(VL)으로 프리차징시키는 프리차지 스위치(SW8), 비교기(20)의 입력단에 직렬 접속된 캐패시 터(C1)를 구비한다. 그리고, 데이터 라인(DL) 상에는 라인 저항(R) 및 캐패시터(C)가 존재하게 된다.In the analog buffer of the data driver illustrated in FIG. 7, the comparator 20 compares the input voltage Vin and the output voltage Vout, and converts the input voltage Vin according to the first control signal CS1 of the comparator 20. Input switch SW1 for supplying the input terminal, feedback switch SW2 for feeding back the output voltage Vout to the input terminal of the comparator 20 according to the second control signal CS2, and the high potential voltage VDD supply line and data. Output switch SW6 connected between lines DL and controlled by comparator 20, offset offset connected between low potential voltage VSS supply line and data line DL, controlled by comparator 20 According to the first control switch SW4 and the fourth control signal CS4 connecting the output terminal of the comparator 20 and the control electrode of the output switch SW6 according to the switch SW7 and the third control signal CS3. Second control switch for connecting between the output terminal of the comparator 20 and the control electrode of the offset elimination switch SW7 In series with the input terminal of the comparator 20 and the precharge switch SW8 for precharging the data line DL to a voltage VL lower than the input voltage Vin according to the value SW5 and the first control signal CS1. The connected capacitor C1 is provided. The line resistor R and the capacitor C exist on the data line DL.

출력 스위치(SW6)는 비교기(20) 및 제1 제어 스위치(SW4)의 제어에 따라 출력 기간(OPD) 중 충전 기간(C)에만 고전위 전압(VDD)을 데이터 라인(DL)으로 공급한다. 옵셋 제거 스위치(SW7)는 비교기(20) 및 제2 제어 스위치(SW5)의 제어에 따라 출력 기간(OPD) 중 방전 기간(D)에만 데이터 라인(DL) 상의 출력 전압(Vout)에 포함된 옵셋 전압을 저전위 전압(VSS) 공급 라인 쪽으로 방전시켜 제거한다.The output switch SW6 supplies the high potential voltage VDD to the data line DL only during the charging period C during the output period OPD under the control of the comparator 20 and the first control switch SW4. The offset elimination switch SW7 is an offset included in the output voltage Vout on the data line DL only in the discharge period D during the output period OPD under the control of the comparator 20 and the second control switch SW5. The voltage is removed by discharging it toward the low potential voltage (VSS) supply line.

이러한 구성을 갖는 아날로그 버퍼의 구동 방법을 도 8에 도시된 구동 파형을 참조하여 설명하기로 한다. The driving method of the analog buffer having such a configuration will be described with reference to the driving waveform shown in FIG.

우선, 리셋 기간(RPD)에서 하이 상태의 제1 제어 신호(CS1)에 응답하여 입력 스위치(SW1), 초기화 스위치(SW3), 프리차지 스위치(SW8)가 턴-온된다. 이에 따라, 비교기(20)가 중간 전압(VTH)으로 초기화되고, 제1 캐패시터(C1)에는 스위치(SW1)를 경유한 입력 전압(Vin)이 공급된다. 동시에, 데이터 라인(DL)은 턴-온된 프리차지 스위치(SW8)를 통해 입력 전압(Vin) 보다 낮은 전압(VL), 예를 들면 저전위 전압(VSS)으로 프리차징된다. 이때, 비교기(20)의 불안정한 출력은 턴-오프된 제1 및 제2 제어 스위치(SW4, SW5)에 의해 차단되고, 출력 스위치(SW6) 및 옵셋 제거 스위치(SW7)는 제1 및 제2 제어 스위치(SW4, SW5)에 의해 턴-오프된다. 이 결과, 데이터 라인(DL) 상의 출력 전압(Vout)이 입력 전압(Vin) 보다 상승하는 경우를 방지할 수 있게 된다. First, in the reset period RPD, the input switch SW1, the initialization switch SW3, and the precharge switch SW8 are turned on in response to the first control signal CS1 in the high state. Accordingly, the comparator 20 is initialized to the intermediate voltage VTH, and the input voltage Vin via the switch SW1 is supplied to the first capacitor C1. At the same time, the data line DL is precharged to a voltage VL lower than the input voltage Vin, for example, a low potential voltage VSS, through the turned-on precharge switch SW8. At this time, the unstable output of the comparator 20 is cut off by the turned-off first and second control switches SW4 and SW5, and the output switch SW6 and the offset elimination switch SW7 are controlled by the first and second controls. It is turned off by the switches SW4 and SW5. As a result, it is possible to prevent the output voltage Vout on the data line DL from rising above the input voltage Vin.

그 다음, 출력 기간(OPD)에서 로우 상태의 제1 제어 신호(CS1)에 의해 입력 스위치(SW1), 초기화 스위치(SW3), 프리차지 스위치(SW8)가 턴-오프되고, 하이 상태의 제2 제어 신호(CS2)에 의해 피드백 스위치(SW2)가 턴-온된다. 이러한 출력 기간(OPD)은 데이터 라인(DL) 상에 입력 전압(Vin)에 수렴하도록 출력 전압(Vout)을 충전하는 충전 기간(C)과, 입력 전압(Vin) 보다 초과 충전된 출력 전압(Vout)의 옵셋 전압을 제거하여 출력 전압(Vout)이 입력 전압(Vin)과 동일하게 유지되게 하는 방전 및 유지 기간(D)으로 구분된다. In the output period OPD, the input switch SW1, the initialization switch SW3, and the precharge switch SW8 are turned off by the first control signal CS1 in the low state, and the second in the high state. The feedback switch SW2 is turned on by the control signal CS2. The output period OPD includes a charging period C for charging the output voltage Vout to converge on the input voltage Vin on the data line DL, and an output voltage Vout charged more than the input voltage Vin. ) Is divided into a discharge and a sustain period D to remove the offset voltage so that the output voltage Vout remains the same as the input voltage Vin.

우선, 충전 기간(C)에서 비교기(20)가 이전의 리셋 기간(RPD)에서 입력된 입력 전압(Vin)과 피드백된 출력 전압(Vout)을 비교하여 출력 전압(Vout)이 입력 전압(Vin) 보다 낮은 경우 로우 전압을 출력한다. 이때, 하이 상태의 제3 제어 신호(CS3)에 의해 제1 제어 스위치(SW4)가 턴-온, 로우 상태의 제4 제어 신호(CS4)에 의해 제2 제어 스위치(SW5)가 턴-오프된다. 이에 따라, 비교기(20)로부터의 로우 전압은 턴-온된 제1 제어 스위치(SW4)를 통해 출력 스위치(SW6)를 턴-온시킴으로써 고전위 전압(VDD) 공급 라인으로부터 데이터 라인(DL) 쪽으로 충전 전류가 흐르게 된다. 이러한 충전 전류에 의해 출력 전압(Vout)은 상승하면서 입력 전압(Vin)으로 수렴하게 된다. 그리고, 비교기(20)는 출력 전압(Vout)이 입력 전압(Vin)과 같거나 높아지게 되는 경우 턴-온된 제1 제어 스위치(SW4)를 경유하여 하이 전압을 출력하여 출력 스위치(SW6)를 턴-오프시킴으로써 충전 전류의 경로를 차단하여 데이터 라인(DL)의 충전을 중지시킨다. First, in the charging period C, the comparator 20 compares the input voltage Vin input from the previous reset period RPD with the fed back output voltage Vout, so that the output voltage Vout becomes the input voltage Vin. If lower, outputs a low voltage. At this time, the first control switch SW4 is turned on by the third control signal CS3 in the high state and the second control switch SW5 is turned off by the fourth control signal CS4 in the low state. . Accordingly, the low voltage from the comparator 20 is charged from the high potential voltage VDD supply line toward the data line DL by turning on the output switch SW6 through the first control switch SW4 turned on. Current will flow. The charging current causes the output voltage Vout to rise and converge to the input voltage Vin. When the output voltage Vout becomes equal to or higher than the input voltage Vin, the comparator 20 outputs a high voltage via the turned-on first control switch SW4 to turn the output switch SW6. By turning off, the path of the charging current is interrupted to stop charging of the data line DL.

이어서, 방전 및 유지 기간(D)에서 비교기(20)에서 출력된 하이 전압은 하이 상태의 제4 제어 신호(CS4)에 의해 턴-온된 제2 출력 스위치(SW5)를 경유하여 옵셋 제거 스위치(SW7)를 턴-온시킨다. 이때, 로우 상태의 제3 제어 신호(CS2)에 의해 제1 제어 스위치(SW4)가 턴-오프, 턴-오프된 제1 제어 스위치(SW4)에 의해 출력 스위치(SW6)는 턴-오프된다. 이에 따라, 데이터 라인(DL) 상의 출력 전압(Vout)이 입력 전압(Vin) 보다 초과 충전되어 옵셋 전압이 발생된 경우, 그 옵셋 전압은 옵셋 제거 스위치(SW7)를 통한 방전 전류에 의해 방전하게 된다. 이에 따라, 옵셋 전압이 제거되어 데이터 라인(DL) 상의 출력 전압(Vout)이 입력 전압(Vin)과 동일하거나 낮아지게 되면 비교기(20)는 제2 제어 스위치(SW5)를 경유하여 로우 전압을 출력함으로써 옵셋 제거 스위치(SW7)를 턴-오프시키고 방전 전류의 경로를 차단한다. 이 결과, 데이터 라인(DL)은 입력 전압(Vin)과 동일한 출력 전압(Vout)을 다음의 리셋 기간(RPD) 이전까지 유지하게 된다.Subsequently, in the discharge and sustain period D, the high voltage output from the comparator 20 passes through the second output switch SW5 turned on by the fourth control signal CS4 in the high state. Turn on). At this time, the output switch SW6 is turned off by the first control switch SW4 which is turned off and turned off by the third control signal CS2 in the low state. Accordingly, when the output voltage Vout on the data line DL is charged more than the input voltage Vin to generate an offset voltage, the offset voltage is discharged by the discharge current through the offset elimination switch SW7. . Accordingly, when the offset voltage is removed so that the output voltage Vout on the data line DL becomes equal to or lower than the input voltage Vin, the comparator 20 outputs a low voltage via the second control switch SW5. As a result, the offset elimination switch SW7 is turned off and the path of the discharge current is interrupted. As a result, the data line DL maintains the same output voltage Vout as the input voltage Vin until the next reset period RPD.

이와 같이, 도 7에 도시된 아날로그 버퍼는 옵셋 제거 스위치(SW7)에 의해 출력 전압(Vout)의 옵셋 전압을 제거함으로써 외부 변수에 관계없이 안정된 출력 전압(Vout)을 공급할 수 있을 뿐만 아니라 출력 전압(Vout)의 편차를 최소화할 수 있게 된다. 또한, 도 7에 도시된 아날로그 버퍼는 출력 전압(Vout)이 입력 전압(Vin)과 동일해지게 되면 출력 스위치(SW6) 및 옵셋 제거 스위치(SW7)가 모두 턴-오프되어 전류 패스가 차단되므로 소비 전력을 최소화할 수 있게 된다. 그리고, 도 9에 도시된 아날로그 버퍼는 데이터 라인(DL)의 충전 경로에 하나의 출력 스위치(SW6), 방전 경로에 하나의 옵셋 제거 스위치(SW7)만을 구비함으로써 충전 시간 및 방전 시간을 단축할 수 있게 된다. As described above, the analog buffer shown in FIG. 7 is capable of supplying a stable output voltage Vout regardless of external variables by removing the offset voltage of the output voltage Vout by the offset elimination switch SW7. Vout) can be minimized. In addition, when the output voltage Vout becomes equal to the input voltage Vin, the analog buffer shown in FIG. 7 is consumed since both the output switch SW6 and the offset elimination switch SW7 are turned off to cut off the current path. The power can be minimized. In addition, the analog buffer illustrated in FIG. 9 may shorten the charging time and the discharging time by providing only one output switch SW6 in the charging path of the data line DL and one offset removing switch SW7 in the discharge path. Will be.

도 9는 도 7에 도시된 아날로그 버퍼의 상세 회로 구성을 도시한 것이다. FIG. 9 shows a detailed circuit configuration of the analog buffer shown in FIG.

도 7에 도시된 비교기(20)는 도 9에 도시된 바와 같이 입출력단 사이에 직렬 접속된 짝수개, 즉 제1 및 제2 인버터(22, 24)와, 제1 및 제2 인버터(22, 24) 각각의 입출력단 사이에 접속된 초기화 스위치(SW3)와, 제1 및 제2 인버터(22, 24) 사이에 접속된 커플링 캐패시터(CD)를 구비한다. 여기서, 커플링 캐패시터(CD)는 공정 오차에 따라 제1 및 제2 인버터(22, 24) 각각의 중간 전압(VTH) 간에 편차를 충전함으로써 그로 인한 출력 전압(Vout)의 편차를 최소화할 수 있게 된다. The comparator 20 shown in FIG. 7 has an even number, i.e., the first and second inverters 22 and 24 connected in series between the input and output terminals as shown in FIG. 9, and the first and second inverters 22, 24) The initialization switch SW3 connected between each input / output terminal and the coupling capacitor CD connected between the 1st and 2nd inverters 22 and 24 are provided. Here, the coupling capacitor CD can charge the deviation between the intermediate voltage VTH of each of the first and second inverters 22 and 24 according to the process error, thereby minimizing the deviation of the output voltage Vout. do.

도 7에 도시된 출력 스위치(SW6)는 PMOS 트랜지스터(PT1)를, 옵셋 제거 스위치(SW7)는 NMOS 트랜지스터(NT1)를, 제1 제어 스위치(SW4)는 제1 CMOS 트랜지스터(CT1)를, 제2 제어 스위치(SW5)는 제2 COMS 트랜지스터(CT2)를 구비한다. 여기서, 제1 COMS 트랜지스터(CT1)는 제3 제어 신호(CS3)에 의해 제어되는 NMOS 트랜지스터와, 반전된 제3 제어 신호(/CS3)에 의해 제어되는 PMOS 트랜지스터가 병렬 접속되어 구성된다. 그리고, 제2 COMS 트랜지스터(CT2)는 제4 제어 신호(CS4)에 의해 제어되는 NMOS 트랜지스터와, 반전된 제4 제어 신호(/CS4)에 의해 제어되는 PMOS 트랜지스터가 병렬 접속되어 구성된다.The output switch SW6 shown in FIG. 7 is the PMOS transistor PT1, the offset elimination switch SW7 is the NMOS transistor NT1, the first control switch SW4 is the first CMOS transistor CT1, The second control switch SW5 includes a second COMS transistor CT2. Here, the first COMS transistor CT1 is configured such that an NMOS transistor controlled by the third control signal CS3 and a PMOS transistor controlled by the inverted third control signal / CS3 are connected in parallel. The second COMS transistor CT2 is configured such that an NMOS transistor controlled by the fourth control signal CS4 and a PMOS transistor controlled by the inverted fourth control signal / CS4 are connected in parallel.

이러한 구성을 갖는 아날로그 버퍼를 도 10에 도시된 구동 파형을 참조하여 설명하기로 한다. An analog buffer having such a configuration will be described with reference to the driving waveform shown in FIG.

우선, 리셋 기간(RPD)에서 하이 상태의 제1 제어 신호(CS1)에 응답하여 입력 스위치(SW1), 초기화 스위치(SW3), 프리차지 스위치(SW8)가 턴-온된다. 이에 따라, 비교기(20)가 중간 전압(VTH)으로 초기화되고, 제1 캐패시터(C1)에는 스위치(SW1)를 경유한 입력 전압(Vin)이 공급된다. 동시에, 데이터 라인(DL)은 턴-온된 프리차지 스위치(SW8)를 통해 입력 전압(Vin) 보다 낮은 전압(VL)으로 프리차징된다. 이때, 비교기(20)의 불안정한 출력은 로우 상태의 제3 및 제4 제어 신호(CS3, CS4)에 의해 턴-오프된 제1 및 제2 COMS 트랜지스터(CT1, CT2) 각각에 의해 차단되고, PMOS 트랜지스터(PT1) 및 NMOS 트랜지스터(NT1)는 제1 및 제2 COMS 트랜지스터(CT1, CT2) 각각에 의해 턴-오프된다. 이 결과, 데이터 라인(DL) 상의 출력 전압(Vout)이 입력 전압(Vin) 보다 상승하는 경우를 방지할 수 있게 된다. First, in the reset period RPD, the input switch SW1, the initialization switch SW3, and the precharge switch SW8 are turned on in response to the first control signal CS1 in the high state. Accordingly, the comparator 20 is initialized to the intermediate voltage VTH, and the input voltage Vin via the switch SW1 is supplied to the first capacitor C1. At the same time, the data line DL is precharged to a voltage VL lower than the input voltage Vin through the turned-on precharge switch SW8. At this time, the unstable output of the comparator 20 is blocked by each of the first and second COMS transistors CT1 and CT2 turned off by the third and fourth control signals CS3 and CS4 in the low state, and the PMOS is blocked. The transistor PT1 and the NMOS transistor NT1 are turned off by the first and second COMS transistors CT1 and CT2, respectively. As a result, it is possible to prevent the output voltage Vout on the data line DL from rising above the input voltage Vin.

우선, 충전 기간(C)에서 비교기(20)가 이전의 리셋 기간(RPD)에서 입력된 입력 전압(Vin)과 피드백된 출력 전압(Vout)을 비교하여 출력 전압(Vout)이 입력 전압(Vin) 보다 낮은 경우 로우 전압을 출력한다. 이때, 하이 상태의 제3 제어 신호(CS3)에 의해 제1 COMS 트랜지스터(CT1)가 턴-온, 로우 상태의 제4 제어 신호(CS4)에 의해 제2 CMOS 트랜지스터(CT2)가 턴-오프된다. 이에 따라, 비교기(20)로부터의 로우 전압은 턴-온된 제1 CMOS 트랜지스터(CT1)를 통해 PMOS 트랜지스터(PT1)를 턴-온시킴으로써 고전위 전압(VDD) 공급 라인으로부터 데이터 라인(DL) 쪽으로 충전 전류가 흐르게 된다. 이러한 충전 전류에 의해 출력 전압(Vout)은 상승하면서 입력 전압(Vin)으로 수렴하게 된다. 그리고, 비교기(20)는 출력 전압(Vout)이 입력 전압(Vin)과 같거나 높아지는 경우 턴-온된 제1 CMOS 트랜지스터(CT1)를 경유하여 하이 전압을 출력하여 PMOS 트랜지스터(PT1)를 턴-오프시킴으로써 충전 전류의 경로를 차단하여 데이터 라인(DL)의 충전을 중지시킨다. First, in the charging period C, the comparator 20 compares the input voltage Vin input from the previous reset period RPD with the fed back output voltage Vout, so that the output voltage Vout becomes the input voltage Vin. If lower, outputs a low voltage. In this case, the first COMS transistor CT1 is turned on by the third control signal CS3 in the high state and the second CMOS transistor CT2 is turned off by the fourth control signal CS4 in the low state. . Accordingly, the low voltage from the comparator 20 is charged from the high potential voltage VDD supply line toward the data line DL by turning on the PMOS transistor PT1 through the first CMOS transistor CT1 turned on. Current will flow. The charging current causes the output voltage Vout to rise and converge to the input voltage Vin. When the output voltage Vout becomes equal to or higher than the input voltage Vin, the comparator 20 outputs a high voltage via the turned-on first CMOS transistor CT1 to turn off the PMOS transistor PT1. By blocking the path of the charging current to stop the charging of the data line (DL).

이어서, 방전 및 유지 기간(D)에서 비교기(20)에서 출력된 하이 전압은 하이 상태의 제4 제어 신호(CS4)에 의해 턴-온된 제2 CMOS 트랜지스터(CT2)를 경유하여 NMOS 트랜지스터(NT1)를 턴-온시킨다. 이때, 로우 상태의 제3 제어 신호(CS2)에 의해 제1 CMOS 트랜지스터(CT1)가 턴-오프, 턴-오프된 제1 CMOS 트랜지스터(CT1)에 의해 PMOS 트랜지스터(PT1)는 턴-오프된다. 이에 따라, 데이터 라인(DL) 상의 출력 전압(Vout)이 입력 전압(Vin) 보다 초과 충전되어 옵셋 전압이 발생된 경우, 그 옵셋 전압은 NMOS 트랜지스터(NT1)를 통한 방전 전류에 의해 방전하게 된다. 이에 따라, 옵셋 전압이 제거되어 데이터 라인(DL) 상의 출력 전압(Vout)이 입력 전압(Vin)과 동일하거나 낮아지게 되면 비교기(20)는 제2 COMS 트랜지스터(CT2)를 경유하여 로우 전압을 출력함으로써 NMOS 트랜지스터(NT2)를 턴-오프시키고 방전 전류의 경로를 차단한다. 이 결과, 데이터 라인(DL)은 입력 전압(Vin)과 동일한 출력 전압(Vout)을 다음의 리셋 기간(RPD) 이전까지 유지하게 된다.Subsequently, in the discharge and sustain period D, the high voltage output from the comparator 20 passes through the NMOS transistor NT1 via the second CMOS transistor CT2 turned on by the fourth control signal CS4 in the high state. Turn on. At this time, the PMOS transistor PT1 is turned off by the first CMOS transistor CT1 in which the first CMOS transistor CT1 is turned off and turned off by the third control signal CS2 in the low state. Accordingly, when the output voltage Vout on the data line DL is charged more than the input voltage Vin to generate an offset voltage, the offset voltage is discharged by the discharge current through the NMOS transistor NT1. Accordingly, when the offset voltage is removed so that the output voltage Vout on the data line DL becomes equal to or lower than the input voltage Vin, the comparator 20 outputs a low voltage via the second COMS transistor CT2. As a result, the NMOS transistor NT2 is turned off and the path of the discharge current is cut off. As a result, the data line DL maintains the same output voltage Vout as the input voltage Vin until the next reset period RPD.

도 11은 도 7에 도시된 아날로그 버퍼의 다른 상세 회로를 도시한 것이다.FIG. 11 shows another detailed circuit of the analog buffer shown in FIG. 7.

도 11에 도시된 아날로그 버퍼는 도 9에 도시된 아날로그 버퍼와 대비하여 제1 및 제2 인버터(22, 24) 사이에 커플링 캐패시터(CD)를 제거하고, 제2 인버터(24)의 입출력단 사이에 초기화 스위치(SW3) 대신 발진 방지용 캐패시터(COS)를 구비하는 것을 제외하고는 동일한 구성 요소들을 구비한다. 이에 따라, 중복되는 구성 요소들 및 그의 동작에 대한 상세한 설명은 생략하기로 한다.The analog buffer shown in FIG. 11 removes the coupling capacitor CD between the first and second inverters 22 and 24 as compared to the analog buffer shown in FIG. 9, and the input / output terminal of the second inverter 24 is removed. The same components are provided except that the oscillation preventing capacitor COS is provided instead of the initialization switch SW3. Accordingly, detailed descriptions of the overlapping components and their operation will be omitted.

도 12는 본 발명의 제2 실시 예에 따른 아날로그 버퍼를 도시한 회로도이고, 도 13은 그의 구동 파형도이다.12 is a circuit diagram illustrating an analog buffer according to a second embodiment of the present invention, and FIG. 13 is a driving waveform diagram thereof.

도 12에 도시된 아날로그 버퍼는 도 7에 도시된 아날로그 버퍼와 대비하여 출력 스위치(SW6)의 제어 전극을 제3 제어 신호(CS3)에 따라 고전위 전압(VDD)으로 고정시키기 위한 제1 홀딩 스위치(SW9)와, 옵셋 제거 스위치(SW7)의 제어 전극을 제4 제어 신호(CS4)에 따라 저전위 전압(VSS)으로 고정시키기 위한 제2 홀딩 스위치(SW10)를 추가로 구비하는 것을 제외하고는 동일한 구성 요소들을 구비한다. 따라서, 중복되는 구성 요소들에 대한 상세한 설명은 생략하기로 한다.12 is a first holding switch for fixing the control electrode of the output switch SW6 to the high potential voltage VDD according to the third control signal CS3 in contrast to the analog buffer shown in FIG. 7. (SW9) and a second holding switch (SW10) for fixing the control electrode of the offset removing switch (SW7) to the low potential voltage (VSS) in accordance with the fourth control signal (CS4) is further provided. With the same components. Therefore, detailed description of overlapping components will be omitted.

제1 홀딩 스위치(SW9)는 출력 스위치(SW6)가 턴-오프되는 기간, 즉 리셋 기간(RPD) 및 출력 기간(OPD) 중 방전 및 유지 기간(D)에서 확실하게 턴-오프되도록 출력 스위치(SW6)의 제어 전극에 고전위 전압(VDD)를 공급한다. 다시 말하여, 제1 홀딩 스위치(SW9)는 출력 스위치(SW6)의 제어 전극이 턴-오프 기간에서 플로팅되는 것을 방지하여 출력 전압(Vout)의 불안정해지는 것을 방지할 수 있게 된다.The first holding switch SW9 is configured such that the output switch SW6 is reliably turned off in the discharge and sustain periods D during the period in which the output switch SW6 is turned off, that is, during the reset period RPD and the output period OPD. The high potential voltage VDD is supplied to the control electrode of SW6). In other words, the first holding switch SW9 can prevent the control electrode of the output switch SW6 from floating in the turn-off period, thereby preventing the output voltage Vout from becoming unstable.

제2 홀딩 스위치(SW10)는 옵셋 제거 스위치(SW7)가 턴-오프되는 기간, 즉 리셋 기간(RPD) 및 출력 기간(OPD) 중 충전 기간(C)에서 확실하게 턴-오프되도록 옵셋 제거 스위치(SW7)의 제어 전극에 저전위 전압(VDD)를 공급한다. 다시 말하여, 제2 홀딩 스위치(SW10)는 옵셋 제거 스위치(SW7)의 제어 전극이 턴-오프 기간에서 플로팅되는 것을 방지하여 출력 전압(Vout)의 불안정해지는 것을 방지할 수 있게 된다.The second holding switch SW10 is an offset elimination switch so as to reliably turn off in the charging period C during the period in which the offset elimination switch SW7 is turned off, that is, during the reset period RPD and the output period OPD. The low potential voltage VDD is supplied to the control electrode of SW7). In other words, the second holding switch SW10 may prevent the control electrode of the offset elimination switch SW7 from floating in the turn-off period, thereby preventing the output voltage Vout from becoming unstable.

우선, 리셋 기간(RPD)에서 하이 상태의 제1 제어 신호(CS1)에 응답하여 입력 스위치(SW1), 초기화 스위치(SW3), 프리차지 스위치(SW8)가 턴-온된다. 이에 따라, 비교기(20)가 중간 전압(VTH)으로 초기화되고, 제1 캐패시터(C1)에는 스위치(SW1)를 경유한 입력 전압(Vin)이 공급된다. 동시에, 데이터 라인(DL)은 턴-온된 프리차지 스위치(SW8)를 통해 입력 전압(Vin) 보다 낮은 전압(VL)으로 프리차징된다. 이때, 출력 스위치(SW6)는 그의 게이트 전극에 로우 상태의 제3 제어 신호(CS3)에 의해 턴-온된 제1 홀딩 스위치(SW9)를 통해 고전위 전압(VDD)이 공급되므로 확실히 턴-오프된다. 또한, 옵셋 제거 스위치(SW7)는 그의 게이트 전극에 하이 상태의 제4 제어 신호(CS4)에 의해 턴-온된 제2 홀딩 스위치(SW10)를 통해 저전위 전압(VSS)이 공급되므로 확실히 턴-오프된다. 이 결과, 데이터 라인(DL) 상의 출력 전압(Vout)이 입력 전압(Vin) 보다 상승하는 경우를 방지할 수 있게 된다. First, in the reset period RPD, the input switch SW1, the initialization switch SW3, and the precharge switch SW8 are turned on in response to the first control signal CS1 in the high state. Accordingly, the comparator 20 is initialized to the intermediate voltage VTH, and the input voltage Vin via the switch SW1 is supplied to the first capacitor C1. At the same time, the data line DL is precharged to a voltage VL lower than the input voltage Vin through the turned-on precharge switch SW8. At this time, the output switch SW6 is surely turned off because the high potential voltage VDD is supplied to the gate electrode thereof through the first holding switch SW9 turned on by the third control signal CS3 in the low state. . In addition, since the offset elimination switch SW7 is supplied with the low potential voltage VSS to the gate electrode thereof through the second holding switch SW10 turned on by the fourth control signal CS4 in the high state, the offset elimination switch SW7 is certainly turned off. do. As a result, it is possible to prevent the output voltage Vout on the data line DL from rising above the input voltage Vin.

우선, 충전 기간(C)에서 비교기(20)가 이전의 리셋 기간(RPD)에서 입력된 입력 전압(Vin)과 피드백된 출력 전압(Vout)을 비교하여 출력 전압(Vout)이 입력 전압(Vin) 보다 낮은 경우 로우 전압을 출력한다. 이때, 하이 상태의 제3 제어 신호(CS3)에 의해 제1 제어 스위치(SW4)가 턴-온, 제1 홀딩 스위치(SW9)는 턴-오프되고, 하이 상태를 유지하는 제4 제어 신호(CS4)에 의해 제2 제어 스위치(SW5)는 턴-오프, 제2 홀딩 스위치(SW10)는 턴-온 상태를 유지한다. 그리고, 턴-온 상태를 유지하는 제2 홀딩 스위치(SW10)를 통해 공급된 저전위 전압(VSS)에 의해 옵셋 제거 스위치(SW7)는 확실히 턴-오프된 상태를 유지한다. 이에 따라, 비교기(20)로부터의 로우 전압은 턴-온된 제1 제어 스위치(SW4)를 통해 출력 스위치(SW6)를 턴-온시킴으로써 고전위 전압(VDD) 공급 라인으로부터 데이터 라인(DL) 쪽으로 충전 전류가 흐르게 된다. 이러한 충전 전류에 의해 출력 전압(Vout)은 상승하면서 입력 전압(Vin)으로 수렴하게 된다. 그리고, 비교기(20)는 출력 전압(Vout)이 입력 전압(Vin)과 같거나 높아지는 경우 턴-온된 제1 제어 스위치(SW4)를 경유하여 하이 전압을 출력하여 출력 스위치(SW6)를 턴-오프시킴으로써 충전 전류의 경로를 차단하여 데이터 라인(DL)의 충전을 중지시킨다. First, in the charging period C, the comparator 20 compares the input voltage Vin input from the previous reset period RPD with the fed back output voltage Vout, so that the output voltage Vout becomes the input voltage Vin. If lower, outputs a low voltage. At this time, the first control switch SW4 is turned on by the third control signal CS3 in the high state, the first holding switch SW9 is turned off, and the fourth control signal CS4 is maintained in the high state. ), The second control switch SW5 is turned off and the second holding switch SW10 is turned on. In addition, the offset elimination switch SW7 is surely turned off by the low potential voltage VSS supplied through the second holding switch SW10 maintaining the turn-on state. Accordingly, the low voltage from the comparator 20 is charged from the high potential voltage VDD supply line toward the data line DL by turning on the output switch SW6 through the first control switch SW4 turned on. Current will flow. The charging current causes the output voltage Vout to rise and converge to the input voltage Vin. When the output voltage Vout becomes equal to or higher than the input voltage Vin, the comparator 20 outputs a high voltage via the turned-on first control switch SW4 to turn off the output switch SW6. By blocking the path of the charging current to stop the charging of the data line (DL).

이어서, 방전 및 유지 기간(D)에서 비교기(20)에서 출력된 하이 전압은 하이 상태의 제4 제어 신호(CS4)에 의해 턴-온된 제2 출력 스위치(SW5)를 경유하여 옵셋 제거 스위치(SW7)를 턴-온시킨다. 이때, 로우 상태의 제3 제어 신호(CS2)에 의해 제1 제어 스위치(SW4)가 턴-오프, 제1 홀딩 스위치(SW9)는 턴-온, 로우 상태의 제4 제어 신호(CS4)에 의해 제2 홀딩 스위치(SW10)가 턴-오프된다. 그리고, 턴-온된 제1 홀딩 스위치(SW9)를 통해 공급된 고전위 전압(VDD)에 의해 출력 스위치(SW6)는 턴-오프된다. 이에 따라, 데이터 라인(DL) 상의 출력 전압(Vout)이 입력 전압(Vin) 보다 초과 충전되어 옵셋 전압이 발생된 경우, 그 옵셋 전압은 옵셋 제거 스위치(SW7)를 통한 방전 전류에 의해 방전하게 된다. 이에 따라, 옵셋 전압이 제거되어 데이터 라인(DL) 상의 출력 전압(Vout)이 입력 전압(Vin)과 동일하거나 낮아지게 되면 비교기(20)는 턴-온된 제2 제어 스위치(SW5)를 경유하여 로우 전압을 출력함으로써 옵셋 제거 스위치(SW7)를 턴-오프시키고 방전 전류의 경로를 차단한다. 이 결과, 데이터 라인(DL)은 입력 전압(Vin)과 동일한 출력 전압(Vout)을 다음의 리셋 기간(RPD) 이전까지 유지하게 된다.Subsequently, in the discharge and sustain period D, the high voltage output from the comparator 20 passes through the second output switch SW5 turned on by the fourth control signal CS4 in the high state. Turn on). At this time, the first control switch SW4 is turned off by the third control signal CS2 in the low state, and the first holding switch SW9 is turned on by the fourth control signal CS4 in the low state. The second holding switch SW10 is turned off. The output switch SW6 is turned off by the high potential voltage VDD supplied through the turned-on first holding switch SW9. Accordingly, when the output voltage Vout on the data line DL is charged more than the input voltage Vin to generate an offset voltage, the offset voltage is discharged by the discharge current through the offset elimination switch SW7. . Accordingly, when the offset voltage is removed so that the output voltage Vout on the data line DL becomes equal to or lower than the input voltage Vin, the comparator 20 is low via the turned-on second control switch SW5. By outputting the voltage, the offset elimination switch SW7 is turned off and the path of the discharge current is cut off. As a result, the data line DL maintains the same output voltage Vout as the input voltage Vin until the next reset period RPD.

도 14는 도 12에 도시된 아날로그 버퍼의 상세 회로 구성을 도시한 것이다.FIG. 14 shows a detailed circuit configuration of the analog buffer shown in FIG.

도 12에 도시된 비교기(20)는 도 14에 도시된 바와 같이 입출력단 사이에 직렬 접속된 짝수개, 즉 제1 및 제2 인버터(22, 24)와, 제1 및 제2 인버터(22, 24) 각각의 입출력단 사이에 접속된 초기화 스위치(SW3)와, 제1 및 제2 인버터(22, 24) 사이에 접속된 커플링 캐패시터(CD)를 구비한다. 여기서, 커플링 캐패시터(CD)는 공정 오차에 따라 제1 및 제2 인버터(22, 24) 각각의 중간 전압(VTH) 간에 편차를 충전함으로써 그로 인한 출력 전압(Vout)의 편차를 최소화할 수 있게 된다. The comparator 20 shown in FIG. 12 has an even number, i.e., the first and second inverters 22 and 24 connected in series between the input and output terminals as shown in FIG. 14, and the first and second inverters 22, 24) The initialization switch SW3 connected between each input / output terminal and the coupling capacitor CD connected between the 1st and 2nd inverters 22 and 24 are provided. Here, the coupling capacitor CD can charge the deviation between the intermediate voltage VTH of each of the first and second inverters 22 and 24 according to the process error, thereby minimizing the deviation of the output voltage Vout. do.

도 12에 도시된 출력 스위치(SW6)는 제1 PMOS 트랜지스터(PT1)를, 옵셋 제거 스위치(SW7)는 제1 NMOS 트랜지스터(NT1)를, 제1 제어 스위치(SW4)는 제2 NMOS 트 랜지스터(NT2)를, 제2 제어 스위치(SW5)는 제2 POMS 트랜지스터(PT2)를, 제1 홀딩 스위치(SW9)는 제3 PMOS 트랜지스터(PT3)를, 제2 홀딩 스위치(SW10)는 제3 NMOS 트랜지스터(NT3)를 구비한다.The output switch SW6 shown in FIG. 12 is the first PMOS transistor PT1, the offset elimination switch SW7 is the first NMOS transistor NT1, and the first control switch SW4 is the second NMOS transistor. (NT2), the second control switch SW5 is the second POMS transistor PT2, the first holding switch SW9 is the third PMOS transistor PT3, and the second holding switch SW10 is the third NMOS. The transistor NT3 is provided.

이러한 구성을 갖는 아날로그 버퍼를 도 15에 도시된 구동 파형을 참조하여 설명하기로 한다. An analog buffer having such a configuration will be described with reference to the driving waveform shown in FIG.

우선, 리셋 기간(RPD)에서 하이 상태의 제1 제어 신호(CS1)에 응답하여 입력 스위치(SW1), 초기화 스위치(SW3), 프리차지 스위치(SW8)가 턴-온된다. 이에 따라, 비교기(20)가 중간 전압(VTH)으로 초기화되고, 제1 캐패시터(C1)에는 스위치(SW1)를 경유한 입력 전압(Vin)이 공급된다. 동시에, 데이터 라인(DL)은 턴-온된 프리차지 스위치(SW8)를 통해 입력 전압(Vin) 보다 낮은 전압(VL)으로 프리차징된다. 이때, 제1 PMOS 트랜지스터(PT1)는 그의 게이트 전극에 로우 상태의 제3 제어 신호(CS3)에 의해 턴-온된 제3 PMOS 트랜지스터(PT3)를 통해 고전위 전압(VDD)이 공급되므로 확실히 턴-오프된다. 또한, 제1 NMOS 트랜지스터(NT1)는 그의 게이트 전극에 하이 상태의 제4 제어 신호(CS4)에 의해 턴-온된 제3 NMOS 트랜지스터(NT3)를 통해 저전위 전압(VSS)이 공급되므로 확실히 턴-오프된다. 이 결과, 데이터 라인(DL) 상의 출력 전압(Vout)이 입력 전압(Vin) 보다 상승하는 경우를 방지할 수 있게 된다. First, in the reset period RPD, the input switch SW1, the initialization switch SW3, and the precharge switch SW8 are turned on in response to the first control signal CS1 in the high state. Accordingly, the comparator 20 is initialized to the intermediate voltage VTH, and the input voltage Vin via the switch SW1 is supplied to the first capacitor C1. At the same time, the data line DL is precharged to a voltage VL lower than the input voltage Vin through the turned-on precharge switch SW8. At this time, since the high potential voltage VDD is supplied to the gate electrode thereof through the third PMOS transistor PT3 turned on by the third control signal CS3 in the low state, the first PMOS transistor PT1 is certainly turned on. Is off. Further, since the low potential voltage VSS is supplied to the gate electrode thereof through the third NMOS transistor NT3 turned on by the fourth control signal CS4 in the high state, the first NMOS transistor NT1 is certainly turned on. Is off. As a result, it is possible to prevent the output voltage Vout on the data line DL from rising above the input voltage Vin.

우선, 충전 기간(C)에서 비교기(20)가 이전의 리셋 기간(RPD)에서 입력된 입력 전압(Vin)과 피드백된 출력 전압(Vout)을 비교하여 출력 전압(Vout)이 입력 전압(Vin) 보다 낮은 경우 로우 전압을 출력한다. 이때, 하이 상태의 제3 제어 신호(CS3)에 의해 제2 NOMS 트랜지스터(NT2)가 턴-온, 제3 PMOS 트랜지스터(PT3)는 턴-오프되고, 하이 상태를 유지하는 제4 제어 신호(CS4)에 의해 제2 PMOS 트랜지스터(PT2)가 턴-오프, 제3 NMOS 트랜지스터(NT3)는 턴-온 상태를 유지한다. 그리고, 턴-온 상태를 유지하는 제3 NMOS 트랜지스터(NT3)를 통해 공급된 저전위 전압(VSS)에 의해 제1 NMOS 트랜지스터(NT1)는 확실히 턴-오프된 상태를 유지한다. 이에 따라, 비교기(20)로부터의 로우 전압은 턴-온된 제2 NMOS 트랜지스터(NT1)를 통해 제1 PMOS 트랜지스터(PT1)를 턴-온시킴으로써 고전위 전압(VDD) 공급 라인으로부터 데이터 라인(DL) 쪽으로 충전 전류가 흐르게 된다. 이러한 충전 전류에 의해 출력 전압(Vout)은 상승하면서 입력 전압(Vin)으로 수렴하게 된다. 그리고, 비교기(20)는 출력 전압(Vout)이 입력 전압(Vin)과 같거나 높아지는 경우 턴-온된 제2 NMOS 트랜지스터(NT2)를 경유하여 하이 전압을 출력하여 제1 PMOS 트랜지스터(PT1)를 턴-오프시킴으로써 충전 전류의 경로를 차단하여 데이터 라인(DL)의 충전을 중지시킨다. First, in the charging period C, the comparator 20 compares the input voltage Vin input from the previous reset period RPD with the fed back output voltage Vout, so that the output voltage Vout becomes the input voltage Vin. If lower, outputs a low voltage. At this time, the second NOMS transistor NT2 is turned on by the third control signal CS3 in the high state, and the third PMOS transistor PT3 is turned off and the fourth control signal CS4 is maintained in the high state. The second PMOS transistor PT2 is turned off and the third NMOS transistor NT3 is turned on. The first NMOS transistor NT1 is surely turned off by the low potential voltage VSS supplied through the third NMOS transistor NT3 that maintains the turn-on state. Accordingly, the low voltage from the comparator 20 is turned on from the high potential voltage VDD supply line by turning on the first PMOS transistor PT1 through the turned-on second NMOS transistor NT1. Charge current flows to the side. The charging current causes the output voltage Vout to rise and converge to the input voltage Vin. When the output voltage Vout becomes equal to or higher than the input voltage Vin, the comparator 20 outputs a high voltage via the turned-on second NMOS transistor NT2 to turn the first PMOS transistor PT1. OFF turns off the path of charge current to stop charging of the data line DL.

이어서, 방전 및 유지 기간(D)에서 비교기(20)에서 출력된 하이 전압은 하이 상태의 제4 제어 신호(CS4)에 의해 턴-온된 제2 CMOS 트랜지스터(CT2)를 경유하여 NMOS 트랜지스터(NT1)를 턴-온시킨다. 이때, 로우 상태의 제3 제어 신호(CS3)에 의해 제2 NMOS 트랜지스터(NT2)가 턴-오프, 제3 PMOS 트랜지스터(PT3)는 턴-온, 로우 상태의 제4 제어 신호(CS4)에 의해 제3 NMOS 트랜지스터(NT3)가 턴-오프된다. 그리고, 턴-온된 제3 PMOS 트랜지스터(PT3) 통해 공급된 고전위 전압(VDD)에 의해 제1 PMOS 트랜지스터(PT1)는 턴-오프된다. 이에 따라, 데이터 라인(DL) 상의 출력 전압(Vout)이 입력 전압(Vin) 보다 초과 충전되어 옵셋 전압이 발생된 경우, 그 옵셋 전압은 제1 NMOS 트랜지스터(NT1)를 통한 방전 전류에 의해 방전하게 된다. 이에 따라, 옵셋 전압이 제거되어 데이터 라인(DL) 상의 출력 전압(Vout)이 입력 전압(Vin)과 동일하거나 낮아지게 되면 비교기(20)는 제2 PMOS 트랜지스터(PT2)를 경유하여 로우 전압을 출력함으로써 제1 NMOS 트랜지스터(NT1)를 턴-오프시키고 방전 전류의 경로를 차단한다. 이 결과, 데이터 라인(DL)은 입력 전압(Vin)과 동일한 출력 전압(Vout)을 다음의 리셋 기간(RPD) 이전까지 유지하게 된다.Subsequently, in the discharge and sustain period D, the high voltage output from the comparator 20 passes through the NMOS transistor NT1 via the second CMOS transistor CT2 turned on by the fourth control signal CS4 in the high state. Turn on. At this time, the second NMOS transistor NT2 is turned off by the third control signal CS3 in the low state, and the third PMOS transistor PT3 is turned on by the fourth control signal CS4 in the low state. The third NMOS transistor NT3 is turned off. The first PMOS transistor PT1 is turned off by the high potential voltage VDD supplied through the turned-on third PMOS transistor PT3. Accordingly, when the output voltage Vout on the data line DL is charged more than the input voltage Vin to generate an offset voltage, the offset voltage is discharged by the discharge current through the first NMOS transistor NT1. do. Accordingly, when the offset voltage is removed so that the output voltage Vout on the data line DL becomes equal to or lower than the input voltage Vin, the comparator 20 outputs a low voltage via the second PMOS transistor PT2. As a result, the first NMOS transistor NT1 is turned off and the path of the discharge current is cut off. As a result, the data line DL maintains the same output voltage Vout as the input voltage Vin until the next reset period RPD.

도 16은 도 12에 도시된 아날로그 버퍼의 다른 상세 회로를 도시한 것이다.FIG. 16 shows another detailed circuit of the analog buffer shown in FIG.

도 16에 도시된 아날로그 버퍼는 도 14에 도시된 아날로그 버퍼와 대비하여 제1 및 제2 인버터(22, 24) 사이에 커플링 캐패시터(CD)를 제거하고, 제2 인버터(24)의 입출력단 사이에 초기화 스위치(SW3) 대신 발진 방지용 캐패시터(COS)를 구비하는 것을 제외하고는 동일한 구성 요소들을 구비한다. 이에 따라, 중복되는 구성 요소들 및 그의 동작에 대한 상세한 설명은 생략하기로 한다.
The analog buffer shown in FIG. 16 removes the coupling capacitor CD between the first and second inverters 22 and 24 as compared to the analog buffer shown in FIG. 14, and the input / output terminal of the second inverter 24 is removed. The same components are provided except that the oscillation preventing capacitor COS is provided instead of the initialization switch SW3. Accordingly, detailed descriptions of the overlapping components and their operation will be omitted.

상술한 바와 같이, 본 발명에 따른 아날로그 버퍼 및 그의 구동 방법은 옵셋 제거 스위치에 의해 출력 전압의 옵셋 전압을 제거함으로써 외부 변수에 관계없이 안정된 출력 전압을 공급할 수 있을 뿐만 아니라 출력 전압의 편차를 최소화할 수 있게 된다. As described above, the analog buffer and its driving method according to the present invention can not only supply a stable output voltage regardless of external variables but also minimize the variation of the output voltage by removing the offset voltage of the output voltage by the offset elimination switch. It becomes possible.

또한, 본 발명에 따른 아날로그 버퍼 및 그의 구동 방법은 출력 전압이 입력 전압과 동일해지게 되면 출력 스위치 및 옵셋 제거 스위치가 모두 턴-오프되어 전류 경로가 차단되므로 소비 전력을 최소화할 수 있게 된다. In addition, the analog buffer and the driving method thereof according to the present invention can minimize the power consumption when the output voltage becomes the same as the input voltage because both the output switch and the offset elimination switch is turned off to cut off the current path.

또한, 본 발명에 따른 아날로그 버퍼 및 그의 구동 방법은 데이터 라인의 충전 경로에 하나의 출력 스위치, 방전 경로에 하나의 옵셋 제거 스위치만을 구비함으로써 충전 시간 및 방전 시간을 단축할 수 있게 된다. In addition, the analog buffer and the driving method thereof according to the present invention can shorten the charging time and the discharge time by having only one output switch in the charging path of the data line and one offset removing switch in the discharge path.

또한, 본 발명에 따른 아날로그 버퍼 및 그의 구동 방법은 출력 스위치 및 옵셋 제거 스위치를 각각의 턴-오프 구간에서 제어 전극이 플로팅되는 것을 방지하여 확실하게 턴-오프시킴으로써 출력 전압이 불안정해지는 것을 방지할 수 있게 된다.In addition, the analog buffer and the driving method thereof according to the present invention can prevent the output voltage from becoming unstable by reliably turning off the output switch and the offset cancellation switch to prevent the control electrode from floating in each turn-off period. Will be.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.

Claims

An input switch for supplying an input voltage in a reset period in response to the first control signal;

A feedback switch for feeding back an output voltage in an output period in response to a second control signal;

A comparator for comparing an input voltage with an output voltage fed back during the output period;

An output switch for causing the output voltage on the output line to converge to the input voltage in the output period using a first drive voltage in accordance with the output of the comparator;

An offset elimination switch for removing an offset voltage between the output voltage and the input voltage in the output period on the output line using a second driving voltage according to the output of the comparator;

A first control switch for supplying an output of the comparator to a control electrode of the output switch only in a first period of the output period in response to a third control signal;

A second control switch for supplying an output of the comparator to a control electrode of the offset elimination switch only in a second period of the output period in response to a fourth control signal;

And a precharge switch for precharging the voltage of the output line to a third driving voltage in the reset period in response to the first control signal.

The method of claim 1,

The comparator

An even number of inverters connected in series with the input switch;

And a first capacitor connected between the input switch and the even number of inverter input stages.

The method of claim 2,

The inverter of the output terminal of the even number of inverters further comprises an oscillation preventing capacitor between the input and output terminals thereof.

The method of claim 2,

And a coupling capacitor connected between the even numbered inverters.

The method of claim 2,

And an initialization switch connected between input / output terminals of at least one of the even-numbered inverters and controlled according to the first control signal.

The method of claim 1,

The output switch includes a P-type transistor having a charge path between the first driving voltage supply line and the output line, and a control electrode for controlling the charge path according to the output of the comparator via the first control switch.

The offset elimination switch includes an N-type transistor having a discharge path between the output line and the second driving voltage supply line and a control electrode for controlling the output of the comparator via the discharge path. Analog buffer.

The method of claim 1,

The first control switch comprises a first CMOS transistor, and the second control switch comprises a second CMOS transistor.

The method of claim 1,

The first control switch comprises a second NMOS transistor, and the second control switch comprises a second PMOS transistor.

The method of claim 8,

A first holding switch for holding its control electrode at said first driving voltage in a turn-off period of said output switch;

And a second holding switch for causing its control electrode to be fixed to said second driving voltage in a turn-off period of said offset elimination switch.

The method of claim 9,

The first holding switch comprises a third PMOS transistor controlled by the third control signal, and the second holding switch comprises a third NMOS transistor controlled by the fourth control signal.

The method of claim 9,

The turn-off period of the output switch is the reset period and the second period of the output period,

And the turn-off period of the offset elimination switch includes a first period of the reset period and the output period.

The method of claim 1,

The precharge switch causes a voltage lower than the input voltage to be precharged on the output line in the reset period.

The method of claim 1,

The offset elimination switch is turned off under the control of the comparator via the second control switch when the output voltage becomes equal to the input voltage during the second period until the output voltage is before the next reset period. Characterized in that it is maintained.

The method of claim 1,

And a high potential voltage as the first driving voltage and a low potential voltage as the second driving voltage.

In the method of driving the analog buffer according to claim 1,

Supplying the input voltage to an input of an initialized comparator in the reset period, causing the second drive voltage to be precharged on the output line via the precharge switch;

Causing the output voltage to converge to the input voltage via the output switch in accordance with an output of the comparator via the first control switch in a first period of the output period;

Removing an offset voltage between the output voltage and the input voltage through the offset elimination switch according to the output of the comparator via the second control switch in a second period of the output period;

Interrupting the current path of the offset elimination switch according to the output of the comparator via the second control switch in a third period of the output period such that an output voltage equal to the input voltage is maintained on the output line until the next reset period And driving the analog buffer.

The method of claim 15

The first period is

And the output switch using a P-type transistor to form a charging path between the first driving voltage supply line and the output line.

The method of claim 15,

The second period of time

And by the offset elimination switch, forming a discharge path between the output line and the second driving voltage supply line using an N-type transistor.

The method of claim 15

Supplying the first driving voltage to the control electrode of the output switch in the reset period and the second and third periods to turn off the output switch;

And supplying the second drive voltage to the control electrode of the offset elimination switch in the reset period and the first period to turn off the offset elimination switch.