KR101070084B1 - Chip-type electric double layer capacitor and method for manufacturing the same - Google Patents

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Abstract

본 발명은 칩형 전기 이중층 커패시터에 관한 것으로서, 본 발명의 일 실시 형태에 따른 칩형 전기 이중층 커패시터는 내부에 수납공간을 가지며 절연성 수지로 이루어진 외장 케이스; 상기 외장 케이스에 매립되며, 상기 수납공간으로 노출되는 제1 면과 상기 외장 케이스의 외부영역으로 노출되는 제2 면을 갖는 제1 및 제2 외부 단자; 및 상기 수납공간에 배치되며, 상기 제1 및 제2 외부단자의 상기 제1 면과 전기적으로 연결된 전기 이중층 커패시터 셀;을 포함한다.The present invention relates to a chip-type electric double layer capacitor, the chip-type electric double layer capacitor according to an embodiment of the present invention has an accommodation space therein and an outer case made of an insulating resin; First and second external terminals embedded in the exterior case and having a first surface exposed to the storage space and a second surface exposed to an external region of the exterior case; And an electrical double layer capacitor cell disposed in the accommodation space and electrically connected to the first surfaces of the first and second external terminals.

본 발명에 따른 칩형 전기 이중층 커패시터는 외장 케이스와 외부단자가 일체로 형성되어 공간활용도가 높아 전기 이중층 커패시터의 소형화, 경량화 및 고용량화가 가능하다. 또한 추가적인 구조물 없이 칩형 전기 이중층 커패시터 자체로서 표면 실장이 가능하다.The chip type electric double layer capacitor according to the present invention is formed with an external case and an external terminal integrally, so that the space utilization is high, and the electric double layer capacitor can be miniaturized, reduced in weight, and high in capacity. It can also be surface mounted as a chip-type electric double layer capacitor itself without additional structures.

전기 이중층 커패시터, 표면 실장, 외부단자, 절연성 수지. Electric double layer capacitors, surface mount, external terminals, insulating resin.

Description

칩형 전기 이중층 커패시터 및 그 제조방법{Chip-type electric double layer capacitor and method for manufacturing the same}Chip-type electric double layer capacitor and method for manufacturing the same

본 발명은 칩형 전기 이중층 커패시터 및 그 제조방법에 관한 것으로서, 보다 구체적으로는 소형화 및 경량화가 가능한 칩형 전기 이중층 커패시터 및 그 제조방법에 관한 것이다.The present invention relates to a chip type electric double layer capacitor and a method of manufacturing the same, and more particularly, to a chip type electric double layer capacitor capable of miniaturization and light weight and a method of manufacturing the same.

정보통신 기기와 같은 각종 전자제품에서 안정적인 에너지의 공급은 중요한 요소가 되고 있다. 일반적으로 이러한 기능은 커패시터(Capacitor)에 의해 수행된다. 즉, 커패시터는 정보통신 기기 및 각종 전자제품의 회로에서 전기를 모았다가 내보내는 기능을 담당하여 회로 내의 전기흐름을 안정화시키는 역할을 한다. 일반적인 커패시터는 충방전 시간이 매우 짧고 수명이 길며, 출력 밀도가 높지만 에너지 밀도가 작아 저장장치로의 사용에 제한이 있다.The supply of stable energy is becoming an important factor in various electronic products such as information and communication devices. In general, this function is performed by a capacitor. In other words, the capacitor collects and discharges electricity from circuits of information and communication devices and various electronic products, thereby stabilizing electric flow in the circuit. A typical capacitor has a very short charge and discharge time, a long lifespan, and a high output density, but a small energy density limits its use as a storage device.

이러한 한계를 극복하기 위하여 최근에는 충방전 시간이 짧으면서 출력 밀도가 높은 전기이중층 커패시터와 같은 새로운 범주의 커패시터가 개발되고 있으며, 이차전치와 함께 차세대 에너지 장치로 각광받고 있다.In order to overcome these limitations, a new category of capacitors, such as electric double layer capacitors, which have a short charge / discharge time and a high output density, have been developed.

전기 이중층 커패시터(Electric Double Layer Capacitor)는 극성이 서로 다 른 한 쌍의 전하층(전극층)을 이용하는 에너지 저장장치로서, 계속적인 충방전이 가능하며, 일반적인 다른 커패시터에 비하여 에너지 효울과 출력이 높고 내구성 및 안정성이 뛰어난 장점이 있다. 이에 따라, 최근, 대전류로 충방전 할 수 있는 전기 이중층 커패시터가 핸드폰용 보조 전원, 전기 자동차용 보조 전원, 태양전지용 보조 전원 등과 같이 충방전 빈도가 높은 축전 장치로서 유망시되고 있다.Electric Double Layer Capacitor is an energy storage device that uses a pair of charge layers (electrode layers) with different polarities. It is capable of continuous charging and discharging, and has high energy efficiency and high output and durability compared to other capacitors. And there is an advantage of excellent stability. Accordingly, recently, an electric double layer capacitor capable of charging and discharging with a large current has been promising as a power storage device having a high charge / discharge frequency such as an auxiliary power supply for a mobile phone, an auxiliary power supply for an electric vehicle, an auxiliary power supply for a solar cell, and the like.

전기 이중층 커패시터의 기본적인 구조는 다공성 전극과 같이 표면적이 상대적으로 큰 전극(electrode), 전해질(electrolyte), 집전체(current collector), 분리막(separator)으로 이루어져 있으며, 단위 셀 전극의 양단에 수 볼트의 전압을 가해 전해액 내의 이온들이 전기장을 따라 이동하여 전극 표면에 흡착되어 발생되는 전기 화학적 메카니즘을 작동원리로 한다.The basic structure of an electric double layer capacitor is composed of an electrode, an electrolyte, a current collector, and a separator having a relatively large surface area, such as a porous electrode. The principle of operation is the electrochemical mechanism generated by applying voltage to move ions in the electrolyte along the electric field and adsorb to the electrode surface.

이러한 전기 이중층 커패시터를 회로 기판에 표면 실장(Surface Mount Technology, SMT)하기 위한 일반적인 방안은 전기 이중층 커패시터의 상하에 브라킷(bracket)을 용접하여 상기 브라킷을 통해 회로 기판에 실장하는 것이다.A general scheme for surface mount technology (SMT) of such electric double layer capacitors is to mount brackets on the circuit boards by welding brackets above and below the electric double layer capacitors.

그러나, 이러한 구조의 전기 이중층 커패시터는 그 두께가 상대적으로 크고, 표면 실장을 위해 필요한 추가 구조물(브래킷 등)에 의해 그 두께는 더 두꺼워 지게 된다. 이러한 전기 이중층 커패시터를 사용할 경우, 두께의 증가로 인하여 고용량 제품을 제조하는 데 어려움이 있으며, 나아가, 추가 공정의 발생에 따른 제품 단가 상승의 요인이 된다.However, the electric double layer capacitor of this structure is relatively large in thickness, and the thickness is made thicker by additional structures (brackets, etc.) necessary for surface mounting. In the case of using such an electric double layer capacitor, it is difficult to manufacture a high-capacity product due to the increase in thickness, and furthermore, it becomes a factor of an increase in product cost due to the occurrence of additional processes.

본 발명의 목적은 소형화 및 경량화가 가능하고, 추가적인 구조물 없이 표면 실장이 가능한 칩형 전기 이중층 커패시터 및 그 제조방법을 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to provide a chip type electric double layer capacitor capable of miniaturization and weight reduction and surface mounting without an additional structure, and a method of manufacturing the same.

본 발명의 일 실시예에 따른 칩형 전기 이중층 커패시터는 내부에 수납공간을 가지며 절연성 수지로 이루어진 외장 케이스; 상기 외장 케이스에 매립되며, 상기 수납공간으로 노출되는 제1 면과 상기 외장 케이스의 외부영역으로 노출되는 제2 면을 갖는 제1 및 제2 외부 단자; 및 상기 수납공간에 배치되며, 상기 제1 및 제2 외부단자의 상기 제1 면과 전기적으로 연결된 전기 이중층 커패시터 셀;을 포함한다.Chip type electric double layer capacitor according to an embodiment of the present invention has an accommodation space therein and an outer case made of an insulating resin; First and second external terminals embedded in the exterior case and having a first surface exposed to the storage space and a second surface exposed to an external region of the exterior case; And an electrical double layer capacitor cell disposed in the accommodation space and electrically connected to the first surfaces of the first and second external terminals.

상기 제1 및 제2 외부 단자는 인서트 사출성형에 상기 외장 케이스에 매립 수 있다.The first and second external terminals may be embedded in the outer case for insert injection molding.

상기 제1 및 제2 외부 단자는 매립영역 확장부를 가질 수 있다.The first and second external terminals may have buried region extensions.

상기 제1 및 제2 외부 단자는 상기 외장 케이스의 동일 면에 형성될 수 있고, 상기 동일 면의 양 끝 단에 형성될 수 있다. 또는 상기 제1 및 제2 외부 단자는 상기 동일 면의 중앙 부에 형성될 수 있다.The first and second external terminals may be formed on the same side of the outer case and may be formed at both ends of the same side. Alternatively, the first and second external terminals may be formed at the center of the same surface.

상기 외장 케이스는 상면이 개방된 수납공간을 가지며, 제1 및 제2 외부단자가 매립된 하부 케이스 및 상기 수납공간을 덮도록 상기 하부 케이스에 장착된 상부 캡으로 이루어질 수 있다.The exterior case may have a storage space with an open top surface, and may include a lower case in which first and second external terminals are embedded and an upper cap mounted on the lower case to cover the storage space.

상기 하부 케이스 및 상기 상부 캡은 용접 또는 초음파 융착에 의하여 결합될 수 있다.The lower case and the upper cap may be combined by welding or ultrasonic welding.

상기 절연성 수지는 폴리페닐렌 설파이드 또는 액정 고분자일 수 있다.The insulating resin may be polyphenylene sulfide or liquid crystal polymer.

상기 전기 이중층 커패시터 셀은 제1 및 제2 집전체, 상기 제1 및 제2 집전체와 각각 연결되는 제1 및 제2 전극 및 상기 제1 및 제2 전극 사이에 형성되는 이온 투과성 분리막을 포함할 수 있다.The electric double layer capacitor cell may include first and second current collectors, first and second electrodes connected to the first and second current collectors, and ion permeable separators formed between the first and second electrodes, respectively. Can be.

상기 제1 및 제2 외부단자의 제1면과 상기 전기 이중층 커패시터 셀은 용접 또는 초음파 융착에 의하여 연결될 수 있다.The first surfaces of the first and second external terminals and the electric double layer capacitor cell may be connected by welding or ultrasonic welding.

상기 전기 이중층 커패시터 셀은 하나 이상의 제1 및 제2 집전체, 재1 및 제2 전극 및 분리막이 연속적으로 적층된 것일 수 있다.The electric double layer capacitor cell may be one in which one or more first and second current collectors, first and second electrodes, and a separator are sequentially stacked.

상기 전기 이중층 커패시터 셀은 제1 및 제2 전극이 권취된 것일 수 있다. In the electric double layer capacitor cell, first and second electrodes may be wound.

상기 제1 및 제2 외부단자는 상기 외장 케이스 보다 큰 두께를 갖는 것으로, 상기 외장 케이스의 외부영역으로 돌출될 수 있다. 또는 상기 제1 및 제2 외부단자는 상기 외장 케이스 보다 큰 두께를 갖는 것으로, 상기 외장 케이스의 수납공간으로 돌출될 수 있다.The first and second external terminals may have a thickness greater than that of the outer case and may protrude to an outer region of the outer case. Alternatively, the first and second external terminals may have a thickness greater than that of the exterior case, and may protrude into the storage space of the exterior case.

본 발명의 일 실시예에 따른 칩형 전기 이중층 커패시터의 제조방법은 개방된 수납공간을 가지면서, 상기 수납공간으로 노출되는 제1면과 외부영역으로 노출되는 제2면을 갖도록 제1 및 제2 외부단자가 매립된 하부 케이스를 형성하는 단계; 상기 수납 공간으로 노출된 제1 및 제2의 외부단자의 제1면과 전기적으로 연결되도록 상기 수납공간에 전기 이중층 커패시터 셀을 실장하는 단계; 및 상기 수납 공간 을 덮도록 상부 갭을 상기 하부 케이스 상에 장착하는 단계;를 포함한다.In the method of manufacturing a chip type electric double layer capacitor according to an embodiment of the present invention, the first and second external parts have an open receiving space and have a first surface exposed to the storage space and a second surface exposed to an external area. Forming a lower case in which terminals are embedded; Mounting an electric double layer capacitor cell in the storage space to be electrically connected to first surfaces of the first and second external terminals exposed to the storage space; And mounting an upper gap on the lower case to cover the storage space.

상기 하부 케이스의 형성은 인서트 사출 성형에 의하여 수행될 수 있다.The lower case may be formed by insert injection molding.

상기 제1 및 제2 외부단자와 상기 전기 이중층 커패시터 셀의 연결은 용접 또는 초음파 융착에 의하여 수행될 수 있다.The connection between the first and second external terminals and the electric double layer capacitor cell may be performed by welding or ultrasonic welding.

상기 하부 케이스 및 상부 캡의 장착은 용접 또는 초음파 융착에 의하여 수행될 수 있다.Mounting of the lower case and the upper cap may be performed by welding or ultrasonic welding.

본 발명에 따른 칩형 전기 이중층 커패시터는 외장 케이스와 외부단자가 일체로 형성되어 공간활용도가 높다. 이에 따라, 전기 이중층 커패시터의 소형화, 경량화 및 고용량화가 가능하다.The chip type electric double layer capacitor according to the present invention has a high space utilization because the external case and the external terminal are integrally formed. Accordingly, the electric double layer capacitor can be miniaturized, reduced in weight, and high in capacity.

또한, 추가적인 구조물 없이 칩형 전기 이중층 커패시터 자체로서 표면 실장이 가능하다. 솔더 방식을 이용한 일괄적인 실장 기술이 적용될 수 있어 표면 실장 공정이 단순화된다.It is also possible to mount the surface as a chip-type electric double layer capacitor itself without additional structure. Solder-based batch mounting techniques can be applied to simplify the surface mount process.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다. Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요 소는 동일한 요소이다.However, embodiments of the present invention may be modified in various other forms, and the scope of the present invention is not limited to the embodiments described below. In addition, embodiments of the present invention are provided to more completely describe the present invention to those skilled in the art. Therefore, the shape and size of the elements in the drawings may be exaggerated for more clear description, elements represented by the same reference numerals in the drawings are the same elements.

도 1a은 본 발명의 일 실시 형태에 따른 칩형 전기 이중층 커패시터를 나타내는 개략적인 사시도이고, 도 2a는 도 1의 I-I'을 따라 취한 칩형 전기 이중층 커패시터 패키지를 나타내는 개략적인 단면도이다.FIG. 1A is a schematic perspective view of a chip type electric double layer capacitor according to an embodiment of the present invention, and FIG. 2A is a schematic cross-sectional view illustrating a chip type electric double layer capacitor package taken along line II ′ of FIG. 1.

도 1a 및 도 2a를 참조하면, 본 실시 형태에 따른 칩형 전기 이중층 커패시터(100)는 내부에 수납공간을 가지며, 절연성 수지로 이루어진 외장 케이스(110)와 상기 외장 케이스(110)의 수납 공간에 배치되는 전기 이중층 커패시터 셀를 포함한다.1A and 2A, the chip type electric double layer capacitor 100 according to the present embodiment has a storage space therein, and is disposed in an exterior case 110 made of an insulating resin and a storage space of the exterior case 110. Electrical double layer capacitor cells.

상기 제1 및 제2 외부단자(120a, 120b)는 상기 외장 케이스(110)에 매립되며, 상기 제 1 및 제2 외부단자((120a, 120b)의 상기 수납공간으로 노출되는 제1면과 상기 외장 케이스의 외부영역으로 노출되는 제2면을 갖는다. 즉, 상기 제1 및 제2 외부단자(120a, 120b)는 외장 케이스(110)의 외부영역과 상기 수납공간의 내부 영역을 연결하는 구조이다.The first and second external terminals 120a and 120b are embedded in the exterior case 110, and the first and second surfaces exposed to the storage spaces of the first and second external terminals 120a and 120b. The first and second external terminals 120a and 120b have a second surface exposed to an external area of the outer case, and the first and second outer terminals 120a and 120b connect the outer area of the outer case 110 with the inner area of the storage space. .

상기 제1 및 제2 외부단자(120a, 120b)가 매립된 외장 케이스(110)는 인서트 성형 등에 의하여 절연성 수지와 제1 및 제2 외부단자(120a, 120b)를 일체로 성형하여 제조될 수 있다.The outer case 110 in which the first and second external terminals 120a and 120b are embedded may be manufactured by integrally molding the insulating resin and the first and second external terminals 120a and 120b by insert molding or the like. .

상기 외장 케이스(110)의 수납공간에는 전기 이중층 커패시터 셀이 배치되 며, 상기 전기 이중층 커패시터 셀은 상기 수납공간으로 노출된 제1 및 제2 외부단자(120a, 120b)의 제1면과 전기적으로 연결된다. 상기 제1 및 제2 외부단자(120a, 120b)의 외부영역은 전기 이중층 커패시터 셀을 외부 전원과 전기적으로 연결하기 위한 일 수단일 수 있다.An electrical double layer capacitor cell is disposed in the storage space of the outer case 110, and the electrical double layer capacitor cell is electrically connected to the first surfaces of the first and second external terminals 120a and 120b exposed to the storage space. Connected. The external regions of the first and second external terminals 120a and 120b may be a means for electrically connecting the electric double layer capacitor cell with an external power source.

도 1a 및 도 2a에 도시된 바와 같이, 상기 제1 및 제2 외부단자(120a, 120b)는 외장 케이스(110)의 동일 면(111)에 형성될 수 있다. 또한, 도시되지 않았으나, 제1 및 제2 외부단자는 각각 외장 케이스의 다른 면에 형성될 수 있다.As shown in FIGS. 1A and 2A, the first and second external terminals 120a and 120b may be formed on the same surface 111 of the exterior case 110. In addition, although not shown, the first and second external terminals may be formed on different surfaces of the outer case, respectively.

제1 및 제2 외부단자가 동일 면(111)에 형성되는 경우 상기 칩형 전기 이중층 커패시터(100)는 추가 구조물 없이 그 구조 자체로 표면실장(SMT)이 가능하다.When the first and second external terminals are formed on the same surface 111, the chip type electric double layer capacitor 100 may be surface mounted (SMT) by itself without an additional structure.

이를 위하여, 제1 및 제2 외부단자(120a, 120b)와 외장 케이스(110)는 하나의 평면을 이루는 것이 바람직하다.To this end, it is preferable that the first and second external terminals 120a and 120b and the exterior case 110 form one plane.

제1 및 제2 외부단자의 형성위치는 특별히 제한되지 않으며, 상기 제1 및 제2 외부단자(120a, 120b)는 외장 케이스의 동일 면(111)의 양 끝단에 형성될 수 있다. 상기 제1 및 제2 외부단자는 외장 케이스의 동일 면(111)의 양 끝단으로부터 동일 면(111)과 연결되는 측면으로 확장되어 형성될 수 있다. 칩형 전기 이중층 커패시터가 표면실장되는 경우, 측면으로 확장된 제1 및 제2 외부단자의 영역은 칩형 전기 이중층 커패시터의 성능 검사에 활용될 수 있다.The formation positions of the first and second external terminals are not particularly limited, and the first and second external terminals 120a and 120b may be formed at both ends of the same surface 111 of the outer case. The first and second external terminals may extend from side ends of the same surface 111 of the outer case to a side surface connected to the same surface 111. When the chip type electric double layer capacitor is surface mounted, the areas of the first and second external terminals extending laterally may be utilized for the performance test of the chip type electric double layer capacitor.

도 1b는 본 발명의 다른 실시예에 따른 칩형 전기 이중층 커패시터(200)를 나타내는 개략적인 사시도이다. 도 1b에 도시된 바와 같이 제1 및 제2 외부단자(220a, 220b)는 외장 케이스(210)의 동일 면(211)에 형성되되, 동일 면의 중앙부에 형성될 수 있다.1B is a schematic perspective view illustrating a chip type electric double layer capacitor 200 according to another embodiment of the present invention. As illustrated in FIG. 1B, the first and second external terminals 220a and 220b may be formed on the same surface 211 of the exterior case 210, but may be formed in the center of the same surface.

도 2a에 도시된 바와 같이, 상기 외장 케이스(110)의 수납공간에 배치되는 전기 이중층 커패시터 셀은 상기 수납공간으로 노출되는 제1 및 제2 외부 단자(120a, 120b)의 제1면과 전기적으로 연결된다. 전기 이중층 커패시터 셀과 상기 수납공간으로 노출되는 제1 및 제2 외부 단자(120a, 120b)의 제1면은 용접 또는 초음파 융착에 의하여 연결될 수 있다.As shown in FIG. 2A, the electric double layer capacitor cell disposed in the storage space of the outer case 110 is electrically connected to the first surfaces of the first and second external terminals 120a and 120b exposed to the storage space. Connected. The electric double layer capacitor cell and the first surfaces of the first and second external terminals 120a and 120b exposed to the storage space may be connected by welding or ultrasonic welding.

상기 전기 이중층 커패시터 셀은 제1 및 제2 집전체(130a, 130b), 상기 제1 및 제2 집전체와 각각 연결되는 제1 및 제2 전극(140a, 140b), 상기 제1 및 제2 전극 사이에 형성되는 이온투과성 분리막(150)을 포함할 수 있다.The electric double layer capacitor cell includes first and second current collectors 130a and 130b, first and second electrodes 140a and 140b connected to the first and second current collectors, and the first and second electrodes, respectively. It may include an ion-permeable separation membrane 150 formed therebetween.

상기 제1 및 제2 집전체(130a, 130b)는 각각 상기 제1 및 제2 전극(140a, 140b)에 전기적 신호를 전달하기 위한 도전성 시트로서, 도전성 폴리머나 고무시트 또는 금속박(metallic foil)으로 이루어질 수 있다. 본 실시형태에서, 전기 이중층 커패시터 셀은 상기 제1 및 제2 집전체(130a, 130b)에 의하여 제1 및 제2 외부단자(120a, 120b)와 전기적으로 연결된다. 상기 제1 및 제2 집전체(130a, 130b)는 상기 제1 및 제2 외부단자(120a, 120b)와 전기적으로 연결되도록 그 형상은 적절히 변경될 수 있다. 이러한 형상의 변경은 전기 이중층 커패시터 셀의 형상이나 크기에 영향을 받을 수 있다.The first and second current collectors 130a and 130b are conductive sheets for transmitting electrical signals to the first and second electrodes 140a and 140b, respectively, and may be formed of a conductive polymer, a rubber sheet, or a metallic foil. Can be done. In this embodiment, the electric double layer capacitor cell is electrically connected to the first and second external terminals 120a and 120b by the first and second current collectors 130a and 130b. The shape of the first and second current collectors 130a and 130b may be appropriately changed to be electrically connected to the first and second external terminals 120a and 120b. This change in shape can be affected by the shape or size of the electrical double layer capacitor cell.

도 2a에 도시된 바와 같이, 상기 제1 집전체(130a)는 제1 외부단자(120a)와 연결되기 위해 일부가 절곡된 형상을 가질 수 있고, 상기 제1 및 제2 집전체(130a, 130b)는 제1 및 제2 외부단자(120a, 120b)와 직접 연결될 수 있다. As shown in FIG. 2A, the first current collector 130a may have a shape in which a portion of the first current collector 130a is bent to be connected to the first external terminal 120a. The first and second current collectors 130a and 130b may be formed. ) May be directly connected to the first and second external terminals 120a and 120b.

도시되지 않았으나, 제1 및 제2 집전체는 적절한 연결 수단을 통하여 제1 및 제2 외부단자와 전기적으로 연결될 수 있다.Although not shown, the first and second current collectors may be electrically connected to the first and second external terminals through appropriate connection means.

또한, 도시되지 않았으나, 단락을 방지하기 위하여 제1 및 제2 외부단자(120a, 120b)가 매립된 외장 케이스의 제2면과 이에 접하는 상기 제2 집전체(130b) 사이에 절연층이 형성될 수 있다.In addition, although not shown, an insulating layer may be formed between the second surface of the outer case in which the first and second external terminals 120a and 120b are embedded and the second current collector 130b in contact therewith. Can be.

전기 이중층 커패시터 셀이 제1 및 제2 집전체(130a, 130b)를 포함하지 않는 경우라면, 상기 제1 및 제2 전극(130a, 130b)이 상기 수납공간으로 노출되는 제1 및 제2 외부단자(120a, 120b)의 제1면과 전기적으로 연결될 수 있을 것이다.When the electric double layer capacitor cell does not include the first and second current collectors 130a and 130b, the first and second external terminals through which the first and second electrodes 130a and 130b are exposed to the storage space. It may be electrically connected to the first surfaces of 120a and 120b.

상기 제1 및 제2 전극(140a, 140b)은 분극성 전극 재료를 사용할 수 있으며, 비표면적이 비교적 높은 활성탄 등을 이용할 수 있다. 상기 제1 및 제2 전극(140a, 140b)은 분말 활성탄을 주재료로 한 전극 물질을 고체 상태의 시트로 제조하거나 상기 제1 및 제2 집전체(130a, 130b) 상에 전극 물질 슬러리를 고착시켜 제조할 수 있다.The first and second electrodes 140a and 140b may use a polarizable electrode material, and may use activated carbon having a relatively high specific surface area. The first and second electrodes 140a and 140b may be made of a solid sheet of an electrode material mainly composed of powdered activated carbon, or the electrode material slurry may be fixed on the first and second current collectors 130a and 130b. It can manufacture.

상기 분리막(150)은 이온의 투과가 가능하도록 다공성 물질로 이루어질 수 있다. 이에 제한되는 것은 아니나 예를 들면, 폴리프로필렌, 폴리에틸렌, 또는 유리섬유 등의 다공성 물질을 사용할 수 있다. The separator 150 may be made of a porous material to allow the transmission of ions. Although not limited to this, for example, a porous material such as polypropylene, polyethylene, or glass fiber may be used.

본 실시형태에서, 상기 외장 케이스(110)는 상면이 개방된 수납공간을 가지며, 제1 및 제2 외부단자(120a, 120b)가 매립된 하부 케이스(110a) 및 상기 수납 공단을 덮도록 상기 하부 케이스(110a) 상에 장착된 상부 캡(110b)으로 이루어질 수 있다.In the present embodiment, the outer case 110 has a storage space with an upper surface open, and the lower case 110a and the lower housing so as to cover the first case and the second outer terminal (120a, 120b) and the receiving satin It may be made of an upper cap (110b) mounted on the case (110a).

상기 하부 케이스(110a) 및 상부 케이스(110b)는 용접 또는 초음파 융착에 의하여 결합될 수 있다. 도 2a의 P는 하부 케이스 및 상부 케이스의 결합 영역을 도시한 것이다.The lower case 110a and the upper case 110b may be combined by welding or ultrasonic welding. P of FIG. 2A shows the joining area of the lower case and the upper case.

또한, 상기 외장 케이스(110)는 절연성 수지로 이루어지는 것으로, 상기 절연성 수지는 폴리페닐렌 설파이드(Polyphenylene sulfide, PPS) 또는 액정 고분자(Liquid crystal polymer, LCP)일 수 있다. 이에 따라 상기 칩형 전기 이중층 커패시터(100)는 높은 온도(약 240-270℃ 정도)로 진행되는 표면 실장 과정에서 내부 구조를 보호할 수 있다.In addition, the outer case 110 is made of an insulating resin, the insulating resin may be a polyphenylene sulfide (PPS) or a liquid crystal polymer (LCP). Accordingly, the chip type electric double layer capacitor 100 may protect the internal structure during the surface mounting process performed at a high temperature (about 240-270 ° C.).

상술한 바와 같이, 본 실시형태에 따른 칩형 전기 이중층 커패시터는 제1 및 제2 외부단자(120a, 120b)가 외장 케이스(110)에 매립된 구조로써, 공간활용도가 높다. 이에 따라 내부에 실장되는 전기 이중층 커패시터 셀의 적층도를 높일 수 있다.As described above, the chip type electric double layer capacitor according to the present embodiment has a structure in which the first and second external terminals 120a and 120b are embedded in the exterior case 110 and have high space utilization. Accordingly, the stacking degree of the electric double layer capacitor cell mounted therein can be increased.

도 2b는 본 발명의 다른 실시형태에 따른 칩형 전기 이중층 커패시터의 하부 케이스만을 개략적으로 나타낸 단면도이다. 상술한 실시예와 다른 구성요소를 중심으로 설명하며, 동일한 구성요소에 대한 자세한 설명은 생략한다.2B is a schematic cross-sectional view of only a lower case of a chip type electric double layer capacitor according to another embodiment of the present invention. The components different from the above-described embodiments will be described mainly, and detailed descriptions of the same components will be omitted.

본 실시형태에서, 제1 및 제2 외부단자(120a, 120b)는 상기 외장 케이스(110)에 매립되며, 상기 제 1 및 제2 외부단자((120a, 120b)의 상기 수납공간으로 노출되는 제1면과 상기 외장 케이스의 외부영역으로 노출되는 제2면을 갖는다.In the present embodiment, first and second external terminals 120a and 120b are embedded in the outer case 110 and are exposed to the storage spaces of the first and second external terminals 120a and 120b. It has a first surface and a second surface exposed to the outer region of the outer case.

제1 및 제2 외부단자(120a, 120b)와 외장 케이스(110b)는 일체로 성형되어, 상기 제1 및 제2 외부단자(120a, 120b)가 상기 외장 케이스(110b)에 매립되어 있으나, 소재 간의 이질성 때문에 미세한 틈이 발생할 수 있고, 미세한 틈에 의해 전해액이 액출될 수 있다.Although the first and second external terminals 120a and 120b and the external case 110b are integrally formed, the first and second external terminals 120a and 120b are embedded in the external case 110b. Due to the heterogeneity of the liver, minute gaps may occur, and the electrolyte may be discharged by the minute gaps.

칩형 전기 이중층 커패시터의 제조 과정 및 사용 중에 전해액이 액출되는 경우 신뢰성이 저하되고, 수명이 단축될 수 있다.If the electrolyte is leaked during the manufacturing and use of the chip type electric double layer capacitor, reliability may be reduced and life may be shortened.

따라서, 제1 및 제2 외부단자와 외장 케이스는 접촉 면적을 넓혀 전해액 액출 경로를 길게 형성하는 것이 바람직하다. Therefore, it is preferable that the first and second external terminals and the outer case have a wide contact area to form a long electrolyte discharge path.

이에 따라, 제1 및 제2 외부단자는 매립 영역 확장부(D)를 갖도록 형성될 수 있다. 매립 영역 확장부(D)의 형상은 특별히 제한되지 않으며, 도 2b에 도시된 바와 같이, 제1 및 제2 외부단자는 판상 형태로 제조되고, 판상 형태의 일부는 수납공간으로 제공되고, 일부는 외부 영역으로 제공되도록 구부린 형태를 가질 수 있 다. 이에 따라, 제1 및 제2 외부단자와 외장 수지의 매립 영역은 확장될 수 있다.Accordingly, the first and second external terminals may be formed to have the buried region extension part D. The shape of the buried region extension D is not particularly limited, and as shown in FIG. 2B, the first and second external terminals are manufactured in a plate shape, a part of the plate shape is provided as a storage space, and It may have a bent shape to serve as an outer area. Accordingly, the buried regions of the first and second external terminals and the exterior resin can be expanded.

도 2c는 본 발명의 다른 실시형태에 따른 칩형 전기 이중층 커패시터의 하부 케이스만을 개략적으로 나타낸 단면도이다. 상술한 실시예와 다른 구성요소를 중심으로 설명하며, 동일한 구성요소에 대한 자세한 설명은 생략한다.2C is a schematic cross-sectional view of only a lower case of a chip type electric double layer capacitor according to another embodiment of the present invention. The components different from the above-described embodiments will be described mainly, and detailed descriptions of the same components will be omitted.

도 2c에 도시된 바와 같이, 제1 및 제2 외부 단자는 수납 공간으로 제공되는 제1면과 외부영역으로 제공되는 제2면을 가지며, 매립 영역 확장부(D)를 갖는다. 상기 매립 영역 확장부(D)는 상기 외장 수지와 접촉되는 면적이 넓도록 다양한 형상을 가질 수 있다.As shown in FIG. 2C, the first and second external terminals have a first surface provided as an accommodation space and a second surface provided as an external area, and have a buried area extension D. As shown in FIG. The buried region extension part D may have various shapes such that an area in contact with the exterior resin is wide.

도 3은 본 발명의 또 다른 실시예에 따른 칩형 전기 이중층 커패시터(300)를 나타내는 개략적인 단면도이다. 상술한 실시예와 다른 구성요소를 중심으로 설명하며, 동일한 구성요소에 대한 자세한 설명은 생략한다.3 is a schematic cross-sectional view showing a chip type electric double layer capacitor 300 according to another embodiment of the present invention. The components different from the above-described embodiments will be described mainly, and detailed descriptions of the same components will be omitted.

도 3을 참조하면, 전기 이중층 커패시터 셀은 하나 이상의 제1 및 제2 집전체, 제1 및 제2 전극 및 분리막이 연속적으로 적층된 구조이다. 본 실시형태에 따른 전기 이중층 커패시터는 공간 활용도가 높아 다층 구조의 전기 이중층 커패시터 셀을 포함할 수 있다.Referring to FIG. 3, an electric double layer capacitor cell has a structure in which one or more first and second current collectors, first and second electrodes, and a separator are sequentially stacked. The electric double layer capacitor according to the present embodiment may include an electric double layer capacitor cell having a multi-layer structure due to high space utilization.

보다 구체적으로, 첫번째 제1 집전체(331a) 및 제2 집전체(331b)가 각각 제1 및 제2 외부단자(320a, 320b)에 연결된다. 상기 첫번째 제1 집전체(331a)에는 첫 번째 제1 전극(341a)이 연결되고, 첫번째 제2 집전체(331b)에는 첫번째 제2 전극(341b)이 연결되며, 상기 첫번째 제1 전극 및 제2 전극(341a, 341b) 사이에는 첫번째 이온 투과성 분리막(351)이 형성되어 하나의 단위 셀을 형성한다.More specifically, the first first current collector 331a and the second current collector 331b are connected to the first and second external terminals 320a and 320b, respectively. A first first electrode 341a is connected to the first first current collector 331a, and a first second electrode 341b is connected to the first second current collector 331b, and the first first electrode and the second are connected to the first first current collector 331a. A first ion permeable separator 351 is formed between the electrodes 341a and 341b to form one unit cell.

또한, 상기 첫번째 제1 집전체(331a)에는 두번째 제1 전극(342a)이 연결되고, 두번째 제2 집전체(332b)에는 두번째 제2 전극(342b)이 연결되며, 상기 두번째 제1 전극 및 제2 전극(342a, 342b) 사이에는 두번째 이온 투과성 분리막(352)이 형성되어 또 하나의 단위 셀을 형성한다. 상기 두번째 제2 집전체(332b)는 절곡되어 제2 외부단자(320b)와 전기적으로 연결된다.In addition, a second first electrode 342a is connected to the first first current collector 331a, and a second second electrode 342b is connected to the second second current collector 332b. A second ion permeable separator 352 is formed between the two electrodes 342a and 342b to form another unit cell. The second second current collector 332b is bent and electrically connected to the second external terminal 320b.

또한, 상기 두번째 제2 집전체(332b)에는 세번째 제2 전극(343b)이 연결되고, 두번째 제1 집전체(332a)에는 세번째 제1 전극(343a)이 연결되며, 상기 세번째 제1 전극 및 제2 전극(343a, 343b) 사이에는 세번째 이온 투과성 분리막(353)이 형성되어 또 다른 하나의 단위 셀을 형성한다. 상기 두번째 제1 집전체(332a)는 절곡되어 제2 외부단자(320b)와 전기적으로 연결된다.In addition, a third second electrode 343b is connected to the second second current collector 332b, a third first electrode 343a is connected to the second first current collector 332a, and the third first electrode and the first A third ion permeable separator 353 is formed between the two electrodes 343a and 343b to form another unit cell. The second first current collector 332a is bent and electrically connected to the second external terminal 320b.

본 실시형태와 같이, 복수의 단위 셀을 적층함으로써 보다 높은 전기 용량을 얻을 수 있다. 또한 도시되지 않았으나, 상기 단위 셀 적층체의 외부에 절연 물질을 도포하여 의도하지 않은 단락을 방지할 수 있다.As in the present embodiment, higher electrical capacitance can be obtained by stacking a plurality of unit cells. In addition, although not shown, an insulating material may be coated on the outside of the unit cell stack to prevent an unintended short circuit.

본 실시형태에서, 제1 및 제2 외부단자(320a, 320b)는 외장 케이스의 일 면(311)에 매립되되, 외장 케이스 보다 큰 두께를 갖는 것으로, 상기 외장 케이스의 외부 영역으로 돌출되어 있다.In the present embodiment, the first and second external terminals 320a and 320b are embedded in one surface 311 of the outer case, but have a thickness greater than that of the outer case, and protrude into an outer region of the outer case.

도 4 및 도 5는 본 발명의 또 다른 실시예에 따른 전기 이중층 커패시터 셀 (460) 및 이를 포함하는 칩형 전기 이중층 커패시터(400)를 나타내는 개략적인 단면도이다. 상술한 실시예와 다른 구성요소를 중심으로 설명하며, 동일한 구성요소에 대한 자세한 설명은 생략한다.4 and 5 are schematic cross-sectional views showing an electric double layer capacitor cell 460 and a chip type electric double layer capacitor 400 including the same according to another embodiment of the present invention. The components different from the above-described embodiments will be described mainly, and detailed descriptions of the same components will be omitted.

도 4 및 도 5를 참조하면, 본 실시형태에 따른 전기 이중층 커패시터 셀(460)은 제1 및 제2 전극이 권취된 형태이다. 보다 구체적으로 제1 전극(440a), 첫번재 분리막(450a), 제2 전극(440b), 및 두번째 분리막(450b)이 순차적으로 적층되고, 상기 적층물이 권취되어 전기 이중층 커패시터 셀(460)을 구성한다. 상기 제1 전극(440a) 및 제2 전극(440b)에는 각각 제1 집전체(430a) 및 제2 집전체(430b)가 연결되어 있다. 4 and 5, the electric double layer capacitor cell 460 according to the present embodiment has a form in which first and second electrodes are wound. More specifically, the first electrode 440a, the first separator 450a, the second electrode 440b, and the second separator 450b are sequentially stacked, and the stack is wound to form the electric double layer capacitor cell 460. Configure. A first current collector 430a and a second current collector 430b are connected to the first electrode 440a and the second electrode 440b, respectively.

상기 전기 이중층 커패시터 셀(460)은 외장 케이스(410)의 수납 공간에 배치되고, 상기 제1 집전체(430a) 및 제2 집전체(430b)는 절곡되어 각각 제1 및 제2 외부단자(420a, 420b)와 전기적으로 연결된다. The electric double layer capacitor cell 460 is disposed in a storage space of the outer case 410, and the first current collector 430a and the second current collector 430b are bent to form first and second external terminals 420a, respectively. 420b).

본 실시형태에서, 제1 및 제2 외부단자(420a, 420b)는 외장 케이스의 일 면(411)에 매립되되, 외장 케이스 보다 큰 두께를 갖는 것으로, 상기 외장 케이스의 수납공간으로 돌출되어 있다.In the present embodiment, the first and second external terminals 420a and 420b are embedded in one surface 411 of the outer case, but have a thickness greater than that of the outer case, and protrude into the storage space of the outer case.

도 6a 내지 도 6c는 본 발명의 일 실시형태에 따른 칩형 전기 이중층 커패시터의 제조방법을 설명하기 위한 단면도이다.6A to 6C are cross-sectional views illustrating a method of manufacturing a chip type electric double layer capacitor according to an embodiment of the present invention.

도 6a에 도시된 바와 같이, 개방된 수납공간을 가지면서, 상기 수납공간으로 노출되는 제1면과 외부영역으로 노출되는 제2면을 갖도록 제1 및 제2 외부단자가 매립된 하부 케이스(110b)를 형성한다.As shown in FIG. 6A, the lower case 110b having the first and second external terminals embedded therein to have an open storage space and a first surface exposed to the storage space and a second surface exposed to the external area. ).

상기 하부 케이스(110b)를 형성하는 방법은 절연성 수지와 제1 및 제2 외부단자를 일체로 성형하여, 상기 절연성 수지에 제1 및 제2 외부단자가 매립될 수 있는 방법이면 특별히 제한되지 않는다. 예를 들면 인서트 사출성형(insert injection molding)을 이용할 수 있다. The method of forming the lower case 110b is not particularly limited as long as the insulating resin and the first and second external terminals are integrally molded to embed the first and second external terminals in the insulating resin. For example, insert injection molding can be used.

보다 구체적으로, 원하는 하부 케이스의 형상을 갖는 금형 내에 제1 및 제2 외부단자를 배치하고, 상기 금형 내에 절연성 수지를 충진한다. 금형에 충진된 절연성 수지는 금형 내에서 냉각 또는 가교에 의하여 제1 및 제2 외부단자와 함께 고화된다. 인서트 성형에 따라 다른 재질을 갖는 절연성 수지 및 제1 및 제2 외부단자는 일체화된다.More specifically, the first and second external terminals are disposed in a mold having a desired lower case shape, and the insulating resin is filled in the mold. The insulating resin filled in the mold is solidified together with the first and second external terminals by cooling or crosslinking in the mold. According to the insert molding, the insulating resin having different materials and the first and second external terminals are integrated.

다음으로, 도 6b에 도시된 바와 같이, 상기 하부 케이스(110b)의 수납공간으로 노출된 제1 및 제2의 외부단자(120a, 120b)의 제1면과 전기적으로 연결되도록 상기 수납공간에 전기 이중층 커패시터 셀을 실장한다.Next, as shown in FIG. 6B, the storage space is electrically connected to the first surfaces of the first and second external terminals 120a and 120b exposed to the storage space of the lower case 110b. Mount a double layer capacitor cell.

상술한 바와 같이, 전기 이중층 커패시터 셀은 제1 및 제2 집전체(130a, 130b), 상기 제1 및 제2 집전체(130a, 130b)와 각각 연결되는 제1 및 제2 전극(140a, 140b), 상기 제1 및 제2 전극(140a, 140b) 사이에 형성되는 이온투과성 분리막(150)을 포함할 수 있다. 상기 제1 및 제2 집전체(130a, 130b)는 상기 제1 및 제2의 외부단자(120a, 120b)의 수납공간으로 노출된 제1면과 전기적으로 연결되며, 제1 집전체(130a)는 절곡된 형상을 가질 수 있다.As described above, the electric double layer capacitor cell includes first and second current collectors 130a and 130b and first and second electrodes 140a and 140b connected to the first and second current collectors 130a and 130b, respectively. ) And an ion permeable separator 150 formed between the first and second electrodes 140a and 140b. The first and second current collectors 130a and 130b are electrically connected to the first surface exposed to the storage spaces of the first and second external terminals 120a and 120b, respectively, and the first current collector 130a may be used. May have a bent shape.

상기 제1 및 제 2 외부단자(120a, 120b)와 제 1 및 제2 집전체(130a, 130b)의 연결(P)은 용접 또는 초음파 융착에 의하여 수행될 수 있다. 이에 제한되는 것은 아니나, 용접은 저항 용접 또는 아크 용접을 이용할 수 있다. The connection P between the first and second external terminals 120a and 120b and the first and second current collectors 130a and 130b may be performed by welding or ultrasonic welding. Although not limited thereto, the welding may use resistance welding or arc welding.

다음으로, 도 6c에 도시된 바와 같이, 상기 수납공간을 덮도록 상부 캡(110a)을 상기 하부 케이스(110b) 상에 장착한다. 하부 케이스(110b)에 전기 이중층 커패시터 셀을 실장하고, 전해액을 충진한다. 상기 전해액은 수계 전해액 또는 비수계 전해액을 사용할 수 있다. Next, as shown in FIG. 6C, the upper cap 110a is mounted on the lower case 110b to cover the storage space. An electric double layer capacitor cell is mounted on the lower case 110b, and the electrolyte is filled. The electrolyte may be an aqueous electrolyte solution or a non-aqueous electrolyte solution.

상기 하부 케이스 및 상부 캡의 장착은 용접 또는 초음파 융착에 의하여 수행될 수 있다. 이에 제한되는 것은 아니나, 용접은 저항 용접 또는 아크 용접을 이용할 수 있다. 이러한 방법에 의하여 하부 케이스 및 상부 캡의 기밀성이 향상되어 외장 케이스 내의 내부 소자의 보호가 가능하다. Mounting of the lower case and the upper cap may be performed by welding or ultrasonic welding. Although not limited thereto, the welding may use resistance welding or arc welding. In this way, the airtightness of the lower case and the upper cap is improved to protect the internal elements in the outer case.

본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.The present invention is not limited by the above-described embodiments and the accompanying drawings, but is intended to be limited only by the appended claims. It will be apparent to those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. something to do.

도 1은 본 발명의 일 실시 형태에 따른 칩형 전기 이중층 커패시터를 나타내는 개략적인 사시도이다.1 is a schematic perspective view showing a chip type electric double layer capacitor according to an embodiment of the present invention.

도 2a는 본 발명의 일 실시 형태에 따른 칩형 전기 이중층 커패시터를 나타내는 개략적인 단면도이다.2A is a schematic cross-sectional view showing a chip type electric double layer capacitor according to one embodiment of the present invention.

도 2b는 본 발명의 다른 실시형태에 따른 칩형 전기 이중층 커패시터의 하부 케이스만을 개략적으로 나타낸 단면도이다.2B is a schematic cross-sectional view of only a lower case of a chip type electric double layer capacitor according to another embodiment of the present invention.

도 2c는 본 발명의 또 다른 실시형태에 따른 칩형 전기 이중층 커패시터의 하부 케이스만을 개략적으로 나타낸 단면도이다.2C is a schematic cross-sectional view of only a lower case of a chip type electric double layer capacitor according to still another embodiment of the present invention.

도 3은 본 발명의 다른 실시형태에 따른 칩형 전기 이중층 커패시터를 나타내는 개략적인 단면도이다.3 is a schematic cross-sectional view showing a chip type electric double layer capacitor according to another embodiment of the present invention.

도 4는 본 발명의 일 실시 형태에 따른 전기 이중층 커패시터 셀을 나타내는 개략적인 사시도이다.4 is a schematic perspective view showing an electric double layer capacitor cell according to an embodiment of the present invention.

도 5은 본 발명의 또 다른 실시형태에 따른 칩형 전기 이중층 커패시터를 나타내는 개략적인 단면도이다.5 is a schematic cross-sectional view showing a chip type electric double layer capacitor according to still another embodiment of the present invention.

도 6은 본 발명의 일 실시형태에 따른 칩형 전기 이중층 커패시터의 제조방법을 설명하기 위한 단면도이다.6 is a cross-sectional view illustrating a method of manufacturing a chip type electric double layer capacitor according to an embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명>          <Description of the symbols for the main parts of the drawings>

100: 칩형 전기 이중층 커패시터 110: 외장 케이스100: chip type electric double layer capacitor 110: outer case

120a, 120b: 제1 및 제2 외부단자 130a, 130b: 제1 및 제2 집전체120a and 120b: first and second external terminals 130a and 130b: first and second current collectors

140a, 140b: 제1 및 제2 전극 150: 분리막140a and 140b: first and second electrodes 150: separator

Claims (20)

내부에 수납공간을 가지며 절연성 수지로 이루어진 외장 케이스;An exterior case having a storage space therein and made of an insulating resin; 상기 절연성 수지와 일체로 성형되어 상기 외장 케이스에 매립되며, 일부는 상기 수납공간으로 노출되는 제1면으로 제공되고, 일부는 상기 외장 케이스의 외부영역으로 노출되는 제2면으로 제공되는 제1 및 제2 외부단자; 및 First and formed integrally with the insulating resin and embedded in the exterior case, a part of which is provided as a first surface exposed to the storage space and a part of which is provided as a second surface exposed to an external area of the exterior case; A second external terminal; And 상기 수납공간에 배치되며, 상기 제1 및 제2의 외부단자의 상기 제1면과 전기적으로 연결된 전기 이중층 커패시터 셀;An electric double layer capacitor cell disposed in the accommodation space and electrically connected to the first surface of the first and second external terminals; 을 포함하는 칩형 전기 이중층 커패시터.Chip type electric double layer capacitor comprising a. 제1항에 있어서,The method of claim 1, 상기 제1 및 제2 외부 단자는 인서트 사출 성형에 의하여 상기 외장 케이스에 매립되는 것을 특징으로 하는 칩형 전기 이중층 커패시터.And the first and second external terminals are embedded in the outer case by insert injection molding. 제1항에 있어서,The method of claim 1, 상기 제1 및 제2 외부 단자는 매립영역 확장부를 갖는 것을 특징으로 하는 칩형 전기 이중층 커패시터.And the first and second external terminals have a buried region extension. 제1항에 있어서,The method of claim 1, 상기 제1 및 제2 외부 단자는 상기 외장 케이스의 동일 면에 형성된 것을 특징으로 하는 칩형 전기 이중층 커패시터.And the first and second external terminals are formed on the same surface of the outer case. 제4항에 있어서,5. The method of claim 4, 상기 제1 및 제2 외부 단자는 상기 동일 면의 양 끝 단에 형성된 것을 특징으로 하는 칩형 전기 이중층 커패시터.And the first and second external terminals are formed at both ends of the same surface. 제4항에 있어서,5. The method of claim 4, 상기 제1 및 제2 외부 단자는 상기 동일 면의 중앙 부에 형성된 것을 특징으로 하는 칩형 전기 이중층 커패시터.And the first and second external terminals are formed at a central portion of the same surface. 제1항에 있어서,The method of claim 1, 상기 외장 케이스는 상면이 개방된 수납공간을 가지며, 제1 및 제2 외부단자가 매립된 하부 케이스 및 상기 수납공간을 덮도록 상기 하부 케이스에 장착된 상부 캡으로 이루어지는 것을 특징으로 하는 칩형 전기 이중층 커패시터.The outer case has a storage space with an upper surface open, a chip type electric double layer capacitor, characterized in that the first case and the second external terminal is embedded with a lower case and the upper cap is mounted to the lower case to cover the storage space. . 제7항에 있어서,The method of claim 7, wherein 상기 하부 케이스 및 상기 상부 캡은 용접 또는 초음파 융착에 의하여 결합된 것을 특징으로 하는 칩형 전기 이중층 커패시터.The lower case and the upper cap is a chip type electric double layer capacitor, characterized in that coupled by welding or ultrasonic welding. 제1항에 있어서,The method of claim 1, 상기 절연성 수지는 폴리페닐렌 설파이드 또는 액정 고분자인 것을 특징으로 하는 칩형 전기 이중층 커패시터.The insulating resin is a chip type electric double layer capacitor, characterized in that the polyphenylene sulfide or liquid crystal polymer. 제1항에 있어서,The method of claim 1, 상기 전기 이중층 커패시터 셀은 제1 및 제2 집전체, 상기 제1 및 제2 집전체와 각각 연결되는 제1 및 제2 전극 및 상기 제1 및 제2 전극 사이에 형성되는 이온 투과성 분리막을 포함하는 것을 특징으로 하는 칩형 전기 이중층 커패시터.The electric double layer capacitor cell includes first and second current collectors, first and second electrodes connected to the first and second current collectors, and an ion permeable separator formed between the first and second electrodes, respectively. Chip type electric double layer capacitor, characterized in that. 제1항에 있어서,The method of claim 1, 상기 제1 및 제2 외부단자의 제1면과 상기 전기 이중층 커패시터 셀은 용접 또는 초음파 융착에 의하여 연결된 것을 특징으로 하는 칩형 전기 이중층 커패시 터.And a first surface of the first and second external terminals and the electric double layer capacitor cell are connected by welding or ultrasonic welding. 제1항에 있어서,The method of claim 1, 상기 전기 이중층 커패시터 셀은 하나 이상의 제1 및 제2 집전체, 재1 및 제2 전극 및 분리막이 연속적으로 적층된 것을 특징으로 하는 칩형 전기 이중층 커패시터.The electric double layer capacitor cell is a chip type electric double layer capacitor, characterized in that one or more of the first and second current collector, the first and second electrodes and the separator is sequentially stacked. 제1항에 있어서,The method of claim 1, 상기 전기 이중층 커패시터 셀은 제1 및 제2 전극이 권취된 것을 특징으로 하는 칩형 전기 이중층 커패시터.The electric double layer capacitor cell is a chip type electric double layer capacitor, characterized in that the first and second electrodes are wound. 제1항에 있어서,The method of claim 1, 상기 제1 및 제2 외부단자는 상기 외장 케이스 보다 큰 두께를 갖는 것으로, 상기 외장 케이스의 외부영역으로 돌출된 것을 특징으로 하는 칩형 전기 이중층 커패시터.The first and second external terminals having a thickness greater than that of the outer case, the chip type electric double layer capacitor, characterized in that protruding to the outer region of the outer case. 제1항에 있어서,The method of claim 1, 상기 제1 및 제2 외부단자는 상기 외장 케이스 보다 큰 두께를 갖는 것으로, 상기 외장 케이스의 수납공간으로 돌출된 것을 특징으로 하는 칩형 전기 이중층 커패시터.The first and second external terminals having a thickness greater than that of the outer case, the chip type electric double layer capacitor, characterized in that protruding into the storage space of the outer case. 개방된 수납공간을 가지면서, 절연성 수지와 일체로 성형하여 제1 및 제2 외부단자를 매립하되, 상기 제1 및 제2 외부단자 각각은 일부가 상기 수납공간으로 노출되는 제1면으로 제공되고, 일부가 외부영역으로 노출되는 제2면으로 제공되는 하부 케이스를 형성하는 단계;The first and second external terminals are embedded in the insulating resin and integrally formed with the insulating resin, and each of the first and second external terminals is provided as a first surface partially exposed to the storage space. Forming a lower case provided to a second surface of which a portion is exposed to an external region; 상기 수납 공간으로 노출된 제1 및 제2의 외부단자의 제1면과 전기적으로 연결되도록 상기 수납공간에 전기 이중층 커패시터 셀을 실장하는 단계; 및Mounting an electric double layer capacitor cell in the storage space to be electrically connected to first surfaces of the first and second external terminals exposed to the storage space; And 상기 수납 공간을 덮도록 상부 캡을 상기 하부 케이스 상에 장착하는 단계;Mounting an upper cap on the lower case to cover the storage space; 를 포함하는 칩형 전기 이중층 커패시터의 제조방법.Method of manufacturing a chip-type electric double layer capacitor comprising a. 제16항에 있어서,The method of claim 16, 상기 하부 케이스의 형성은 인서트 사출 성형에 의하여 수행되는 것을 특징으로 하는 칩형 전기 이중층 커패시터의 제조방법.Forming the lower case is a method of manufacturing a chip-type electric double layer capacitor, characterized in that performed by insert injection molding. 제16항에 있어서,The method of claim 16, 상기 제1 및 제2 외부 단자와 상기 전기 이중층 커패시터 셀의 연결은 용접 또는 초음파 융착에 의하여 수행되는 것을 특징으로 하는 칩형 전기 이중층 커패시터의 제조방법.And connecting the first and second external terminals to the electric double layer capacitor cell by welding or ultrasonic welding. 제16항에 있어서,The method of claim 16, 상기 하부 케이스 및 상부 캡의 장착은 용접 또는 초음파 융착에 의하여 수행되는 것을 특징으로 하는 칩형 전기 이중층 커패시터의 제조방법.Mounting of the lower case and the upper cap is a manufacturing method of a chip type electric double layer capacitor, characterized in that performed by welding or ultrasonic welding. 제1항에 있어서,The method of claim 1, 상기 제1 및 제2 외부단자는 판상 형태이며, 상기 판상 형태가 구부러져서 상기 제1 면 및 제2면으로 제공되는 칩형 전기 이중층 커패시터.And the first and second external terminals have a plate shape, and the plate shape is bent to provide the first and second surfaces.
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