KR101069546B1 - 오프셋이 감소되는 차동형 연산 증폭기 - Google Patents

오프셋이 감소되는 차동형 연산 증폭기 Download PDF

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Abstract

오프셋이 감소되는 차동형 연산 증폭기가 개시된다. 본 발명의 차동형 연산 증폭기에서는, 출력 신호의 오프셋 현상을 제거하기 위하여, 서로 대칭을 이루는 트랜지스터들 사이의 미스 매칭으로 인한 오프셋을 제거하기 위한 오프셋 메인 제거부가 구비된다. 이에 따라 출력 신호(VOUT)의 직류 오프셋 현상이 감소된다. 그리고, 바람직한 본 발명의 차동형 연산 증폭기에서는, 전원전압 쪽에서 공급되는 전류량의 미스 매칭으로 인한 오프셋을 제거하기 위한 오프셋 보조 제거부가 더 구비된다. 이에 따라 출력 신호(VOUT)의 직류 오프셋 현상이 더욱 현저히 감소된다.

Description

오프셋이 감소되는 차동형 연산 증폭기{DIFFERENTIAL TYPE OPERATIONAL AMPLIFIER FOR REDUCING OFFSET}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 일반적인 차동형 연산 증폭기를 나타내는 도면이다.
도 2는 본 발명의 제1 실시예에 따른 차동형 연산 증폭기를 나타내는 도면이다.
도 3은 본 발명의 제2 실시예에 따른 차동형 연산 증폭기를 나타내는 도면이다.
도 4는 본 발명의 차동형 연산 증폭기의 효과를 설명하기 위한 도면이다.
본 발명은 연산 증폭기에 관한 것으로서, 특히 직류 오프셋(DC offset) 전압을 제거하는 기능을 가지는 차동형 연산 증폭기에 관한 것이다.
일반적으로, 연산 증폭기(Operational amplifier, OP-amp)는 아날로그 집적 회로에서 기본적인 회로로서 사용되며, 여러 가지 구조로 구현될 수 있다. 그리고, 연산 증폭기의 대표적인 것이 차동형 연산 증폭기이다.
도 1은 기존의 차동형 연산 증폭기(10)를 나타내는 도면이다. 도 1에 도시되는 바와 같이, 기존의 차동형 연산 증폭기(10)는 전류 추가부(11), 비반전 입력 신호(VIP) 및 반전 입력 신호(VIM)를 수신하는 2개의 피모스 트랜지스터들(12, 13), 그리고, 전류 미러로 작용하는 2개의 앤모스 트랜지스터들(14, 15)로 구성된다. 이때, 도 1의 차동형 연산 증폭기(10)는 대칭적 구조로 형성된다. 즉, 왼쪽의 상기 피모스 트랜지스터(12) 및 상기 앤모스 트랜지스터(14)는 오른쪽의 상기 피모스 트랜지스터(13) 및 상기 앤모스 트랜지스터(15)와 각각 동일한 크기로 구현된다.
도 1의 차동형 연산 증폭기에서, 반전 입력 신호(VIM)의 전압레벨이 상기 비반전 입력 신호(VIP)보다 낮으면, 상기 출력 신호(VOUT)의 전압레벨은 기준이 되는 중간전압(VMM)보다 높게 된다. 반대로, 반전 입력 신호(VIM)의 전압레벨이 상기 비반전 입력 신호(VIP)보다 높으면, 상기 출력 신호(VOUT)의 전압레벨은 기준이 되는 중간전압보다 낮게 된다.
이러한 도 1의 차동형 연산 증폭기(10)는 대칭적 구조를 가지므로, 공통 성분의 제거의 우수성 등의 장점을 가진다. 즉, 이상적인 차동형 연산 증폭기의 경우, 비반전 입력 신호(VIP) 및 반전 입력 신호(VIN)의 전압레벨이 같으면, 출력신호(VOUT)의 전압레벨은 기준이 되는 중간전압과 동일하게 된다.
그러나, 실제의 도 1의 차동형 연산 증폭기에서는, 제조 공정상의 부정합에 따른 2개의 피모스 트랜지스터들(12, 13) 상호간의 미스 매칭, 상기 비반전 입력 신호(VIP)와 반전 입력 신호(VIM) 사이의 미스 매칭 등의 이유로 인하여, 직류 오프셋 현상이 발생될 수 있다. 이러한, 직류 오프셋 현상은 차동형 연산 증폭기의 동작 특성을 저하시키는 요인으로 작용한다.
따라서, 이러한 직류 오프셋 현상을 감소시키는 차동형 연산 증폭기가 요구된다.
본 발명의 목적은 종래기술의 문제점을 해결하기 위한 것으로서, 직류 오프셋 현상을 감소시키는 차동형 연산 증폭기를 제공하는 데 있다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 대칭적인 파형을 형성하는 비반전 입력 신호 및 반전 입력 신호의 전압차에 따른 전압레벨을 가지는 출력 신호를 발생하는 차동형 연산 증폭기에 관한 것이다. 본 발명의 차동형 연산 증폭기는 제1 입력 트랜지스터 및 제2 입력 트랜지스터를 포함하는 입력 수신부로서, 상기 제1 입력 트랜지스터는 수신되는 상기 비반전 입력 신호에 응답하여 제1 응답단에 제1 응답전류를 제공하며, 상기 제2 입력 트랜지스터는 수신되는 상기 반전 입력 신호에 응답하여 제2 응답단에 제2 응답전류를 제공하는 상기 입력 수신부; 제1 전류 소스 트랜지스터 및 제2 전류 소스 트랜지스터를 포함하는 전류 소스부로서, 상기 제1 전류 소스 트랜지스터는 상기 제1 응답단과 제1 파워 전원단 사이에 형성되며, 상기 제2 전류 소스 트랜지스터는 상기 제2 응답단과 상기 제1 파워 전원단 사이에 형성되는 상기 전류 소스부; 제1 오프셋 메인 제거 수단과 제2 오프셋 메인 제거 수단을 포함하는 오프셋 메인 제거부; 제1 전류 공급 트랜지스터 및 제2 전류 공급 트랜지스터를 포함하는 전류 추가부로서, 상기 제1 전류 공급 트랜지스터는 제3 응답단과 제2 파워 전원단 사이에 형성되며, 상기 제2 전류 공급 트랜지스터는 제4 응답단과 상기 제2 파워 전원단 사이에 형성되는 상기 전류 추가부로서, 상기 제3 응답단은 상기 제1 응답단에 커플링되며, 상기 제4 응답단은 상기 제2 응답단에 커플링되는 상기 전류 추가부; 제1 오프셋 보조 제거 수단과 제2 오프셋 보조 제거 수단을 포함하는 오프셋 메인 제거부; 및 상기 출력신호를 발생하며, 상기 제2 응답단에 커플링되는 출력단을 구비한다. 이때, 상기 제1 오프셋 메인 제거 수단은 상기 제1 응답단과 상기 제1 파워 전원단 사이에 상기 제1 전류 소스 트랜지스터와 병렬적으로 형성되고, 소정의 동작 구간의 상기 제1 응답단의 전류에 따른 제1 오프셋 메인 전류를 상기 제1 응답단에서 상기 제1 파워 전원단으로 흐르게 한다. 상기 제2 오프셋 메인 제거 수단은 상기 제2 응답단과 상기 제1 파워 전원단 사이에 상기 제2 전류 소스 트랜지스터와 병렬적으로 형성되고, 상기 동작 구간의 상기 제2 응답단의 전류에 따른 제2 오프셋 메인 전류를 상기 제2 응답단에서 상기 제1 파워 전원단으로 흐르게 한다. 그리고, 상기 제1 오프셋 보조 제거 수단은 상기 제3 응답단과 상기 제2 파워 전원단 사이에 상기 제1 전류 공급 트랜지스터와 병렬적으로 형성되고, 상기 동작 구간의 상기 제3 응답단의 전류에 따른 제1 오프셋 보조 전류를 상기 제2 파워 전원단에서 제3 응답단으로 흐르게 한다. 상기 제2 오프셋 보조 제거 수단은 상기 제4 응답단과 상기 제2 파워 전원단 사이에 상기 제2 전류 공급 트랜지스터와 병렬적으로 형성되고, 상기 동작 구간의 상기 제4 응답단의 전류에 따른 제2 오프셋 보조 전류를 상기 제2 파워 전원단에서 상기 제4 응답단으로 흐르게 한다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
제1 실시예
도 2는 본 발명의 제1 실시예에 따른 차동형 연산 증폭기(100)를 나타내는 도면이다. 제1 실시예의 차동형 연산 증폭기(100)는 대칭적인 파형을 형성하는 비반전 입력 신호(VIP) 및 반전 입력 신호(VIM)를 수신하여 출력 신호(VOUT)를 발생한다. 이때, 상기 출력 신호(VOUT)는 상기 비반전 입력 신호(VIP) 및 상기 반전 입 력 신호(VIM)의 전압차에 따른 전압레벨을 가진다.
도 2를 참조하면, 제1 실시예의 차동형 연산 증폭기(100)는 입력 수신부(110), 전류 소스부(120), 오프셋 메인 제거부(130), 전류 추가부(140) 및 출력단(NOUT)을 구비한다.
상기 입력 수신부(110)는 상기 비반전 입력 신호(VIP)와 상기 반전 입력 신호(VIM)를 수신하는 제1 입력 트랜지스터(111) 및 제2 입력 트랜지스터(113)를 포함한다. 상기 제1 입력 트랜지스터(111)는 상기 비반전 입력 신호(VIP)의 전압레벨에 따른 제1 응답전류(Ir1)를 제1 응답단(NRS1)에 제공한다. 그리고, 상기 제2 입력 트랜지스터(113)는 상기 반전 입력 신호(VIN)의 전압레벨에 따른 제2 응답전류(Ir2)를 제2 응답단(NRS2)에 제공한다. 이때, 상기 제2 응답단(NRS2)를 통하여 상기 출력 신호(VOUT)가 제공된다.
바람직하기로는, 상기 입력 수신부(110)는 전류 공급수단(115)를 더 구비한다. 상기 전류 공급수단(115)은 전원전압(VDD)(여기서는, '제2 파워 전원단'으로 불릴 수 있음)에서 전류 공급단(NSP)으로 전류를 제공한다. 상기 제1 입력 트랜지스터(111)의 게이트 단자에는 상기 비반전 입력 신호(VIP)가 인가되고, 소스 단자 및 드레인 단자에는 각각 상기 전류 공급단(NSP)과 상기 제1 응답단(NRS1)가 연결된다. 그리고, 상기 제2 입력 트랜지스터(113)의 게이트 단자에는 상기 반전 입력 신호(VIN)가 인가되고, 소스 단자 및 드레인 단자에는 각각 상기 전류 공급단(NSP)과 상기 제2 응답단(NRS2)가 연결된다.
상기 전류 소스부(120)는 제1 전류 소스 트랜지스터(121)와 제2 전류 소스 트랜지스터(123)를 포함한다. 상기 제1 전류 소스 트랜지스터(121)는 상기 제1 응답단(NRS1)과 접지전압(VSS)(여기서는, '제1 파워 전원단'으로 불릴 수 있음) 사이에 형성되어, 상기 제1 응답단(NRS1)의 전류를 소싱(sourcing)하여 제1 소싱 전류(Isc1)를 발생한다. 그리고, 상기 제2 전류 소스 트랜지스터(123)는 상기 제2 응답단(NRS1)과 상기 접지전압(VSS) 사이에 형성되어, 상기 제2 응답단(NRS2)의 전류를 소싱하여 제2 소싱 전류(Isc2)를 발생한다.
상기 오프셋 메인 제거부(130)는 상기 제1 소싱 전류(Isc1)의 크기와 상기 제2 소싱 전류(Isc2)의 크기가 동일한 값이 되도록 구동된다. 상기 오프셋 메인 제거부(130)는 제1 오프셋 메인 제거 수단(131)과 제2 오프셋 메인 제거 수단(133)을 포함한다.
상기 제1 오프셋 메인 제거 수단(131)은 소정의 동작 구간에서 상기 제1 응답전류(Ir1)의 양에 따른 제1 오프셋 메인 전류(Imf1)를 상기 제1 응답단(NRS1)에서 상기 접지전압(VSS)으로 흐르게 한다.
상기 제2 오프셋 메인 제거 수단(133)은 상기 제2 응답단(NRS2)과 상기 접지전압(VSS) 사이에 상기 제2 전류 소스 트랜지스터(123)와 병렬적으로 형성된다. 상기 제2 오프셋 메인 제거 수단(133)은 동작 구간에서 상기 제2 응답전류(Ir2)의 양에 따른 제2 오프셋 메인 전류(Imf2)를 상기 제2 응답단(NRS2)에서 상기 접지전압(VSS)으로 흐르게 한다.
상기 전류 추가부(140)는 상기 제1 응답단(NRS1)에 커플링되는 상기 제3 응답단(NRS3)과 상기 제2 응답단(NRS2)에 커플링되는 상기 제4 응답단(NRS4)에 추가 적인 전류를 공급한다.
상기 출력단(NOUT)은 상기 출력 신호(VOUT)를 발생하며, 상기 제2 응답단(NOUT)에 커플링된다.
상기 차동형 연산 증폭기(100)는 하위 커플링부(160)와 상위 커플링부(170)를 더 구비한다.
상기 하위 커플링부(160)는 상기 제1 응답단(NRS1)을 반전 출력단(NOUTN)에 커플링시키며, 상기 제2 응답단(NRS2)을 상기 출력단(NOUT)에 커플링시킨다. 그리고, 상기 상위 커플링부(170)는 상기 제3 응답단(NRS3)을 상기 반전 출력단(NOUTN)에 커플링시키며, 상기 제4 응답단(NRS4)을 상기 출력단(NOUT)에 커플링시킨다.
한편, 제1 실시예의 차동형 연산 증폭기에 의하면, 제조 공정상의 부정합에 따른 미스 매칭, 비반전 입력 신호(VIP)와 반전 입력 신호(VIM) 상호간의 미스 매칭 등으로 인하여 발생될 수 있는 출력 신호(VOUT)의 직류 오프셋 현상이 감소된다.
계속하여, 제1 실시예의 차동형 연산 증폭기에서, 출력 신호(VOUT)의 직류 오프셋 현상의 감소원리가 기술된다.
본 발명의 차동형 연산 증폭기의 동작 중에는, 상기 스위치 제어 신호(OAS)가 활성화하여 스위치들(131c, 133c)이 닫힌다.
먼저, 비반전 입력 신호(VIP)와 반전 입력 신호(VIM)의 전압레벨이 동일함에도 불구하고, 상기 출력 신호(VOUT)의 전압레벨이 중간전압(VMM)보다 낮은 경우를 가정하자. 이 경우는 일정한 주기 동안의 상기 제1 응답전류(Ir1)의 합이 상기 제2 응답전류(Ir2)보다 크게 되고, 상기 제1 응답단(NRS1)의 평균 전압레벨이 상기 제2 응답단(NRS2)의 평균 전압레벨보다 높음을 의미한다.
이 경우는, 상기 제1 메인 오프셋 제거수단(131)의 제1 메인 오프셋 캐패시터(131a)가 상기 제2 메인 오프셋 제거수단(133)의 제2 메인 오프셋 캐패시터(133a) 보다 신속히 충전된다. 이에 따라, 상기 제1 메인 오프셋 트랜지스터(131b)의 게이트 단자의 평균 전압은 상기 제2 메인 오프셋 트랜지스터(133b)의 게이트 단자의 평균 전압보다 높게 되고, 상기 제1 메인 오프셋 전류(Imf1)의 평균 크기도 상기 제2 메인 오프셋 전류(Imf2)보다 크게 된다.
그 결과, 상기 제1 응답단(NRS1)과 상기 제2 응답단(NRS2)의 평균 전압레벨의 차이는 감소된다.
반대로, 비반전 입력 신호(VIP)와 반전 입력 신호(VIM)의 전압레벨이 동일함에도 불구하고, 상기 출력 신호(VOUT)의 전압레벨이 중간전압(VMM)보다 높은 경우에서, 유사한 과정에 의하여, 상기 제1 응답단(NRS1)과 상기 제2 응답단(NRS2)의 평균 전압레벨의 차이는 감소된다.
이에 따라, 제1 실시예의 차동형 연산 증폭기에서, 비반전 입력 신호(VIP)와 반전 입력 신호(VIM)의 전압레벨이 동일한 경우에는, 상기 출력 신호(VOUT)의 전압레벨은 중간전압(VMM)에 근접하게 된다. 즉, 본 발명의 차동형 연산 증폭기의 메인 오프셋 제거부(140)에 의하여, 출력 신호(VOUT)의 직류 오프셋 현상이 감소된다.
한편, 본 발명의 기술적 사상에 따른 효과는 본 발명의 제2 실시예에 의하여 더욱 현저히 나타난다. 본 발명의 제2 실시예는 본 발명의 제1 실시예로부터 발전 적으로 변형되는 예이다.
제2 실시예
도 3은 본 발명의 제2 실시예에 따른 차동형 연산 증폭기(200)를 나타내는 도면이다. 도 3의 실시예에서, 도 2의 실시예와 동일한 기능을 가지는 신호에 대하여, 동일한 참조부호가 부여된다. 그러나, 이는 이해의 편의를 위한 것이며, 본 발명의 기술적 사상이 이에 한정되는 것이 아님에 유의한다.
도 3을 참조하면, 제2 실시예의 차동형 연산 증폭기(200)는 대칭적인 파형을 형성하는 비반전 입력 신호(VIP) 및 반전 입력 신호(VIM)를 수신하여 출력 신호(VOUT)를 발생한다. 이때, 상기 출력 신호(VOUT)는 상기 비반전 입력 신호(VIP) 및 상기 반전 입력 신호(VIM)의 전압차에 따른 전압레벨을 가진다.
상기 차동형 연산 증폭기(200)는 입력 수신부(210), 전류 소스부(220), 오프셋 메인 제거부(230), 전류 추가부(240), 오프셋 보조 제거부(250) 및 출력단(NOUT)을 구비한다.
상기 입력 수신부(210)는 상기 비반전 입력 신호(VIP)와 상기 반전 입력 신호(VIM)를 수신하는 제1 입력 트랜지스터(211) 및 제2 입력 트랜지스터(213)를 포함한다. 상기 제1 입력 트랜지스터(211)는 상기 비반전 입력 신호(VIP)의 전압레벨에 따른 제1 응답전류(Ir1)를 제1 응답단(NRS1)에 제공한다. 그리고, 상기 제2 입력 트랜지스터(213)는 상기 반전 입력 신호(VIN)의 전압레벨에 따른 제2 응답전류(Ir2)를 제2 응답단(NRS2)에 제공한다.
바람직하기로는, 상기 입력 수신부(210)는 전류 공급수단(215)를 더 구비한다. 상기 전류 공급수단(215)은 전원전압(VDD)(여기서는, '제2 파워 전원단'으로 불릴 수 있음)에서 전류 공급단(NSP)으로 전류를 제공한다. 상기 제2 입력 트랜지스터(211)는 피모스 트랜지스터로 구현되며, 게이트 단자에는 상기 비반전 입력 신호(VIP)가 인가되고, 소스 단자 및 드레인 단자에는 각각 상기 전류 공급단(NSP)과 상기 제1 응답단(NRS1)가 연결된다. 그리고, 상기 제2 입력 트랜지스터(213)도 피모스 트랜지스터로 구현되며, 게이트 단자에는 상기 반전 입력 신호(VIN)가 인가되고, 소스 단자 및 드레인 단자에는 각각 상기 전류 공급단(NSP)과 상기 제2 응답단(NRS2)가 연결된다.
상기 전류 소스부(220)는 제1 전류 소스 트랜지스터(221)와 제2 전류 소스 트랜지스터(223)를 포함한다. 상기 제1 전류 소스 트랜지스터(221)는 상기 제1 응답단(NRS1)과 접지전압(VSS)(여기서는, '제1 파워 전원단'으로 불릴 수 있음) 사이에 형성되어, 상기 제1 응답단(NRS1)의 전류를 소싱(sourcing)하여 제1 소싱 전류(Isc1)를 발생한다. 그리고, 상기 제2 전류 소스 트랜지스터(223)는 상기 제2 응답단(NRS1)과 상기 접지전압(VSS) 사이에 형성되어, 상기 제2 응답단(NRS2)의 전류를 소싱하여 제2 소싱 전류(Isc2)를 발생한다.
바람직하기로는, 상기 제1 전류 소스 트랜지스터(221)는 앤모스 트랜지스터로 구현되며, 게이트 단자에 제1 바이어스 전압(VBIAS1)이 인가되며, 소스 단자 및 드레인 단자에는 상기 접지전압(VSS)과 상기 제1 응답단(NRS1)이 연결된다. 그리고, 상기 제2 전류 소스 트랜지스터(223)도 앤모스 트랜지스터로 구현되며, 게이트 단자에 상기 제1 바이어스 전압(VBIAS1)이 인가되며, 소스 단자 및 드레인 단자에는 상기 접지전압(VSS)과 상기 제2 응답단(NRS2)이 연결된다.
상기 오프셋 메인 제거부(230)는 제1 오프셋 메인 제거 수단(231)과 제2 오프셋 메인 제거 수단(233)을 포함한다.
상기 제1 오프셋 메인 제거 수단(231)은 상기 제1 응답단(NRS1)과 상기 접지전압(VSS) 사이에 상기 제1 전류 소스 트랜지스터(221)와 병렬적으로 형성된다. 상기 제1 오프셋 메인 제거 수단(231)은 소정의 동작 구간에서 상기 제1 응답단(NRS1)의 전류에 따른 제1 오프셋 메인 전류(Imf1)를 상기 제1 응답단(NRS1)에서 상기 접지전압(VSS)으로 흐르게 한다.
바람직하기로는, 상기 제1 오프셋 메인 제거 수단(231)은 제1 메인 오프셋 캐패시터(231a), 제1 메인 오프셋 트랜지스터(231b) 및 제1 메인 오프셋 스위치(231c)를 구비한다. 상기 제1 메인 오프셋 캐패시터(231a)는 일단이 상기 접지전압(VSS)에 연결된다. 제1 메인 오프셋 트랜지스터(231b)는 앤모스 트랜지스터로 구현될 수 있으며, 게이트 단자가 상기 제1 메인 오프셋 캐패시터(231a)의 타단에 연결되며, 소스 단자 및 드레인 단자가 각각 상기 접지전압(VSS)과 상기 제1 응답단(NRS1)에 연결된다. 상기 제1 메인 오프셋 스위치(231c)는 상기 제1 응답단(NRS1)과 상기 제1 메인 오프셋 캐패시터(231b)의 타단 사이에 형성된다. 그리고, 상기 제1 메인 오프셋 스위치(231c)는, 상기 동작 구간에서 활성화되는 스위치 제어신호(OAS)에 응답하여, 상기 제1 메인 오프셋 캐패시터(231a)를 차아징시키며, 이에 따라 상기 제1 메인 오프셋 트랜지스터(231b)에 상기 제1 오프셋 메인 전 류(Imf1)를 흐르게 한다.
상기 제2 오프셋 메인 제거 수단(233)은 상기 제2 응답단(NRS2)과 상기 접지전압(VSS) 사이에 상기 제2 전류 소스 트랜지스터(223)와 병렬적으로 형성된다. 상기 제2 오프셋 메인 제거 수단(233)은 동작 구간에서 상기 제2 응답단(NRS2)의 전류에 따른 제2 오프셋 메인 전류(Imf2)를 상기 제2 응답단(NRS2)에서 상기 접지전압(VSS)으로 흐르게 한다.
바람직하기로는, 상기 제2 오프셋 메인 제거 수단(233)은 제2 메인 오프셋 캐패시터(233a), 제2 메인 오프셋 트랜지스터(233b) 및 제2 메인 오프셋 스위치(233c)를 구비한다. 상기 제2 메인 오프셋 캐패시터(233a)는 일단이 상기 접지전압(VSS)에 연결된다. 제2 메인 오프셋 트랜지스터(233b)는 앤모스 트랜지스터로 구현될 수 있으며, 게이트 단자가 상기 제2 메인 오프셋 캐패시터(233a)의 타단에 연결되며, 소스 단자 및 드레인 단자가 각각 상기 접지전압(VSS)과 상기 제2 응답단(NRS2)에 연결된다. 상기 제2 메인 오프셋 스위치(233c)는 상기 제2 응답단(NRS2)과 상기 제2 메인 오프셋 캐패시터(233b)의 타단 사이에 형성된다. 그리고, 상기 제2 메인 오프셋 스위치(233c)는, 상기 동작 구간에서 활성화되는 상기 스위치 제어신호(OAS)에 응답하여, 상기 제2 메인 오프셋 캐패시터(233a)를 차아징시키며, 이에 따라 상기 제2 메인 오프셋 트랜지스터(233b)에 상기 제2 오프셋 메인 전류(Imf2)를 흐르게 한다.
상기 전류 추가부(240)는 제1 전류 공급 트랜지스터(241)와 제2 전류 공급 트랜지스터(243)를 포함한다. 상기 제1 전류 공급 트랜지스터(241)는 제3 응답 단(NRS3)과 상기 전원전압(VDD) 사이에 형성되어, 상기 제3 응답단(NRS3)에 제1 추가 전류(Isa1)를 공급한다. 이때, 상기 제3 응답단(NRS3)은 상기 제1 응답단(NRS1)에 커플링된다. 그리고, 상기 제2 전류 공급 트랜지스터(243)는 제4 응답단(NRS4)과 상기 전원전압(VDD) 사이에 형성되어, 상기 제4 응답단(NRS4)에 제2 추가 전류(Isa2)를 공급한다. 이때, 상기 제4 응답단(NRS4)은 상기 제2 응답단(NRS2)에 커플링된다.
즉, 상기 전류 추가부(240)는 상기 제1 응답단(NRS1)에 커플링되는 상기 제3 응답단(NRS3)과 상기 제2 응답단(NRS2)에 커플링되는 상기 제4 응답단(NRS4)에 추가적인 전류를 공급하는 역할을 한다.
따라서, 본 발명의 차동형 연산 증폭기에서, 제1 응답단(NRS1)에는 제1 공급전류(Ir1)에 더하여 제1 추가 전류(Isa1)이 공급되고, 제2 응답단(NRS2)에는 제2 공급전류(Ir2)에 더하여 제2 추가 전류(Isa2)이 공급된다.
바람직하기로는, 상기 제1 전류 공급 트랜지스터(241)는 피모스 트랜지스터로 구현되며, 게이트 단자가 상기 제3 응답단(NRS3)에 연결되며, 소스 단자 및 드레인 단자가 상기 전원전압(VDD)과 상기 제3 응답단(NRS3)이 연결된다. 그리고, 상기 제2 전류 공급 트랜지스터(243)는 피모스 트랜지스터로 구현되며, 게이트 단자가 상기 제3 응답단(NRS3)에 연결되며, 소스 단자 및 드레인 단자가 상기 전원전압(VDD)과 상기 제4 응답단(NRS4)이 연결된다.
상기 오프셋 보조 제거부(250)는 제1 오프셋 보조 제거 수단(251)과 제2 오프셋 보조 제거 수단(253)을 포함한다.
상기 제1 오프셋 보조 제거 수단(251)은 상기 제3 응답단(NRS3)과 상기 전원전압(VDD) 사이에 상기 제1 전류 공급 트랜지스터(241)와 병렬적으로 형성된다. 상기 제1 오프셋 보조 제거 수단(251)은 상기 동작 구간에서 상기 제3 응답단(NRS3)의 전류에 따른 제1 오프셋 보조 전류(Iaf1)를 상기 전원전압(VCC)에서 제3 응답단(NRS3)으로 흐르게 한다.
바람직하기로는, 상기 제1 오프셋 보조 제거 수단(251)은 제1 보조 오프셋 캐패시터(251a), 제1 보조 오프셋 트랜지스터(251b) 및 제1 보조 오프셋 스위치(251c)를 구비한다. 상기 제1 보조 오프셋 캐패시터(251a)는 일단이 상기 전원전압(VCC)에 연결된다. 제1 보조 오프셋 트랜지스터(251b)는 피모스 트랜지스터로 구현될 수 있으며, 게이트 단자가 상기 제1 보조 오프셋 캐패시터(251a)의 타단에 연결되며, 소스 단자 및 드레인 단자가 각각 상기 전원전압(VCC)과 상기 제3 응답단(NRS3)에 연결된다. 상기 제1 보조 오프셋 스위치(251c)는 상기 제3 응답단(NRS3)과 상기 제1 보조 오프셋 캐패시터(251b)의 타단 사이에 형성된다. 그리고, 상기 제1 보조 오프셋 스위치(251c)는, 상기 동작 구간에서 활성화되는 상기 스위치 제어신호(OAS)에 응답하여, 상기 제1 보조 오프셋 캐패시터(251a)를 차아징시키며, 이에 따라 상기 제1 보조 오프셋 트랜지스터(251b)에 상기 제1 오프셋 보조 전류(Iaf1)를 흐르게 한다.
상기 제2 오프셋 보조 제거 수단(253)은 상기 제4 응답단(NRS4)과 상기 전원전압(VDD) 사이에 상기 제2 전류 공급 트랜지스터(243)와 병렬적으로 형성된다. 상기 제2 오프셋 보조 제거 수단(253)은 상기 동작 구간에서 상기 제4 응답단(NRS4) 의 전류에 따른 제2 오프셋 보조 전류(Iaf2)를 상기 전원전압(VCC)에서 제4 응답단(NRS4)으로 흐르게 한다.
바람직하기로는, 상기 제2 오프셋 보조 제거 수단(253)은 제2 보조 오프셋 캐패시터(253a), 제2 보조 오프셋 트랜지스터(253b) 및 제2 보조 오프셋 스위치(253c)를 구비한다. 상기 제2 보조 오프셋 캐패시터(253a)는 일단이 상기 전원전압(VCC)에 연결된다. 제2 보조 오프셋 트랜지스터(253b)는 피모스 트랜지스터로 구현될 수 있으며, 게이트 단자가 상기 제2 보조 오프셋 캐패시터(253a)의 타단에 연결되며, 소스 단자 및 드레인 단자가 각각 상기 전원전압(VCC)과 상기 제4 응답단(NRS4)에 연결된다. 상기 제2 보조 오프셋 스위치(253c)는 상기 제4 응답단(NRS4)과 상기 제2 보조 오프셋 캐패시터(253b)의 타단 사이에 형성된다. 그리고, 상기 제2 보조 오프셋 스위치(253c)는, 상기 동작 구간에서 활성화되는 상기 스위치 제어신호(OAS)에 응답하여, 상기 제2 보조 오프셋 캐패시터(253a)를 차아징시키며, 이에 따라 상기 제2 보조 오프셋 트랜지스터(253b)에 상기 제2 오프셋 보조 전류(Iaf2)를 흐르게 한다.
상기 출력단(NOUT)은 상기 출력 신호(VOUT)를 발생하며, 상기 제2 응답단(NOUT)에 커플링된다.
상기 차동형 연산 증폭기(200)는 하위 커플링부(260)와 상위 커플링부(270)를 더 구비한다.
상기 하위 커플링부(260)는 상기 제1 응답단(NRS1)을 반전 출력단(NOUTN)에 커플링시키며, 상기 제2 응답단(NRS2)을 상기 출력단(NOUT)에 커플링시킨다.
바람직하기로는, 상기 하위 커플링부(260)는 제1 하위 커플링 트랜지스터(261) 및 제2 하위 커플링 트랜지스터(263)를 구비한다. 상기 제1 하위 커플링 트랜지스터(261)는 앤모스 트랜지스터로 구현되며, 게이트 단자에 제2 바이어스 전압(VBIAS2)이 인가되고, 2개의 접합단자에 상기 반전 출력단(NOUTN)과 상기 제1 응답단(NRS1)이 연결된다. 그리고, 상기 제2 하위 커플링 트랜지스터(263)도 앤모스 트랜지스터로 구현되며, 게이트 단자에 제2 바이어스 전압(VBIAS2)이 인가되고, 2개의 접합단자에 상기 출력단(NOUT)과 상기 제2 응답단(NRS2)이 연결된다.
상기 상위 커플링부(270)는 상기 제3 응답단(NRS3)을 상기 반전 출력단(NOUTN)에 커플링시키며, 상기 제4 응답단(NRS4)을 상기 출력단(NOUT)에 커플링시킨다.
바람직하기로는, 상기 상위 커플링부(270)는 제1 상위 커플링 트랜지스터(271) 및 제2 상위 커플링 트랜지스터(273)를 구비한다. 상기 제1 상위 커플링 트랜지스터(271)는 피모스 트랜지스터로 구현되며, 게이트 단자에 상기 반전 출력단(NOUTN)이 연결되고, 2개의 접합단자에 상기 반전 출력단(NOUTN)과 상기 제3 응답단(NRS3)이 연결된다. 그리고, 상기 제2 상위 커플링 트랜지스터(273)도 피모스 트랜지스터로 구현되며, 게이트 단자에 상기 반전 출력단(NOUTN)이 연결되고, 2개의 접합단자에 상기 출력단(NOUT)과 상기 제4 응답단(NRS4)이 연결된다.
한편, 제2 실시예의 차동형 연산 증폭기(200)에 의하면, 상기 출력 신호(VOUT)의 직류 오프셋 현상이 더욱 현저히 감소된다.
계속하여, 제2 실시예의 차동형 연산 증폭기(200)에서, 상기 메인 오프셋 제 거부(140) 및 상기 보조 오프셋 제거부(150)에 의하여, 출력 신호(VOUT)의 직류 오프셋 현상이 더욱 현저히 감소되는 원리를 살펴본다.
상기 차동형 연산 증폭기(200)의 동작 중에는, 상기 스위치 제어 신호(OAS)가 활성화하여 스위치들(231c, 233c, 251c, 253c)이 닫힌다.
먼저, 비반전 입력 신호(VIP)와 반전 입력 신호(VIM)의 전압레벨이 동일함에도 불구하고, 상기 출력 신호(VOUT)의 전압레벨이 중간전압(VMM)보다 낮은 경우를 가정하자. 이 경우는 일정한 주기 동안의 상기 제1 응답전류(Ir1)의 합이 상기 제2 응답전류(Ir2)보다 크게 되고, 상기 제1 응답단(NRS1)의 평균 전압레벨이 상기 제2 응답단(NRS2)의 평균 전압레벨보다 높음을 의미한다. 그리고, 상기 제1 응답단(NRS1)에 커플링되는 제3 응답단(NRS3)의 평균 전압레벨도 상기 제2 응답단(NRS2)에 커플링되는 제3 응답단(NRS3)의 평균 전압레벨보다 높게 된다.
이 경우는, 상기 제1 메인 오프셋 제거수단(231)의 제1 메인 오프셋 캐패시터(231a)가 상기 제2 메인 오프셋 제거수단(233)의 제2 메인 오프셋 캐패시터(233a) 보다 신속히 충전된다. 이에 따라, 상기 제1 메인 오프셋 트랜지스터(231b)의 게이트 단자의 평균 전압은 상기 제2 메인 오프셋 트랜지스터(233b)의 게이트 단자의 평균 전압보다 높게 되고, 상기 제1 메인 오프셋 전류(Imf1)의 평균 크기도 상기 제2 메인 오프셋 전류(Imf2)보다 크게 된다.
그리고, 상기 제1 보조 오프셋 제거수단(251)의 제1 보조 오프셋 캐패시터(251a)가 상기 제2 보조 오프셋 제거수단(253)의 제2 보조 오프셋 캐패시터(253a) 보다 신속히 방전된다. 이에 따라, 상기 제1 보조 오프셋 트랜지스 터(251b)의 게이트 단자의 평균 전압은 상기 제2 보조 오프셋 트랜지스터(253b)의 게이트 단자의 평균 전압보다 높게 되고, 상기 제1 보조 오프셋 전류(Iaf1)의 평균 크기도 상기 제2 보조 오프셋 전류(Iaf2)보다 작게 된다.
그 결과, 상기 제1 응답단(NRS1)과 상기 제2 응답단(NRS2)의 평균 전압레벨의 차이는 감소된다.
반대로, 비반전 입력 신호(VIP)와 반전 입력 신호(VIM)의 전압레벨이 동일함에도 불구하고, 상기 출력 신호(VOUT)의 전압레벨이 중간전압(VMM)보다 높은 경우에서, 유사한 과정에 의하여, 상기 제1 응답단(NRS1)과 상기 제2 응답단(NRS2)의 평균 전압레벨의 차이는 감소된다.
이에 따라, 상기 차동형 연산 증폭기(200)에서, 비반전 입력 신호(VIP)와 반전 입력 신호(VIM)의 전압레벨이 동일한 경우에는, 상기 출력 신호(VOUT)의 전압레벨은 중간전압(VMM)에 보다 근접하게 된다.
즉, 상기 차동형 연산 증폭기(200)의 메인 오프셋 제거부(230) 및 보조 오프셋 제거부(250)에 의하여, 출력 신호(VOUT)의 직류 오프셋 현상이 더욱 현저히 감소된다.
다시 기술하면, 도 4에 도시되는 바와 같이, 본 발명의 차동형 연산 증폭기에 의하면, 직류 오프셋 현상이 상당히 감소된다. 특히, 본 발명의 제2 실시예의 경우에는, 본 발명의 제1 실시예에 비하여, 직류 오프셋 현상이 더욱 현저히 감소된다.
상기와 같은 본 발명의 차동형 연산 증폭기에서는, 출력 신호의 오프셋 현상을 제거하기 위하여, 대칭을 이루는 트랜지스터들 사이의 전류량의 미스 매칭으로 인한 오프셋을 제거하기 위한 오프셋 메인 제거부가 구비된다. 이에 따라 출력 신호(VOUT)의 직류 오프셋 현상이 감소된다.
그리고, 바람직한 본 발명의 차동형 연산 증폭기에서는, 전원전압 쪽에서 공급되는 전류량의 미스 매칭으로 인한 오프셋을 제거하기 위한 오프셋 보조 제거부가 더 구비된다. 이에 따라 출력 신호(VOUT)의 직류 오프셋 현상이 더욱 현저히 감소된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (8)

  1. 대칭적인 파형을 형성하는 비반전 입력 신호 및 반전 입력 신호의 전압차에 따른 전압레벨을 가지는 출력 신호를 발생하는 차동형 연산 증폭기에 있어서,
    제1 입력 트랜지스터 및 제2 입력 트랜지스터를 포함하는 입력 수신부로서, 상기 제1 입력 트랜지스터는 수신되는 상기 비반전 입력 신호에 응답하여 제1 응답단에 제1 응답전류를 제공하며, 상기 제2 입력 트랜지스터는 수신되는 상기 반전 입력 신호에 응답하여 제2 응답단에 제2 응답전류를 제공하는 상기 입력 수신부;
    제1 전류 소스 트랜지스터 및 제2 전류 소스 트랜지스터를 포함하는 전류 소스부로서, 상기 제1 전류 소스 트랜지스터는 상기 제1 응답단과 제1 파워 전원단 사이에 형성되며, 상기 제2 전류 소스 트랜지스터는 상기 제2 응답단과 상기 제1 파워 전원단 사이에 형성되는 상기 전류 소스부;
    제1 오프셋 메인 제거 수단과 제2 오프셋 메인 제거 수단을 포함하는 오프셋 메인 제거부;
    제1 전류 공급 트랜지스터 및 제2 전류 공급 트랜지스터를 포함하는 전류 추가부로서, 상기 제1 전류 공급 트랜지스터는 제3 응답단과 제2 파워 전원단 사이에 형성되며, 상기 제2 전류 공급 트랜지스터는 제4 응답단과 상기 제2 파워 전원단 사이에 형성되는 상기 전류 추가부로서, 상기 제3 응답단은 상기 제1 응답단에 커플링되며, 상기 제4 응답단은 상기 제2 응답단에 커플링되는 상기 전류 추가부;
    제1 오프셋 보조 제거 수단과 제2 오프셋 보조 제거 수단을 포함하는 오프셋 메인 제거부; 및
    상기 출력신호를 발생하며, 상기 제2 응답단에 커플링되는 출력단을 구비하며,
    상기 제1 오프셋 메인 제거 수단은
    상기 제1 응답단과 상기 제1 파워 전원단 사이에 상기 제1 전류 소스 트랜지스터와 병렬적으로 형성되고, 소정의 동작 구간의 상기 제1 응답단의 전류에 따른 제1 오프셋 메인 전류를 상기 제1 응답단에서 상기 제1 파워 전원단으로 흐르게 하고,
    상기 제2 오프셋 메인 제거 수단은 상기 제2 응답단과 상기 제1 파워 전원단 사이에 상기 제2 전류 소스 트랜지스터와 병렬적으로 형성되고, 상기 동작 구간의 상기 제2 응답단의 전류에 따른 제2 오프셋 메인 전류를 상기 제2 응답단에서 상기 제1 파워 전원단으로 흐르게 하며,
    상기 제1 오프셋 보조 제거 수단은
    상기 제3 응답단과 상기 제2 파워 전원단 사이에 상기 제1 전류 공급 트랜지스터와 병렬적으로 형성되고, 상기 동작 구간의 상기 제3 응답단의 전류에 따른 제1 오프셋 보조 전류를 상기 제2 파워 전원단에서 제3 응답단으로 흐르게 하며,
    상기 제2 오프셋 보조 제거 수단은
    상기 제4 응답단과 상기 제2 파워 전원단 사이에 상기 제2 전류 공급 트랜지스터와 병렬적으로 형성되고, 상기 동작 구간의 상기 제4 응답단의 전류에 따른 제2 오프셋 보조 전류를 상기 제2 파워 전원단에서 상기 제4 응답단으로 흐르게 하는
    것을 특징으로 하는 차동형 연산 증폭기.
  2. 제1 항에 있어서, 상기 입력 수신부는
    상기 제2 파워 전원단에서 전류 공급단으로 전류를 제공하는 전류 공급수단;
    게이트 단자가 상기 비반전 입력 신호에 커플링되며, 소스 단자 및 드레인 단자가 각각 상기 전류 공급단과 상기 제1 응답단에 커플링되는 상기 제1 입력 트랜지스터; 및
    게이트 단자가 상기 반전 입력 신호에 커플링되며, 소스 단자 및 드레인 단자가 각각 상기 전류 공급단과 상기 제2 응답단에 커플링되는 상기 제2 입력 트랜지스터를 구비하는 것을 특징으로 하는 차동형 연산 증폭기.
  3. 제1 항에 있어서,
    상기 제1 전류 소스 트랜지스터는
    게이트 단자에 제1 바이어스 전압이 인가되며, 소스 단자 및 드레인 단자가 상기 제1 파워 전원단과 상기 제1 응답단에 커플링되며,
    상기 제2 전류 소스 트랜지스터는
    게이트 단자에 상기 제1 바이어스 전압이 인가되며, 소스 단자 및 드레인 단자가 상기 제1 파워 전원단과 상기 제2 응답단에 커플링되는 것을 특징으로 하는 차동형 연산 증폭기.
  4. 제1 항에 있어서,
    상기 제1 오프셋 메인 제거 수단은
    일단이 상기 제1 파워 전원단에 연결되는 제1 메인 오프셋 캐패시터;
    게이트 단자가 상기 제1 메인 오프셋 캐패시터의 타단에 연결되며, 소스 단자 및 드레인 단자가 각각 상기 제1 파워 전원단과 상기 제1 응답단에 커플링되는 제1 메인 오프셋 트랜지스터; 및
    상기 제1 응답단과 상기 제1 메인 오프셋 캐패시터의 타단 사이에 형성되며, 상기 동작 구간에서, 스위치 제어신호에 응답하여, 상기 제1 메인 오프셋 캐패시터를 차아징시키는 제1 메인 오프셋 스위치를 구비하며,
    상기 제2 오프셋 메인 제거 수단은
    일단이 상기 제1 파워 전원단에 연결되는 제2 메인 오프셋 캐패시터;
    게이트 단자가 상기 제2 메인 오프셋 캐패시터의 타단에 연결되며, 소스 단자 및 드레인 단자가 각각 상기 제1 파워 전원단과 상기 제2 응답단에 커플링되는 제1 메인 오프셋 트랜지스터; 및
    상기 제2 응답단과 상기 제2 메인 오프셋 캐패시터의 타단 사이에 형성되며, 상기 동작 구간에서, 상기 스위치 제어신호에 응답하여, 상기 제2 메인 오프셋 캐패시터를 차아징시키는 제2 메인 오프셋 스위치를 구비하는 것을 특징으로 하는 차동형 연산 증폭기.
  5. 제1 항에 있어서,
    상기 제1 전류 공급 트랜지스터는
    게이트 단자가 상기 제3 응답단에 연결되며, 소스 단자 및 드레인 단자가 각각 상기 제2 파워 전원단과 상기 제3 응답단에 커플링되며,
    상기 제2 전류 공급 트랜지스터는
    게이트 단자가 상기 제3 응답단이 연결되고, 소스 단자와 드레인 단자가 각각 상기 제2 파워 전원단과 상기 제4 응답단에 커플링되는 것을 특징으로 하는 차동형 연산 증폭기.
  6. 제1 항에 있어서,
    상기 제1 오프셋 보조 제거 수단은
    일단이 상기 제2 파워 전원단에 연결되는 제1 보조 오프셋 캐패시터;
    게이트 단자가 상기 제1 보조 오프셋 캐패시터의 타단에 연결되고, 소스 단자와 드레인 단자가 각각 상기 제2 파워 전원단과 상기 제3 응답단에 커플링되는 제1 보조 오프셋 트랜지스터; 및
    상기 제3 응답단과 상기 제1 보조 오프셋 캐패시터의 타단 사이에 형성되며, 상기 동작 구간에서, 스위치 제어신호에 응답하여, 상기 제1 보조 오프셋 캐패시터를 차아징시키는 제1 보조 오프셋 스위치를 구비하며,
    상기 제2 오프셋 보조 제거 수단은
    일단이 상기 제2 파워 전원단에 연결되는 제2 보조 오프셋 캐패시터;
    게이트 단자가 상기 제2 보조 오프셋 캐패시터의 타단에 연결되고, 소스 단자와 드레인 단자가 각각 상기 제2 파워 전원단과 상기 제4 응답단에 커플링되는 제1 보조 오프셋 트랜지스터; 및
    상기 제4 응답단과 상기 제2 보조 오프셋 캐패시터의 타단 사이에 형성되며, 상기 동작 구간에서, 상기 스위치 제어신호에 응답하여, 상기 제2 보조 오프셋 캐패시터를 차아징시키는 제2 보조 오프셋 스위치를 구비하는 것을 특징으로 하는 차동형 연산 증폭기.
  7. 제1 항에 있어서, 상기 차동형 연산 증폭기는
    상기 제1 응답단을 반전 출력단에 커플링시키며, 상기 제2 응답단을 상기 출력단에 커플링시키는 하위 커플링부; 및
    상기 제3 응답단을 상기 반전 출력단에 커플링시키며, 상기 제4 응답단을 상기 출력단에 커플링시키는 상위 커플링부를 더 구비하는 것을 특징으로 하는 차동형 연산 증폭기.
  8. 제7 항에 있어서, 상기 하위 커플링부는
    게이트 단자에 제2 바이어스 전압이 인가되고, 2개의 접합단자에 상기 반전 출력단과 상기 제1 응답단이 연결되는 제1 하위 커플링 트랜지스터; 및
    게이트 단자에 상기 제2 바이어스 전압이 인가되고, 2개의 접합단자에 상기 출력단과 상기 제2 응답단이 연결되는 제2 하위 커플링 트랜지스터를 구비하며,
    상기 상위 커플링부는
    게이트 단자에 상기 반전 출력단이 연결되고, 2개의 접합단자에 상기 반전 출력단과 상기 제3 응답단이 연결되는 제1 상위 커플링 트랜지스터; 및
    게이트 단자에 상기 반전 출력단이 연결되고, 2개의 접합단자에 상기 출력단과 상기 제4 응답단이 연결되는 제2 상위 커플링 트랜지스터를 구비하는 것을 특징으로 하는 차동형 연산 증폭기.
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