KR101068492B1 - Duty cycle correcting circuit in Semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 듀티 사이클 보정 회로에 관한 것으로, 입력되는 클럭 신호의 하이 레벨 구간과 로우 레벨의 구간 비율에 따른 제1 및 제2 변환 전압을 생성하는 클럭 주기 전압 생성부와, 상기 제1 및 제2 변환 전압에 응답하여 제1 제어 전압과 제2 제어 전압을 생성하는 제어 전압 생성부, 및 상기 제1 및 제2 제어 전압에 응답하여 상기 클럭 신호의 상기 하이 레벨 구간과 상기 로우 레벨 구간의 비율을 조절하여 새로운 클럭 신호를 생성하는 클럭 보정부를 포함하는 반도체 소자의 듀티 사이클 보정 회로를 개시한다.The present invention relates to a duty cycle correction circuit of a semiconductor device, comprising: a clock cycle voltage generator configured to generate first and second converted voltages according to a ratio between a high level interval and a low level interval of an input clock signal; And a control voltage generator configured to generate a first control voltage and a second control voltage in response to a second converted voltage, and the high level period and the low level period of the clock signal in response to the first and second control voltages. Disclosed is a duty cycle correction circuit of a semiconductor device including a clock correction unit configured to generate a new clock signal by adjusting a ratio of.

클럭, 듀티 사이클, 보정 Clock, Duty Cycle, Compensation

Description

반도체 소자의 듀티 사이클 보정 회로{Duty cycle correcting circuit in Semiconductor device}Duty cycle correcting circuit in semiconductor device

본 발명은 반도체 소자의 듀티 사이클 보정 회로에 관한 것으로, 클럭의 듀티 사이클을 일정하게 보정 할 수 있는 반도체 소자의 듀티 사이클 보정 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a duty cycle correction circuit of a semiconductor device, and more particularly to a duty cycle correction circuit of a semiconductor device capable of constantly correcting the duty cycle of a clock.

일반적으로 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory)와 같은 반도체 집적 회로는 클럭의 라이징 에지와 폴링 에지를 모두 이용하여 데이터를 처리함으로써 그 동작 속도를 향상시킨다. 따라서 클럭의 라이징 에지 구간과 폴링 에지 구간의 비율, 즉 듀티비가 50:50으로 일치되지 않으면 동작 효율이 떨어지게 된다. 그러나 실제로 반도체 집적 회로 내에서 사용되는 클럭은 반도체 집적 회로의 실장 환경에서 노이즈 등의 여러 가지 요인에 의해 정확한 비율의 듀티비를 갖기가 어렵게 된다. 그러므로 반도체 집적 회로는 동작 효율을 향상시키기 위해 클럭의 듀티비를 보정하기 위한 듀티 사이클 보정 회로를 구비하여 클럭의 듀티비를 보정하고 있다.In general, semiconductor integrated circuits such as Double Data Rate Synchronous Dynamic Random Access Memory (DDR SDRAM) improve the operation speed by processing data using both the rising and falling edges of the clock. Therefore, if the ratio of the rising edge interval and the falling edge interval of the clock, that is, the duty ratio does not match 50:50, the operation efficiency is reduced. However, in practice, clocks used in semiconductor integrated circuits have difficulty in having an accurate ratio of duty ratio due to various factors such as noise in a semiconductor integrated circuit mounting environment. Therefore, the semiconductor integrated circuit includes a duty cycle correction circuit for correcting the duty ratio of the clock to improve the operation efficiency, thereby correcting the duty ratio of the clock.

현재까지 듀티 사이클 보정 회로는 디지털 컨버터 타입 및 위상 혼합기 타입 등 여러 가지 형태로 구현되어 왔으나, 실제 듀티비 보정 능력은 기대 이하인 것이 사실이다. 또한 그 소비 전력이 많다는 단점을 지니고 있어, 반도체 집적 회로의 고성능 동작을 지원하기에는 기술적으로 충분하지 않았다.To date, the duty cycle correction circuit has been implemented in various forms, such as a digital converter type and a phase mixer type, but the actual duty ratio correction capability is less than expected. It also has the disadvantage of high power consumption, which is not technically sufficient to support the high performance operation of semiconductor integrated circuits.

본 발명이 이루고자 하는 기술적 과제는 클럭 신호와 반전 클럭 신호를 듀티 사이클에 비례하는 전압을 이용하여 새로운 클럭 신호와 반전 클럭 신호를 생성함으로써, 일정한 듀티 사이클을 갖는 클럭 신호와 반전 클럭 신호를 생성하는 반도체 소자의 클럭 듀티 사이클 보정 회로를 제공하는 데 있다.SUMMARY OF THE INVENTION A technical task of the present invention is to generate a new clock signal and an inverted clock signal using a clock signal and an inverted clock signal using a voltage proportional to a duty cycle, thereby generating a clock signal having a constant duty cycle and an inverted clock signal. It is to provide a clock duty cycle correction circuit of the device.

본 발명의 일실시 예에 따른 반도체 소자의 클럭 듀티 사이클 보정 회로는 입력되는 클럭 신호의 하이 레벨 구간과 로우 레벨의 구간 비율에 따른 제1 및 제2 변환 전압을 생성하는 클럭 주기 전압 생성부와, 상기 제1 및 제2 변환 전압에 응답하여 제1 제어 전압과 제2 제어 전압을 생성하는 제어 전압 생성부, 및 상기 제1 및 제2 제어 전압에 응답하여 상기 클럭 신호의 상기 하이 레벨 구간과 상기 로우 레벨 구간의 비율을 조절하여 새로운 클럭 신호를 생성하는 클럭 보정부를 포함한다.A clock duty cycle correction circuit of a semiconductor device according to an embodiment of the present invention may include a clock period voltage generator configured to generate first and second converted voltages according to a ratio between a high level period and a low level period of an input clock signal; A control voltage generator configured to generate a first control voltage and a second control voltage in response to the first and second converted voltages, and the high level section of the clock signal in response to the first and second control voltages; It includes a clock correction unit for generating a new clock signal by adjusting the ratio of the low level period.

상기 클럭 주기 전압 생성부는 상기 클럭 신호를 반전시킨 반전 클럭 신호에 응답하여 상기 제2 변환 전압을 생성한다.The clock period voltage generator generates the second converted voltage in response to an inverted clock signal inverting the clock signal.

제어 전압 생성부는 상기 제1 변환 전압과 다수의 비교 전압을 각각 비교하여 다수의 제1 코드 신호를 출력하고, 상기 제2 변환 전압과 상기 다수의 비교 전압을 각각 비교하여 다수의 제2 코드 신호를 출력하는 전위 비교부, 및 상기 다수 의 제1 코드 신호에 응답하여 상기 제1 제어 전압을 생성하고, 상기 다수의 제2 코드 신호에 응답하여 상기 제2 제어 전압을 생성하는 전압 생성부를 포함한다.The control voltage generator outputs a plurality of first code signals by comparing the first converted voltage with a plurality of comparison voltages, respectively, and compares the second converted voltage with the plurality of comparison voltages, respectively, to generate a plurality of second code signals. An output potential comparator and a voltage generator configured to generate the first control voltage in response to the plurality of first code signals and to generate the second control voltage in response to the plurality of second code signals.

상기 클럭 보정부는 상기 클럭 신호를 입력받아 라이징 딜레이 시간과 폴링 딜에이 시간을 조절하여 상기 새로운 클럭 신호로 출력하는 클럭 버퍼부와, 상기 클럭 버퍼에 전원 전압을 인가하되, 상기 제1 제어 전압에 응답하여 상기 전원 전압의 전류량을 제어하는 제1 전원 공급부, 및 상기 클럭 버퍼에 접지 전원을 인가하되, 상기 제2 제어 전압에 응답하여 상기 접지 전원의 전류량을 제어하는 제2 전원 공급부를 포함한다.The clock corrector receives the clock signal, adjusts a rising delay time and a falling delay time to output the new clock signal, and applies a power voltage to the clock buffer, but responds to the first control voltage. A first power supply for controlling the amount of current of the power supply voltage, and a second power supply for applying a ground power to the clock buffer, and controls the current amount of the ground power in response to the second control voltage.

상기 클럭 주기 전압 생성부는 상기 클럭 신호의 상기 하이 레벨 구간이 상기 로우 레벨 구간보다 길 경우, 상기 제1 변환 전압이 상기 제2 변환 전압보다 높은 전위를 갖도록 생성한다.The clock period voltage generator generates the first converted voltage to have a potential higher than the second converted voltage when the high level section of the clock signal is longer than the low level section.

상기 클럭 주기 전압 생성부는 상기 제1 변환 전압을 생성하는 제1 변환 전압 생성부, 및 상기 제2 변환 전압을 생성하는 제2 변환 전압 생성부를 포함한다.The clock period voltage generator includes a first converted voltage generator that generates the first converted voltage, and a second converted voltage generator that generates the second converted voltage.

상기 제1 변환 전압 생성부는 전원 전압과 접지 전원 사이이 직렬 연결된 트랜지스터 및 캐패시터를 포함하며, 상기 트랜지스터는 상기 클럭 신호에 응답하여 상기 전원 전압을 상기 캐패시터에 공급하고, 상기 트랜지스터와 상기 캐패시터 사이의 노드 전위를 상기 제1 변환 전압으로 출력한다.The first conversion voltage generator includes a transistor and a capacitor connected in series between a power supply voltage and a ground power supply, wherein the transistor supplies the power supply voltage to the capacitor in response to the clock signal, and a node potential between the transistor and the capacitor. Is output as the first conversion voltage.

상기 제2 변환 전압 생성부는 전원 전압과 접지 전원 사이이 직렬 연결된 트랜지스터 및 캐패시터를 포함하며, 상기 트랜지스터는 상기 반전 클럭 신호에 응답하여 상기 전원 전압을 상기 캐패시터에 공급하고, 상기 트랜지스터와 상기 캐패시 터 사이의 노드 전위를 상기 제2 변환 전압으로 출력한다.The second conversion voltage generator includes a transistor and a capacitor connected in series between a power supply voltage and a ground power supply, wherein the transistor supplies the power supply voltage to the capacitor in response to the inverted clock signal, and between the transistor and the capacitor. The node potential of is output as the second conversion voltage.

상기 전위 비교부는 상기 다수의 제1 코드 신호를 출력하는 제1 전위 비교 회로, 및 상기 다수의 제2 코드 신호를 출력하는 제2 전위 비교 회로를 포함하며, 상기 제1 및 제2 전위 비교 회로 각각은 상기 제1 변환 전압 또는 상기 제2 변환 전압과 상기 다수의 비교 전압을 각각 비교하는 다수의 비교기를 포함한다. The potential comparison unit includes a first potential comparison circuit that outputs the plurality of first code signals, and a second potential comparison circuit that outputs the plurality of second code signals, each of the first and second potential comparison circuits. Includes a plurality of comparators for comparing the first converted voltage or the second converted voltage with the plurality of comparison voltages, respectively.

상기 전압 생성부는 상기 제1 제어 전압을 생성하는 제1 전압 생성 회로 및The voltage generator is a first voltage generation circuit for generating the first control voltage and

상기 제2 제어 전압을 생성하는 제2 전압 생성 회로를 포함하며, 상기 제1 및 제2 전압 생성 회로 각각은 상기 직렬 연결된 가변 저항들을 포함하며, 상기 가변 저항들은 상기 다수의 제1 코드 신호 또는 상기 다수의 제2 코드 신호에 응답하여 저항 값이 변화한다.A second voltage generation circuit for generating the second control voltage, each of the first and second voltage generation circuits comprising the series connected variable resistors, wherein the variable resistors comprise the plurality of first code signals or the The resistance value changes in response to the plurality of second code signals.

상기 클럭 보정부는 상기 클럭 신호의 상기 하이 레벨 구간이 상기 로우 레벨 구간 보다 길 경우, 상기 클럭 신호의 라이징 딜레이 시간을 증가시키고 폴링 딜에이 시간을 감소시켜 상기 새로운 클럭 신호를 생성한다.When the high level section of the clock signal is longer than the low level section, the clock corrector increases the rising delay time of the clock signal and reduces the polling delay time to generate the new clock signal.

본 발명의 일실시 예에 따르면, 클럭 신호와 반전 클럭 신호를 듀티 사이클에 비례하는 전압을 이용하여 새로운 클럭 신호와 반전 클럭 신호를 생성함으로써, 일정한 듀티 사이클을 갖는 클럭 신호와 반전 클럭 신호를 생성할 수 있다.According to an embodiment of the present invention, a clock signal and an inverted clock signal having a constant duty cycle may be generated by generating a new clock signal and an inverted clock signal by using the clock signal and the inverted clock signal with a voltage proportional to the duty cycle. Can be.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention. It is provided to inform you.

도 1은 본 발명의 일실시 예에 따른 반도체 소자의 듀티 사이클 보정 회로를 나타내는 구성도이다.1 is a block diagram illustrating a duty cycle correction circuit of a semiconductor device according to an embodiment of the present invention.

도 1을 참조하면, 듀티 사이클 보정 회로(100)는 클럭 주기 전압 생성부(110), 전위 비교부(120), 전압 생성부(130), 및 클럭 보정부(140)를 포함한다.Referring to FIG. 1, the duty cycle correction circuit 100 may include a clock period voltage generator 110, a potential comparator 120, a voltage generator 130, and a clock corrector 140.

클럭 주기 전압 생성부(110)는 클럭 신호(CLK)와 클럭 신호(CLK)를 반전시킨 반전 클럭 신호(/CLK)에 응답하여 제1 변환 전압(Va)와 제2 변환 전압(Vb)을 생성한다.The clock period voltage generator 110 generates a first converted voltage Va and a second converted voltage Vb in response to the inverted clock signal / CLK inverting the clock signal CLK and the clock signal CLK. do.

전위 비교부(120)는 제1 변환 전압(Va)와 제2 변환 전압(Vb)을 다수의 비교 전압(Vref<0:n>)과 비교하여 다수의 제1 코드 신호(CODE_A<0:n>)와 다수의 제2 코드 신호(CODE_B<0:n>)를 생성한다.The potential comparator 120 compares the first converted voltage Va and the second converted voltage Vb with a plurality of comparison voltages Vref <0: n> to compare the plurality of first code signals CODE_A <0: n And a plurality of second code signals CODE_B <0: n>.

전압 생성부(130)는 다수의 제1 코드 신호(CODE_A<0:n>)와 다수의 제2 코드 신호(CODE_B<0:n>)에 응답하여 제1 제어 전압(RefA)과 제2 제어 전압(RefB)을 생성한다.The voltage generator 130 controls the first control voltage RefA and the second control in response to the plurality of first code signals CODE_A <0: n> and the plurality of second code signals CODE_B <0: n>. Generate the voltage RefB.

클럭 보정부(140)는 제1 제어 전압(RefA)과 제2 제어 전압(RefB)에 응답하여 입력되는 클럭 신호(CLK)의 듀티 사이클을 보정하여 새로운 클럭 신호(New_CLK)를 생성한다.The clock corrector 140 generates a new clock signal New_CLK by correcting a duty cycle of the clock signal CLK input in response to the first control voltage RefA and the second control voltage RefB.

도 2는 도 1의 클럭 주기 전압 생성부(110)의 상세 회로도이다.2 is a detailed circuit diagram of the clock period voltage generator 110 of FIG. 1.

도 2를 참조하면, 클럭 주기 전압 생성부(110)는 제1 변환 전압 생성부(111)와 제2 변환 전압 생성부(112)를 포함한다.Referring to FIG. 2, the clock period voltage generator 110 may include a first converted voltage generator 111 and a second converted voltage generator 112.

제1 변환 전압 생성부(111)는 전원 전압(VDD)과 접지 전원(Vss) 사이에 직렬 연결된 NMOS 트랜지스터(NM1) 및 캐패시터(Cp1)를 포함한다. NMOS 트랜지스터(NM1)는 전원 전압(VDD)과 출력 노드(A) 사이에 연결되고, 클럭 신호(CLK)에 응답하여 전원 전압(VDD)을 출력 노드(A)에 인가한다. 캐패시터(Cp1)는 출력 노드(A)와 접지 전원(Vss) 사이에 연결되고, 출력 노드(A)의 전위에 따라 충방전한다. 따라서 제1 변환 전압 생성부(111)는 인가되는 클럭 신호(CLK)의 하이 레벨을 유지하는 시간에 따라 전위가 변화하는 제1 변환 전압(Va)을 출력된다.The first conversion voltage generator 111 includes an NMOS transistor NM1 and a capacitor Cp1 connected in series between a power supply voltage V DD and a ground power supply Vss. NMOS transistor (NM1) is connected between the supply voltage (V DD) and the output node (A), in response to the clock signal (CLK) and applies a power supply voltage (V DD) to an output node (A). The capacitor Cp1 is connected between the output node A and the ground power supply Vss, and charges and discharges according to the potential of the output node A. FIG. Therefore, the first converted voltage generator 111 outputs the first converted voltage Va whose potential changes according to the time of maintaining the high level of the clock signal CLK.

제2 변환 전압 생성부(112)는 전원 전압(VDD)과 접지 전원(Vss) 사이에 직렬 연결된 NMOS 트랜지스터(NM2) 및 캐패시터(Cp2)를 포함한다. NMOS 트랜지스터(NM2)는 전원 전압(VDD)과 출력 노드(B) 사이에 연결되고, 반전 클럭 신호(/CLK)에 응답하여 전원 전압(VDD)을 출력 노드(B)에 인가한다. 캐패시터(Cp2)는 출력 노드(B)와 접지 전원(Vss) 사이에 연결되고, 출력 노드(B)의 전위에 따라 충방전한다. 따라서 제2 변환 전압 생성부(112)는 인가되는 반전 클럭 신호(/CLK)의 하이 레벨을 유지하는 시간에 따라 전위가 변화하는 제2 변환 전압(Vb)을 출력된다.The second conversion voltage generator 112 includes an NMOS transistor NM2 and a capacitor Cp2 connected in series between a power supply voltage V DD and a ground power supply Vss. NMOS transistor (NM2) is applied to the power supply voltage (V DD) and the output node (B) is connected between the inverting clock signal (/ CLK) output node (B) to the supply voltage (V DD) in response to the. The capacitor Cp2 is connected between the output node B and the ground power supply Vss, and charges and discharges according to the potential of the output node B. FIG. Therefore, the second converted voltage generator 112 outputs the second converted voltage Vb whose potential changes according to a time for maintaining the high level of the inverted clock signal / CLK.

도 3은 도 1의 전위 비교부(120)의 상세 회로도이다.3 is a detailed circuit diagram of the potential comparison unit 120 of FIG. 1.

도 3을 참조하면, 전위 비교부(120)는 제1 전위 비교 회로(121) 및 제2 전위 비교 회로(122)를 포함한다.Referring to FIG. 3, the potential comparison unit 120 includes a first potential comparison circuit 121 and a second potential comparison circuit 122.

제1 전위 비교 회로(121)는 다수의 비교기(121<0:n>)를 포함한다. 다수의 비교기(121<0:n>)는 제1 변환 전압(Va)과 전위 레벨이 서로 다른 다수의 비교 전압(Vref<0:n>)을 각각 비교하여 제1 코드 신호(CODE_A<0:n>)를 출력한다. 예를 들어 비교기(121<0>)는 제1 변환 전압(Va)과 비교 전압(Vref<0>)을 비교하여 제1 코드 신호(CODE_A<0>)를 출력하고, 비교기(121<n>)는 제1 변환 전압(Va)과 비교 전압(Vref<n>)을 비교하여 제1 코드 신호(CODE_A<n>)를 출력한다.The first potential comparison circuit 121 includes a plurality of comparators 121 <0: n>. The plurality of comparators 121 <0: n> compare the first conversion voltage Va and the plurality of comparison voltages Vref <0: n> having different potential levels, respectively, to compare the first code signal CODE_A <0: n>). For example, the comparator 121 <0> compares the first converted voltage Va with the comparison voltage Vref <0> to output the first code signal CODE_A <0>, and the comparator 121 <n>. ) Outputs the first code signal CODE_A <n> by comparing the first converted voltage Va with the comparison voltage Vref <n>.

제2 전위 비교 회로(121)는 다수의 비교기(122<0:n>)를 포함한다. 다수의 비교기(122<0:n>)는 제2 변환 전압(Vb)과 전위 레벨이 서로 다른 다수의 비교 전압(Vref<0:n>)을 각각 비교하여 제2 코드 신호(CODE_B<0:n>)를 출력한다. 예를 들어 비교기(122<0>)는 제2 변환 전압(Vb)과 비교 전압(Vref<0>)을 비교하여 제2 코드 신호(CODE_B<0>)를 출력하고, 비교기(122<n>)는 제2 변환 전압(Vb)과 비교 전압(Vref<n>)을 비교하여 제2 코드 신호(CODE_B<n>)를 출력한다.The second potential comparison circuit 121 includes a plurality of comparators 122 <0: n>. The plurality of comparators 122 <0: n> compare the second conversion voltage Vb and the plurality of comparison voltages Vref <0: n> having different potential levels, respectively, to compare the second code signal CODE_B <0: n>). For example, the comparator 122 <0> compares the second converted voltage Vb and the comparison voltage Vref <0> to output the second code signal CODE_B <0>, and the comparator 122 <n>. ) Compares the second conversion voltage Vb with the comparison voltage Vref <n> and outputs the second code signal CODE_B <n>.

도 4는 도 1의 전압 생성부(130)의 상세 회로도이다.4 is a detailed circuit diagram of the voltage generator 130 of FIG. 1.

도 4를 참조하면, 전압 생성부(130)는 제1 전압 생성 회로(131) 및 제2 전압 생성 회로(132)를 포함한다.Referring to FIG. 4, the voltage generator 130 includes a first voltage generator 131 and a second voltage generator 132.

제1 전압 생성 회로(131)는 전원 전압(VDD)과 접지 전원(Vss) 사이에 직렬 연결된 제1 및 제2 가변 저항(R1 및 R2)을 포함한다. 제1 및 제2 가변 저항(R1 및 R2)은 다수의 제1 코드 신호(CODE_A<0:n>)에 응답하여 저항 값을 변화시킨다. 이에 따라, 제1 및 제2 가변 저항(R1 및 R2) 사이의 출력 노드(NA)의 전위가 변화한다. 제1 전압 생성 회로(131)는 출력 노드(NA)의 전위를 제1 제어 전압(RefA)으로 출력한다.The first voltage generation circuit 131 includes first and second variable resistors R1 and R2 connected in series between a power supply voltage V DD and a ground power supply Vss. The first and second variable resistors R1 and R2 change resistance values in response to the plurality of first code signals CODE_A <0: n>. Accordingly, the potential of the output node NA between the first and second variable resistors R1 and R2 changes. The first voltage generation circuit 131 outputs the potential of the output node NA as the first control voltage RefA.

제2 전압 생성 회로(132)는 전원 전압(VDD)과 접지 전원(Vss) 사이에 직렬 연결된 제3 및 제4 가변 저항(R3 및 R4)을 포함한다. 제3 및 제4 가변 저항(R3 및 R4)은 제2 코드 신호(CODE_B<0:n>)에 응답하여 저항 값을 변화시킨다. 이에 따라, 제3 및 제4 가변 저항(R3 및 R4) 사이의 출력 노드(NB)의 전위가 변화한다. 제2 전압 생성 회로(132)는 출력 노드(NB)의 전위를 제2 제어 전압(RefB)으로 출력한다.The second voltage generation circuit 132 includes third and fourth variable resistors R3 and R4 connected in series between the power supply voltage V DD and the ground power supply Vss. The third and fourth variable resistors R3 and R4 change the resistance value in response to the second code signal CODE_B <0: n>. Accordingly, the potential of the output node NB between the third and fourth variable resistors R3 and R4 changes. The second voltage generation circuit 132 outputs the potential of the output node NB to the second control voltage RefB.

도 5는 도 1의 클럭 보정부(140)의 상세 회로도이다.5 is a detailed circuit diagram of the clock corrector 140 of FIG. 1.

도 5를 참조하면, 클럭 보정부(140)는 클럭 버퍼부(141)와 제1 및 제2 전원 공급부(142 및 143)를 포함한다.Referring to FIG. 5, the clock corrector 140 includes a clock buffer unit 141 and first and second power supply units 142 and 143.

클럭 버퍼부(141)는 다수의 PMOS 트랜지스터(PM2, PM4)와 다수의 NMOS 트랜지스터(NM3, NM5)를 포함한다. PMOS 트랜지스터(PM2)와 NMOS 트랜지스터(NM3)는 직 렬 연결되며, 클럭 신호(CLK)에 응답하여 PMOS 트랜지스터(PM2)와 NMOS 트랜지스터(NM3) 사이의 노드(NC)의 전위를 제어한다. PMOS 트랜지스터(PM4)와 NMOS 트랜지스터(NM5)는 직렬 연결되며, 노드(NC)의 전위에 응답하여 PMOS 트랜지스터(PM4)와 NMOS 트랜지스터(NM5) 사이의 노드의 전위를 제어하여 새로운 클럭 신호(New_CLK)를 출력한다.The clock buffer unit 141 includes a plurality of PMOS transistors PM2 and PM4 and a plurality of NMOS transistors NM3 and NM5. The PMOS transistor PM2 and the NMOS transistor NM3 are connected in series and control the potential of the node NC between the PMOS transistor PM2 and the NMOS transistor NM3 in response to the clock signal CLK. The PMOS transistor PM4 and the NMOS transistor NM5 are connected in series, and in response to the potential of the node NC, the potential of the node between the PMOS transistor PM4 and the NMOS transistor NM5 is controlled to form a new clock signal New_CLK. Outputs

제1 전원 공급부(142)는 다수의 PMOS 트랜지스터(PM1, PM3)를 포함한다. PMOS 트랜지스터(PM1, PM3)는 전원 전압(VDD)과 클럭 보정부(140)의 PMOS 트랜지스터(PM2) 및 PMOS 트랜지스터(PM4) 사이에 각각 연결되고, 제1 제어 전압(RefA)에 응답하여 클럭 버퍼부(141)에 인가되는 전원 전압(VDD)의 전류량을 제어한다.The first power supply 142 includes a plurality of PMOS transistors PM1 and PM3. The PMOS transistors PM1 and PM3 are connected between the power supply voltage V DD and the PMOS transistor PM2 and the PMOS transistor PM4 of the clock correction unit 140, respectively, and are clocked in response to the first control voltage RefA. The amount of current of the power voltage V DD applied to the buffer unit 141 is controlled.

제2 전원 공급부(143)는 다수의 NMOS 트랜지스터(NM4, NM6)를 포함한다. NMOS 트랜지스터(NM4, NM6)는 접지 전원(Vss)과 클럭 보정부(140)의 NMOS 트랜지스터(NM3) 및 NMOS 트랜지스터(NM5) 사이에 각각 연결되고, 제2 제어 전압(RefB)에 응답하여 클럭 버퍼부(141)에서 접지 전원(Vss)으로 디스차지되는 전류량을 제어한다.The second power supply unit 143 includes a plurality of NMOS transistors NM4 and NM6. The NMOS transistors NM4 and NM6 are connected between the ground power supply Vss and the NMOS transistor NM3 and the NMOS transistor NM5 of the clock correction unit 140, respectively, and are clocked in response to the second control voltage RefB. The unit 141 controls the amount of current discharged to the ground power source Vss.

예를 들어, 제1 제어 전압(RefA)과 제2 제어 전압(RefB)이 동일한 전위를 갖게 되면, 클럭 버퍼부(141)는 라이징 딜레이(Rising Delay) 시간과 폴링 딜레이(Falling Delay) 시간이 동일하여 입력된 클럭 신호(CLK)와 동일한 듀티 사이클을 갖는 새로운 클럭 신호(New_CLK)를 생성한다. 그러나 제1 제어 전압(RefA)과 제2 제어 전압(RefB)이 서로 다를 경우, 클럭 버퍼부(141)는 라이징 딜레이(Rising Delay) 시간과 폴링 딜레이(Falling Delay) 시간이 서로 다르게 되어 입력된 클럭 신호(CLK)의 하이 레벨을 유지하는 시간을 증가시키거나 감소시켜 하이 레벨을 유지하는 시간과 로우 레벨을 유지하는 시간이 동일한 듀티 사이클을 갖는 새로운 클럭 신호(New_CLK)를 생성한다.For example, when the first control voltage RefA and the second control voltage RefB have the same potential, the clock buffer unit 141 has the same rising delay time and falling delay time. A new clock signal New_CLK having the same duty cycle as the input clock signal CLK is generated. However, when the first control voltage RefA and the second control voltage RefB are different from each other, the clock buffer unit 141 has a rising delay time and a falling delay time that are different from each other. The time for maintaining the high level and the time for maintaining the low level are increased or decreased to generate a new clock signal New_CLK having the same duty cycle.

도 6은 본 발명의 일실시 예에 따른 반도체 소자의 듀티 사이클 보정 회로에 인가되는 클럭 신호 및 반전 클럭 신호의 파형도이다.6 is a waveform diagram illustrating a clock signal and an inverted clock signal applied to a duty cycle correction circuit of a semiconductor device according to an embodiment of the present disclosure.

도 7은 발명의 일실시 예에 따른 반도체 소자의 듀티 사이클 보정 회로의 클럭 주기 전압 생성부의 출력 신호 파형도이다.7 is an output signal waveform diagram of a clock cycle voltage generator of a duty cycle correction circuit of a semiconductor device according to an embodiment of the present disclosure.

도 1 내지 도 7을 참조하여 본 발명의 일실시 예에 따른 반도체 소자의 듀티 사이클 보정 회로의 동작 방법을 설명하면 다음과 같다.A method of operating a duty cycle correction circuit of a semiconductor device according to an embodiment of the present invention will be described with reference to FIGS. 1 to 7 as follows.

도 6과 같이 하이 레벨 구간과 로우 레벨 구간의 시간 비율이 6:4인 클럭 신호(CLK)와 이를 반전 시킨 반전 클럭 신호(/CLK)가 입력되는 경우를 예를 들어 설명하도록 한다.As shown in FIG. 6, a case in which a clock signal CLK having a time ratio between a high level section and a low level section is 6: 4 and an inverted clock signal / CLK inverted therein will be described as an example.

도 6과 같은 클럭 신호(CLK)와 반전 클럭 신호(/CLK)가 클럭 주기 전압 생성부(110)에 입력되면, 제1 변환 전압 생성부(111)와 제2 변환 전압 생성부(112)는 각각 제1 변환 전압(Va) 및 제2 변환 전압(Vb)을 생성한다. 이때 클럭 신호(CLK)는 하이 레벨 구간이 로우 레벨 구간보다 길고, 반전 클럭 신호(/CLK)는 하이 레벨 구간이 로우 레벨 구간보다 짧기 때문에 도 7과 같이 제1 변환 전압(Va)의 전위가 제2 변환 전압(Vb)보다 크게 출력된다.When the clock signal CLK and the inverted clock signal / CLK shown in FIG. 6 are input to the clock period voltage generator 110, the first converted voltage generator 111 and the second converted voltage generator 112 may be used. The first converted voltage Va and the second converted voltage Vb are generated, respectively. In this case, since the high level section is longer than the low level section of the clock signal CLK, and the high level section is shorter than the low level section of the inverted clock signal / CLK, the potential of the first conversion voltage Va is zero as shown in FIG. 7. It is output larger than 2 conversion voltages (Vb).

전위 비교부(120)는 제1 변환 전압(Va) 및 제2 변환 전압(Vb)를 다수의 비교 전압(Vref<0:n>)과 각각 비교하여 다수의 제1 코드 신호(CODE_A<0:n>) 및 다수의 제2 코드 신호(CODE_B<0:n>)를 출력한다. 즉, 다수의 제1 코드 신호(CODE_A<0:n>) 및 다수의 제2 코드 신호(CODE_B<0:n>)는 제1 변환 전압(Va) 및 제2 변환 전압(Vb)의 전위에 따른 정보가 저장되어 있다.The potential comparator 120 compares the first converted voltage Va and the second converted voltage Vb with the plurality of comparison voltages Vref <0: n>, respectively, to provide a plurality of first code signals CODE_A <0: n>) and a plurality of second code signals CODE_B <0: n>. That is, the plurality of first code signals CODE_A <0: n> and the plurality of second code signals CODE_B <0: n> are applied to the potentials of the first and second conversion voltages Va and Vb. The information is stored.

전압 생성부(130)는 다수의 제1 코드 신호(CODE_A<0:n>) 및 다수의 제2 코드 신호(CODE_B<0:n>)를 이용하여 제1 제어 전압(RefA)과 제2 제어 전압(RefB)을 생성한다. 클럭 주기 전압 생성부(110)에서 제1 변환 전압(Va)이 제2 변환 전압(Vb)보다 크게 생성되므로, 제1 제어 전압(RefA)이 제2 제어 전압(RefB)보다 낮도록 생성하는 것이 바람직하다. 이때 생성되는 제1 제어 전압(RefA)과 제2 제어 전압(RefB)의 전위차는 다수의 제1 코드 신호(CODE_A<0:n>) 및 다수의 제2 코드 신호(CODE_B<0:n>)에 따라 제어된다.The voltage generator 130 controls the first control voltage RefA and the second control by using the plurality of first code signals CODE_A <0: n> and the plurality of second code signals CODE_B <0: n>. Generate the voltage RefB. Since the first conversion voltage Va is greater than the second conversion voltage Vb in the clock period voltage generation unit 110, it is preferable to generate the first control voltage RefA to be lower than the second control voltage RefB. desirable. The potential difference between the first control voltage RefA and the second control voltage RefB generated at this time is a plurality of first code signals CODE_A <0: n> and a plurality of second code signals CODE_B <0: n>. Is controlled according to.

제1 및 제2 전원 공급부(143)는 제1 제어 전압(RefA)과 제2 제어 전압(RefB)에 응답하여 입력되는 전원 전압(VDD)과 접지 전원(Vss)의 전류량을 제어한다. 이로 인하여 클럭 버퍼부(141)는 클럭 신호(CLK)의 듀티 사이클을 보정하여 새로운 클럭 신호(New_CLK)를 생성한다. 즉, 제1 제어 전압(RefA)이 제2 제어 전압(RefB)보다 낮으므로, 입력되는 클럭 신호(CLK)의 라이징 딜레이 시간은 길어지게 되고 폴링 딜레이 시간은 짧아져 새로운 클럭 신호(New_CLK)로 출력된다. 따라서 새로운 클럭 신호(New_CLK)는 하이 레벨을 유지하는 구간과 로우 레벨을 유지하는 구간이 5:5의 비율을 갖도록 생성된다.The first and second power supply units 143 control the amount of current of the power supply voltage V DD and the ground power supply Vss input in response to the first control voltage RefA and the second control voltage RefB. Therefore, the clock buffer unit 141 generates a new clock signal New_CLK by correcting the duty cycle of the clock signal CLK. That is, since the first control voltage RefA is lower than the second control voltage RefB, the rising delay time of the input clock signal CLK becomes long and the falling delay time becomes short, thereby outputting the new clock signal New_CLK. do. Therefore, the new clock signal New_CLK is generated such that the section maintaining the high level and the section maintaining the low level have a ratio of 5: 5.

본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

도 1은 본 발명의 일실시 예에 따른 반도체 소자의 듀티 사이클 보정 회로를 나타내는 구성도이다.1 is a block diagram illustrating a duty cycle correction circuit of a semiconductor device according to an embodiment of the present invention.

도 2는 도 1의 클럭 주기 전압 생성부(110)의 상세 회로도이다.2 is a detailed circuit diagram of the clock period voltage generator 110 of FIG. 1.

도 3은 도 1의 전위 비교부(120)의 상세 회로도이다.3 is a detailed circuit diagram of the potential comparison unit 120 of FIG. 1.

도 4는 도 1의 전압 생성부(130)의 상세 회로도이다.4 is a detailed circuit diagram of the voltage generator 130 of FIG. 1.

도 5는 도 1의 클럭 보정부(140)의 상세 회로도이다.5 is a detailed circuit diagram of the clock corrector 140 of FIG. 1.

도 6은 본 발명의 일실시 예에 따른 반도체 소자의 듀티 사이클 보정 회로에 인가되는 클럭 신호 및 반전 클럭 신호의 파형도이다.6 is a waveform diagram illustrating a clock signal and an inverted clock signal applied to a duty cycle correction circuit of a semiconductor device according to an embodiment of the present disclosure.

도 7은 발명의 일실시 예에 따른 반도체 소자의 듀티 사이클 보정 회로의 클럭 주기 전압 생성부의 출력 신호 파형도이다.7 is an output signal waveform diagram of a clock cycle voltage generator of a duty cycle correction circuit of a semiconductor device according to an embodiment of the present disclosure.

<도면의 주요 부분에 대한 부호 설명>Description of the Related Art [0002]

100 : 클럭 듀티 보정 회로 110 : 클럭 주기 전압 생성부100: clock duty correction circuit 110: clock cycle voltage generator

120 : 전위 비교부 130 : 전압 생성부120: potential comparison unit 130: voltage generator

140 : 클럭 보정부140: clock correction unit

Claims (21)

입력되는 클럭 신호의 하이 레벨 구간의 길이에 따른 제1 변환 전압 및 상기 클럭 신호의 로우 레벨 구간의 길이에 따른 제2 변환 전압을 생성하는 클럭 주기 전압 생성부;A clock cycle voltage generator configured to generate a first converted voltage corresponding to a length of a high level interval of an input clock signal and a second converted voltage corresponding to a length of a low level interval of the clock signal; 상기 제1 변환 전압의 전위에 따라 전위가 변화하는 제1 제어 전압을 생성하고, 상기 제2 변환 전압의 전위에 따라 전위가 변화하는 제2 제어 전압을 생성하는 제어 전압 생성부; 및A control voltage generator configured to generate a first control voltage whose potential changes according to the potential of the first conversion voltage, and generate a second control voltage whose potential changes according to the potential of the second converted voltage; And 상기 제1 제어 전압에 응답하여 상기 클럭 신호의 라이징 딜레이 시간을 제어하고, 상기 제2 제어 전압에 응답하여 상기 클럭 신호의 폴링 딜레이 시간을 제어하여 새로운 클럭 신호를 생성하는 클럭 보정부를 포함하며,A clock correction unit configured to control a rising delay time of the clock signal in response to the first control voltage, and generate a new clock signal by controlling a polling delay time of the clock signal in response to the second control voltage, 상기 제어 전압 생성부는 상기 제1 변환 전압과 다수의 비교 전압을 각각 비교하여 다수의 제1 코드 신호를 출력하고, 상기 제2 변환 전압과 상기 다수의 비교 전압을 각각 비교하여 다수의 제2 코드 신호를 출력하는 전위 비교부; 및The control voltage generator outputs a plurality of first code signals by comparing the first converted voltage and the plurality of comparison voltages, respectively, and compares the second converted voltage and the plurality of comparison voltages, respectively. A potential comparator for outputting a; And 상기 다수의 제1 코드 신호에 응답하여 상기 제1 제어 전압을 생성하고, 상기 다수의 제2 코드 신호에 응답하여 상기 제2 제어 전압을 생성하는 전압 생성부를 포함하는 반도체 소자의 듀티 사이클 보정 회로.And a voltage generator configured to generate the first control voltage in response to the plurality of first code signals and to generate the second control voltage in response to the plurality of second code signals. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제 1 항에 있어서,The method of claim 1, 상기 클럭 주기 전압 생성부는 상기 클럭 신호를 반전시킨 반전 클럭 신호에 응답하여 상기 제2 변환 전압을 생성하는 반도체 소자의 듀티 사이클 보정 회로.And the clock cycle voltage generator is configured to generate the second converted voltage in response to an inverted clock signal inverting the clock signal. 삭제delete 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 제 1 항에 있어서,The method of claim 1, 상기 클럭 보정부는 상기 클럭 신호를 입력받아 상기 새로운 클럭 신호로 출력하는 클럭 버퍼부;A clock buffer unit configured to receive the clock signal and output the clock signal as the new clock signal; 상기 클럭 버퍼부에 전원 전압을 인가하되, 상기 제1 제어 전압에 응답하여 상기 전원 전압의 전류량을 제어하는 제1 전원 공급부; 및A first power supply unit applying a power supply voltage to the clock buffer unit and controlling a current amount of the power supply voltage in response to the first control voltage; And 상기 클럭 버퍼부에 접지 전원을 인가하되, 상기 제2 제어 전압에 응답하여 상기 접지 전원의 전류량을 제어하는 제2 전원 공급부를 포함하는 반도체 소자의 듀티 사이클 보정 회로.And a second power supply unit configured to apply ground power to the clock buffer unit and to control an amount of current of the ground power in response to the second control voltage. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제 1 항에 있어서,The method of claim 1, 상기 클럭 주기 전압 생성부는 상기 클럭 신호의 상기 하이 레벨 구간이 상기 로우 레벨 구간보다 길 경우, 상기 제1 변환 전압이 상기 제2 변환 전압보다 높은 전위를 갖도록 생성하는 반도체 소자의 듀티 사이클 보정 회로.And the clock period voltage generator is configured to generate the first conversion voltage to have a potential higher than the second conversion voltage when the high level period of the clock signal is longer than the low level period. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 제 2 항에 있어서,The method of claim 2, 상기 클럭 주기 전압 생성부는 상기 제1 변환 전압을 생성하는 제1 변환 전압 생성부; 및The clock cycle voltage generator may include a first converted voltage generator configured to generate the first converted voltage; And 상기 제2 변환 전압을 생성하는 제2 변환 전압 생성부를 포함하는 반도체 소자의 듀티 사이클 보정 회로.And a second converted voltage generator configured to generate the second converted voltage. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee. 제 6 항에 있어서,The method of claim 6, 상기 제1 변환 전압 생성부는 전원 전압과 접지 전원 사이이 직렬 연결된 트랜지스터 및 캐패시터를 포함하며,The first conversion voltage generator includes a transistor and a capacitor connected in series between a power supply voltage and a ground power supply. 상기 트랜지스터는 상기 클럭 신호에 응답하여 상기 전원 전압을 상기 캐패시터에 공급하고, 상기 트랜지스터와 상기 캐패시터 사이의 노드 전위를 상기 제1 변환 전압으로 출력하는 반도체 소자의 듀티 사이클 보정 회로.And the transistor supplies the power supply voltage to the capacitor in response to the clock signal, and outputs a node potential between the transistor and the capacitor as the first conversion voltage. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid. 제 6 항에 있어서,The method of claim 6, 상기 제2 변환 전압 생성부는 전원 전압과 접지 전원 사이이 직렬 연결된 트랜지스터 및 캐패시터를 포함하며,The second conversion voltage generator includes a transistor and a capacitor connected in series between a power supply voltage and a ground power supply. 상기 트랜지스터는 상기 반전 클럭 신호에 응답하여 상기 전원 전압을 상기 캐패시터에 공급하고, 상기 트랜지스터와 상기 캐패시터 사이의 노드 전위를 상기 제2 변환 전압으로 출력하는 반도체 소자의 듀티 사이클 보정 회로.And the transistor supplies the power supply voltage to the capacitor in response to the inverted clock signal and outputs a node potential between the transistor and the capacitor as the second converted voltage. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 was abandoned upon payment of a set-up fee. 제 1 항에 있어서,The method of claim 1, 상기 전위 비교부는 상기 다수의 제1 코드 신호를 출력하는 제1 전위 비교 회로; 및The potential comparison unit configured to output the plurality of first code signals; And 상기 다수의 제2 코드 신호를 출력하는 제2 전위 비교 회로를 포함하며,A second potential comparison circuit outputting the plurality of second code signals, 상기 제1 및 제2 전위 비교 회로 각각은 상기 제1 변환 전압 또는 상기 제2 변환 전압과 상기 다수의 비교 전압을 각각 비교하는 다수의 비교기를 포함하는 반도체 소자의 듀티 사이클 보정 회로.Each of the first and second potential comparison circuits includes a plurality of comparators for comparing the first or second conversion voltages with the plurality of comparison voltages, respectively. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 was abandoned upon payment of a setup registration fee. 제 1 항에 있어서,The method of claim 1, 상기 전압 생성부는 상기 제1 제어 전압을 생성하는 제1 전압 생성 회로; 및The voltage generator may include a first voltage generation circuit configured to generate the first control voltage; And 상기 제2 제어 전압을 생성하는 제2 전압 생성 회로를 포함하며,A second voltage generation circuit generating the second control voltage; 상기 제1 및 제2 전압 생성 회로 각각은 직렬 연결된 가변 저항들을 포함하며, 상기 가변 저항들은 상기 다수의 제1 코드 신호 또는 상기 다수의 제2 코드 신호에 응답하여 저항 값이 변화하는 반도체 소자의 듀티 사이클 보정 회로.Each of the first and second voltage generation circuits includes variable resistors connected in series, and the variable resistors have a duty of a semiconductor device whose resistance value changes in response to the plurality of first code signals or the plurality of second code signals. Cycle correction circuit. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.Claim 11 was abandoned upon payment of a setup registration fee. 제 1 항에 있어서,The method of claim 1, 상기 클럭 보정부는 상기 클럭 신호의 상기 하이 레벨 구간이 상기 로우 레벨 구간 보다 길 경우, 상기 클럭 신호의 상기 라이징 딜레이 시간을 증가시키고 상기 폴링 딜에이 시간을 감소시켜 상기 새로운 클럭 신호를 생성하는 반도체 소자의 듀티 사이클 보정 회로.The clock corrector may increase the rising delay time of the clock signal and decrease the falling delay time to generate the new clock signal when the high level section of the clock signal is longer than the low level section. Duty cycle correction circuit. 클럭 신호와 반전 클럭 신호에 응답하여 제1 및 제2 변환 전압을 생성하는 클럭 주기 전압 생성부;A clock cycle voltage generator configured to generate first and second converted voltages in response to the clock signal and the inverted clock signal; 상기 제1 및 제2 변환 전압에 응답하여 제1 제어 전압과 제2 제어 전압을 생성하는 제어 전압 생성부; 및A control voltage generator configured to generate a first control voltage and a second control voltage in response to the first and second converted voltages; And 상기 제1 및 제2 제어 전압에 응답하여 상기 클럭 신호의 라이징 딜레이 시간 및 폴링 딜레이 시간을 조절하여 새로운 클럭 신호를 생성하는 클럭 보정부를 포함하며,And a clock correction unit configured to generate a new clock signal by adjusting a rising delay time and a falling delay time of the clock signal in response to the first and second control voltages. 상기 클럭 주기 전압 생성부는 상기 클럭 신호 및 상기 반전 클럭 신호의 듀티 사이클 비에 따라 변화하는 상기 제1 및 제2 변환 전압을 생성하고,The clock period voltage generator generates the first and second converted voltages that vary according to a duty cycle ratio of the clock signal and the inverted clock signal. 상기 제어 전압 생성부는 상기 제1 변환 전압과 다수의 비교 전압을 각각 비교하여 다수의 제1 코드 신호를 출력하고, 상기 제2 변환 전압과 상기 다수의 비교 전압을 각각 비교하여 다수의 제2 코드 신호를 출력하는 전위 비교부; 및The control voltage generator outputs a plurality of first code signals by comparing the first converted voltage and the plurality of comparison voltages, respectively, and compares the second converted voltage and the plurality of comparison voltages, respectively. A potential comparator for outputting a; And 상기 다수의 제1 코드 신호에 응답하여 상기 제1 제어 전압을 생성하고, 상기 다수의 제2 코드 신호에 응답하여 상기 제2 제어 전압을 생성하는 전압 생성부를 포함하는 반도체 소자의 듀티 사이클 보정 회로.And a voltage generator configured to generate the first control voltage in response to the plurality of first code signals and to generate the second control voltage in response to the plurality of second code signals. 삭제delete 청구항 14은(는) 설정등록료 납부시 포기되었습니다.Claim 14 was abandoned when the registration fee was paid. 제 12 항에 있어서,13. The method of claim 12, 상기 클럭 보정부는 상기 클럭 신호를 입력받아 상기 새로운 클럭 신호로 출력하는 클럭 버퍼부;A clock buffer unit configured to receive the clock signal and output the clock signal as the new clock signal; 상기 클럭 버퍼에 전원 전압을 인가하되, 상기 제1 제어 전압에 응답하여 상기 전원 전압의 전류량을 제어하는 제1 전원 공급부; 및A first power supply unit applying a power supply voltage to the clock buffer and controlling a current amount of the power supply voltage in response to the first control voltage; And 상기 클럭 버퍼에 접지 전원을 인가하되, 상기 제2 제어 전압에 응답하여 상기 접지 전원의 전류량을 제어하는 제2 전원 공급부를 포함하는 반도체 소자의 듀티 사이클 보정 회로.And applying a ground power to the clock buffer and controlling a current amount of the ground power in response to the second control voltage. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.Claim 15 was abandoned upon payment of a registration fee. 제 12 항에 있어서,13. The method of claim 12, 상기 클럭 주기 전압 생성부는 상기 클럭 신호의 하이 레벨 구간이 로우 레벨 구간보다 길 경우, 상기 제1 변환 전압이 상기 제2 변환 전압보다 높은 전위를 갖도록 생성하는 반도체 소자의 듀티 사이클 보정 회로.And the clock period voltage generator is configured to generate the first conversion voltage to have a potential higher than the second conversion voltage when the high level period of the clock signal is longer than the low level period. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.Claim 16 was abandoned upon payment of a setup registration fee. 제 12 항에 있어서,13. The method of claim 12, 상기 클럭 주기 전압 생성부는 상기 제1 변환 전압을 생성하는 제1 변환 전압 생성부; 및The clock cycle voltage generator may include a first converted voltage generator configured to generate the first converted voltage; And 상기 제2 변환 전압을 생성하는 제2 변환 전압 생성부를 포함하는 반도체 소자의 듀티 사이클 보정 회로.And a second converted voltage generator configured to generate the second converted voltage. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.Claim 17 has been abandoned due to the setting registration fee. 제 16 항에 있어서,The method of claim 16, 상기 제1 변환 전압 생성부는 전원 전압과 접지 전원 사이이 직렬 연결된 트랜지스터 및 캐패시터를 포함하며,The first conversion voltage generator includes a transistor and a capacitor connected in series between a power supply voltage and a ground power supply. 상기 트랜지스터는 상기 클럭 신호에 응답하여 상기 전원 전압을 상기 캐패시터에 공급하고, 상기 트랜지스터와 상기 캐패시터 사이의 노드 전위를 상기 제1 변환 전압으로 출력하는 반도체 소자의 듀티 사이클 보정 회로.And the transistor supplies the power supply voltage to the capacitor in response to the clock signal, and outputs a node potential between the transistor and the capacitor as the first conversion voltage. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.Claim 18 was abandoned upon payment of a set-up fee. 제 16 항에 있어서,The method of claim 16, 상기 트랜지스터는 상기 반전 클럭 신호에 응답하여 상기 전원 전압을 상기 캐패시터에 공급하고, 상기 트랜지스터와 상기 캐패시터 사이의 노드 전위를 상기 제2 변환 전압으로 출력하는 반도체 소자의 듀티 사이클 보정 회로.And the transistor supplies the power supply voltage to the capacitor in response to the inverted clock signal and outputs a node potential between the transistor and the capacitor as the second converted voltage. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.Claim 19 was abandoned upon payment of a registration fee. 제 12 항에 있어서,13. The method of claim 12, 상기 전위 비교부는 상기 다수의 제1 코드 신호를 출력하는 제1 전위 비교 회로; 및The potential comparison unit configured to output the plurality of first code signals; And 상기 다수의 제2 코드 신호를 출력하는 제2 전위 비교 회로를 포함하며,A second potential comparison circuit outputting the plurality of second code signals, 상기 제1 및 제2 전위 비교 회로 각각은 상기 제1 변환 전압 또는 상기 제2 변환 전압과 상기 다수의 비교 전압을 각각 비교하는 다수의 비교기를 포함하는 반도체 소자의 듀티 사이클 보정 회로.Each of the first and second potential comparison circuits includes a plurality of comparators for comparing the first or second conversion voltages with the plurality of comparison voltages, respectively. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.Claim 20 was abandoned upon payment of a registration fee. 제 12 항에 있어서,13. The method of claim 12, 상기 전압 생성부는 상기 제1 제어 전압을 생성하는 제1 전압 생성 회로; 및The voltage generator may include a first voltage generation circuit configured to generate the first control voltage; And 상기 제2 제어 전압을 생성하는 제2 전압 생성 회로를 포함하며,A second voltage generation circuit generating the second control voltage; 상기 제1 및 제2 전압 생성 회로 각각은 직렬 연결된 가변 저항들을 포함하며, 상기 가변 저항들은 상기 다수의 제1 코드 신호 또는 상기 다수의 제2 코드 신호에 응답하여 저항 값이 변화하는 반도체 소자의 듀티 사이클 보정 회로.Each of the first and second voltage generation circuits includes variable resistors connected in series, and the variable resistors have a duty of a semiconductor device whose resistance value changes in response to the plurality of first code signals or the plurality of second code signals. Cycle correction circuit. 청구항 21은(는) 설정등록료 납부시 포기되었습니다.Claim 21 has been abandoned due to the setting registration fee. 제 12 항에 있어서,13. The method of claim 12, 상기 클럭 보정부는 상기 클럭 신호의 하이 레벨 구간이 로우 레벨 구간 보다 길 경우, 상기 클럭 신호의 상기 라이징 딜레이 시간을 증가시키고 상기 폴링 딜에이 시간을 감소시켜 상기 새로운 클럭 신호를 생성하는 반도체 소자의 듀티 사이클 보정 회로.The clock correction unit increases the rising delay time of the clock signal and decreases the polling delay time when the high level period of the clock signal is longer than the low level period to generate the new clock signal. Correction circuit.
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