KR101060937B1 - 푸쉬-풀 구조의 광대역 파워 증폭기 - Google Patents

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Abstract

본 발명은 푸쉬-풀 구조의 광대역 파워 증폭기에 관한 것으로, 푸쉬-풀 구조로 형성되어, 입력신호의 파워를 증폭하는 파워 증폭부; 상기 파워 증폭부의 출력단과 최종 출력단간의 라인상에 연결된 인덕터 회로부; 상기 최종 출력단과 접지 사이에 연결된 출력 커패시터 회로부; 및 상기 최종 출력단과 접지 사이에 연결되어, 저대역 및 고대역에서의 파워 매칭을 위해, 가변 커패시턴스를 갖는 가변 커패시터 회로부를 포함하고, 상기 파워 증폭부 및 가변 커패시터 회로부는 하나의 칩내에 구현되며, 상기 파워 증폭부는, 전원전압단에 연결된 소오스와, 입력단에 연결된 게이트와, 상기 파워 증폭부의 출력단에 연결된 드레인을 갖는 PMOS 타입의 제1 트랜지스터; 상기 파워 증폭부의 출력단 및 상기 제1 트랜지스터의 드레인에 연결된 드레인과, 상기 입력단에 연결된 게이트와, 접지에 연결된 소오스를 갖는 NMOS 타입의 제2 트랜지스터; 상기 제1 트랜지스터 드레인과 상기 제2 트랜지스터의 드레인과의 접속노드와 상기 입력단 사이에 연결된 바이어스 저항을 포함한다.
푸쉬-풀 구조, 광대역, 파워 증폭기, 인덕터, 커패시터, 가변

Description

푸쉬-풀 구조의 광대역 파워 증폭기{WIDE BAND POWER AMPLIFIER OF PUSH-PULL STRUCTURE}
본 발명은 송신 시스템에 적용될 수 있는 푸쉬-풀 구조의 광대역 파워 증폭기에 관한 것으로, 특히 칩내에 커패시턴스 튜닝 구조를 형성함으로써, 저대역 및 고대역에서의 파워 매칭을 최적화시킬 수 있으면서, 칩 외부의 수동 소자를 줄일 수 있는 푸쉬-풀 구조의 광대역 파워 증폭기에 관한 것이다.
최근에 표준이 진행되고 있는 무선 인지(Cognitive Radio)기술과 같은 50MHz에서 900MHz에 이르는 초광대역 송신기의 경우에서는, 송신기의 종단에서 최대효율로 최대 파워를 얻을 수 있도록 초광대역 전력증폭기를 사용한다.
이러한 파워 증폭기의 경우, 통상 특정 주파수, 예를 들어 협대역에서 동작가능한 인덕터(L) 및 커패시터(C) 등의 수동소자를 이용하여 출력단과 파워 매칭(power matching)을 구현하고 있다.
그런데, 광대역 파워 증폭기의 경우, 인덕터(L) 및 커패시터(C) 만으로 광대역의 특성을 얻을 수 없기 때문에, 특정 대역 외의 주파수에서는 최대 파워를 위한 파워 매칭이 얻어지지 않아 출력 가능한 전력이 상당히 떨어지는 현상이 나타난다.
이를 개선하기 위해, 초광대역 파워 증폭기가 가능한 구조로 분배 구조(distributed structure)나 손실 매칭(lossy matching) 방법 등이 이용되고 있다.
그러나, 이러한 종래 파워 증폭기들은, 효율이 상당히 떨어지고 인덕터 및 커패시터 등을 사용하여 단일칩 집적을 위해 비교적 주파수가 낮은 1GHz이하의 대역에서는 인덕터의 값이 너무 커서 집적된 인덕터의 크기가 과도하게 커지는 문제가 있다. 또한 여러 개의 인덕터 및 커패시터를 사용하여 트랜지스터 사이에 인덕터 및 커패시터를 집적해야 하므로, 외부의 용량이 큰 인덕터를 사용하는 것이 사실상 불가능하다는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해서 제안된 것으로써, 그 목적은, 칩내에 커패시턴스 튜닝 구조를 형성함으로써, 저대역 및 고대역에서의 파워 매칭을 최적화시킬 수 있으면서, 칩 외부의 수동 소자를 줄일 수 있는 푸쉬-풀 구조의 광대역 파워 증폭기를 제공하는데 있다.
상기한 본 발명의 목적을 달성하기 위한 본 발명의 하나의 기술적인 측면은, 푸쉬-풀 구조로 형성되어, 입력신호의 파워를 증폭하는 파워 증폭부; 상기 파워 증폭부의 출력단과 최종 출력단간의 라인상에 연결된 인덕터 회로부; 상기 최종 출력단과 접지 사이에 연결된 출력 커패시터 회로부; 및 상기 최종 출력단과 접지 사이에 연결되어, 저대역 및 고대역에서의 파워 매칭을 위해, 가변 커패시턴스를 갖는 가변 커패시터 회로부를 포함하고, 상기 파워 증폭부 및 가변 커패시터 회로부는 하나의 칩내에 구현된 푸쉬-풀 구조의 광대역 파워 증폭기를 제안한다.
상기 파워 증폭부는, 전원전압단에 연결된 소오스와, 입력단에 연결된 게이트와, 상기 파워 증폭부의 출력단에 연결된 드레인을 갖는 PMOS 타입의 제1 트랜지스터; 상기 파워 증폭부의 출력단 및 상기 제1 트랜지스터의 드레인에 연결된 드레인과, 상기 입력단에 연결된 게이트와, 접지에 연결된 소오스를 갖는 NMOS 타입의 제2 트랜지스터; 및 상기 제1 트랜지스터 드레인과 상기 제2 트랜지스터의 드레인 과의 접속노드와 상기 입력단 사이에 연결된 바이어스 저항을 포함하는 것을 특징으로 한다.
상기 인덕터 회로부는, 상기 파워 증폭부의 출력단에 연결된 라인상에 형성된 제1 와이어 본딩 인덕터; 및 상기 파워 증폭부의 출력단에 연결된 라인상에, 상기 와이어 본딩 인덕터에 직렬로 연결된 인덕터 소자를 포함하는 것을 특징으로 한다.
상기 푸쉬-풀 구조의 광대역 파워 증폭기는, 상기 파워 증폭부의 출력단과 접지 사이에 형성된 제1 패드 커패시터를 갖는 고정 커패시터 회로부를 더 포함하고, 상기 고정 커패시터 회로부는 칩내부에 구현된 것을 특징으로 한다.
상기 가변 커패시터 회로부는, 상기 최종 출력단에 제2 본딩 와이어 인덕터를 통해 연결된 일단과, 접지에 연결된 타단을 갖는 가변 커패시터; 및 상기 가변 커패시터에 병렬로 연결된 제2 패드 커패시터를 포함하는 것을 특징으로 한다.
상기 푸쉬-풀 구조의 광대역 파워 증폭기는, 상기 출력 커패시터 회로부와 상기 제2 본딩 와이어 인덕터와의 접속노드와 상기 인덕터 회로부 사이에 형성된 바이패스 커패시터를 더 포함하는 것을 특징으로 한다.
이와 같은 본 발명에 의하면, 칩내에 커패시턴스 튜닝 구조를 형성함으로써, 저대역 및 고대역에서의 파워 매칭을 최적화시킬 수 있으면서, 칩 외부의 수동 소자를 줄일 수 있는 효과가 있다.
이하, 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
본 발명은 설명되는 실시예에 한정되지 않으며, 본 발명의 실시예는 본 발명의 기술적 사상에 대한 이해를 돕기 위해서 사용된다. 본 발명에 참조된 도면에서 실질적으로 동일한 구성과 기능을 가진 구성요소들은 동일한 부호를 사용할 것이다.
도 1은 본 발명에 따른 푸쉬-풀 구조의 광대역 파워 증폭기의 회로 구성도이다. 도 1을 참조하면, 본 발명의 푸쉬-풀 구조의 광대역 파워 증폭기는, 푸쉬-풀 구조로 형성되어, 입력신호의 파워를 증폭하는 파워 증폭부(110)와, 상기 파워 증폭부(110)의 출력단과 최종 출력단(OUT)간의 라인상에 연결된 인덕터 회로부(130)와, 상기 최종 출력단(OUT)과 접지 사이에 연결된 출력 커패시터 회로부(140)와, 상기 최종 출력단(OUT)과 접지 사이에 연결되어, 저대역 및 고대역에서의 파워 매칭을 위해, 가변 커패시턴스를 갖는 가변 커패시터 회로부(150)를 포함할 수 있다.
이때, 상기 파워 증폭부(110) 및 가변 커패시터 회로부(150)는 하나의 칩내에 구현될 수 있다.
상기 파워 증폭부(110)는, 전원전압(Vdd)단에 연결된 소오스와, 입력단(IN)에 연결된 게이트와, 상기 파워 증폭부(110)의 출력단에 연결된 드레인을 갖는 PMOS 타입의 제1 트랜지스터(M1)와, 상기 파워 증폭부(110)의 출력단 및 상기 제1 트랜지스터(M1)의 드레인에 연결된 드레인과, 상기 입력단(IN)에 연결된 게이트와, 접지에 연결된 소오스를 갖는 NMOS 타입의 제2 트랜지스터(M2)와, 상기 제1 트랜지스터(M1) 드레인과 상기 제2 트랜지스터(M2)의 드레인과의 접속노드(N1)와 상기 입력단(IN) 사이에 연결된 바이어스 저항(R1)을 포함할 수 있다.
상기 인덕터 회로부(130)는, 상기 파워 증폭부(110)의 출력단에 연결된 라인상에 형성된 제1 와이어 본딩 인덕터(Lwb1)와, 상기 파워 증폭부(110)의 출력단에 연결된 라인상에, 상기 제1 와이어 본딩 인덕터(Lwb1)에 직렬로 연결된 인덕터 소자(LS)를 포함할 수 있다.
상기 푸쉬-풀 구조의 광대역 파워 증폭기는, 상기 파워 증폭부(110)의 출력단과 접지 사이에 형성된 제1 패드 커패시터(Cp1)를 갖는 고정 커패시터 회로부(120)를 더 포함하고, 상기 고정 커패시터 회로부(120)는 칩내부에 구현될 수 있다.
상기 가변 커패시터 회로부(150)는, 상기 최종 출력단(OUT)에 제2 본딩 와이어 인덕터(LWb2)를 통해 연결된 일단과, 접지에 연결된 타단을 갖는 가변 커패시터(Cv)와, 상기 가변 커패시터(Cv)에 병렬로 연결된 제2 패드 커패시터(Cp2)를 포함할 수 있다.
또한, 상기 푸쉬-풀 구조의 광대역 파워 증폭기는, 상기 출력 커패시터 회로부(140)와 상기 제2 본딩 와이어 인덕터(LWb2)와의 접속노드(N2)와 상기 인덕터 회로부(130) 사이에 형성된 바이패스 커패시터(Cby)를 더 포함할 수 있다.
도 2는 본 발명의 광대역 파워 증폭기의 각 노드별 부하측 임피던스 위치 표시도로, 도 2에서, RL1은 고정 커패시터 회로부(120)와 상기 인덕터 회로부(130)의 사이의 접속노드에서 부하측으로의 임피던스를 나타낸다. RL2는 상기 인덕터 회로부(130)와 상기 바이패스 커패시터(Cby) 사이의 접속노드에서 부하측으로의 임피던스를 나타낸다.
도 3은 본 발명의 광대역 파워 증폭기의 각 노드별 부하측 임피던스 궤적을 보이는 스미스차트로서, Pth1은 저대역에서의 임피던스 변화 궤적을 나타내고, Pth2는 고대역에서의 임피던스 변화 궤적을 나타낸다.
도 4는 본 발명의 광대역 파워 증폭기의 이득, 파워 및 효율을 보이는 그래프로서, G1은 본 발명의 광대역 파워 증폭기의 이득 그래프이고, G2는 본 발명의 광대역 파워 증폭기의 파워 그래프이며, G3은 본 발명의 광대역 파워 증폭기의 효율 그래프이다.
이하, 본 발명의 작용 및 효과를 첨부한 도면에 의거하여 상세히 설명한다.
도 1 내지 도 4를 참조하여 본 발명의 푸쉬-풀 구조의 광대역 파워 증폭기에 대해 설명하면, 도 1에서, 본 발명의 푸쉬-풀 구조의 광대역 파워 증폭기는, 파워 증폭부(110), 고정 커패시터 회로부(120), 인덕터 회로부(130), 바이패스 커패시터(Cby), 출력 커패시터 회로부(140) 및 가변 커패시터 회로부(150)를 포함할 수 있다.
이때, 상기 파워 증폭부(110), 고정 커패시터 회로부(120) 및 가변 커패시터 회로부(150)를 하나의 칩내에 구현시켜, 칩 외부의 수동 소자의 개수를 줄일 수 있으며, 이에 따라 본 발명의 푸쉬-풀 구조의 광대역 파워 증폭기를 간단히 구현할 수 있고, 사이즈도 줄일 수 있게 된다.
또한, 상기 파워 증폭부(110)는, 푸쉬-풀 구조로 형성되는데, 구체적으로는, 전원전압(Vdd)단과 접지단 사이에 PMOS 타입의 제1 트랜지스터(M1)와 NMOS 타입의 제2 트랜지스터(M2)가 푸쉬-풀 구조로 설치된다. 여기서, 상기 제1 및 제2 트랜지스터(M2)의 드레인간 접속노드(N1)와 상기 입력단(IN) 사이에 연결된 바이어스 저항(R1)도 연결되어 있다.
따라서, 입력단(IN)을 통한 신호가 입력되면, 상기 푸쉬-풀 구조의 제1 및 제2 트랜지스터(M1,M2)의 동작에 따라, 상기 입력신호의 전력을 증폭하여 출력한다.
한편, 본 발명의 파워 증폭기의 파워 매칭은, 고정 커패시터 회로부(120), 인덕터 회로부(130), 바이패스 커패시터(Cby), 출력 커패시터 회로부(140) 및 가변 커패시터 회로부(150)에 의해서 결정된다.
먼저, 상기 고정 커패시터 회로부(120)는 상기 파워 증폭부(110)의 출력단과 접지 사이에 형성된 제1 패드 커패시터(Cp1)를 제공한다.
다음, 상기 인덕터 회로부(130)는, 제1 와이어 본딩 인덕터(LWb1)와 인덕터 소자(LS)를 포함하여, 최적의 파워 매칭을 위한 인덕턴스를 제공한다.
다음, 상기 바이패스 커패시터(Cby)는 상기 인덕터 회로부(130)와 상기 출력 커패시터 회로부(140)간의 신호 커플링을 수행한다.
그 다음, 상기 출력 커패시터 회로부(140)는 최적의 파워 매칭을 위한 고정 커패시턴스를 제공한다.
그리고, 본 발명의 파워 증폭기에서, 칩내부에 구현된 가변 커패시터 회로부(150)는 상기 최종 출력단(OUT)과 접지 사이에 연결되어, 저대역 및 고대역에서의 파워 매칭을 위해, 가변 커패시턴스를 갖는다.
구체적으로는, 상기 가변 커패시터 회로부(150)는, 서로 병렬로 연결된 가변 커패시터(Cv) 및 제2 패드 커패시터(Cp2)를 포함하고, 상기 가변 커패시터(Cv)는 외부에서 조절가능하므로, 최적의 파워 매칭을 위해서 상기 가변 커패시터(Cv)의 커패시턴스가 조절될 수 있다.
도 2 및 도 3을 참조하면, 본 발명의 파워 증폭기에서, 저대역 및 고대역에서 최적의 파워 매칭점을 설명한다.
도 2에서, 고정 커패시터 회로부(120)와 상기 인덕터 회로부(130)의 사이의 접속노드에서 부하측으로의 임피던스(RL1)와, 상기 인덕터 회로부(130)와 상기 바이패스 커패시터(Cby) 사이의 접속노드에서 부하측으로의 임피던스(RL2)의 궤적을 스미스챠트에서 보면, 먼저 저대역에서의 임피던스 변화 궤적(Pth1)을 보면, 50Ω지점에서 RL2 지점을 거처 RL1 지점으로 이동되며, 이는 최적 파워 매칭점에 근접하고 있음을 알 수 있다.
다음, 고대역에서의 임피던스 변화 궤적(Pth2)을 보면, 50Ω지점에서 RL2 지점을 거처 RL1 지점으로 이동되며, 이는 최적 파워 매칭점에 근접하고 있음을 알 수 있다.
도 4를 참조하면, 본 발명의 광대역 파워 증폭기의 이득, 파워 및 효율을 보이는 그래프(G1,G2,G3)를 참조하면, 본 발명의 광대역 파워 증폭기의 이득, 파워 및 효율 각각이 넓은 주파수 대역, 예를 들어, 대략 100MHz에서 900MHz 까지의 넓은 주파수 대역에서, 이득 및 파워의 변화가 크지 않고 비교적 안정된 값을 보이고 있으므로, 본 발명의 광대역 파워 증폭기는 광대역 특성을 갖는 것을 알 수 있다.
또한, 파워 효율도 24 ~ 29%정도로 협대역의 CMOS 파워 증폭기에 비해 크게 떨어지지 않는 것을 알 수 있다.
전술한 바와 같은 본 발명의 광대역 파워 증폭기에 의하면, 파워 매칭을 위한 조절(튜닝) 커패시턴스를 칩내부에 집적화시켜 외부의 사용 소자의 개수를 대폭 줄일 수 있다. 또한, 저대역과 고대역 각각에서의 최적 파워 매칭점을 달성하기는 어려운 점이 있으나, 칩내부의 가변 커패시턴스를 조절함으로써, 저대역과 고대역 각각에서 최적 파워 매칭점에 근사적으로 근접하도록 할 수 있다.
즉, 본 발명의 광대역 파워 증폭기에서는, 비교적 낮은 주파수 대역인 1GHz미만의 대역에서는 상당한 장점을 지니고 있고, 매칭 네트워크(matching network)의 특성상 출력 레벨이 W급의 매우 높은 파워 증폭기에는 적용하는데 어려움이 있으나 비교적 작은 파워 레벨(Power level)인 20dBm미만의 CMOS 파워 증폭기에서는 상당히 좋은 특성을 얻을 수 있다. 종래 광대역 파워 증폭기에 비해 광대역 특성을 얻으면서도 최대 전력과 효율을 협대역 파워 증폭기에 크게 떨어지지 않는 수준까지 구현이 가능하다.
도 1은 본 발명에 따른 푸쉬-풀 구조의 광대역 파워 증폭기의 회로 구성도.
도 2는 본 발명의 광대역 파워 증폭기의 각 노드별 부하측 임피던스 위치 표시도.
도 3은 본 발명의 광대역 파워 증폭기의 각 노드별 부하측 임피던스 궤적을 보이는 스미스차트.
도 4는 본 발명의 광대역 파워 증폭기의 이득, 파워 및 효율을 보이는 그래프.
* 도면의 주요부분에 대한 부호의 설명 *
110 : 파워 증폭부 120 : 고정 커패시터 회로부
130 : 인덕터 회로부 140 : 출력 커패시터 회로부
150 : 가변 커패시터 회로부 M1 : 제1 트랜지스터
M2 : 제2 트랜지스터 R1 : 바이어스 저항

Claims (6)

  1. 삭제
  2. 푸쉬-풀 구조로 형성되어, 입력신호의 파워를 증폭하는 파워 증폭부;
    상기 파워 증폭부의 출력단과 최종 출력단간의 라인상에 연결된 인덕터 회로부;
    상기 최종 출력단과 접지 사이에 연결된 출력 커패시터 회로부; 및
    상기 최종 출력단과 접지 사이에 연결되어, 저대역 및 고대역에서의 파워 매칭을 위해, 가변 커패시턴스를 갖는 가변 커패시터 회로부를 포함하고,
    상기 파워 증폭부 및 가변 커패시터 회로부는 하나의 칩내에 구현되며,
    상기 파워 증폭부는,
    전원전압단에 연결된 소오스와, 입력단에 연결된 게이트와, 상기 파워 증폭부의 출력단에 연결된 드레인을 갖는 PMOS 타입의 제1 트랜지스터;
    상기 파워 증폭부의 출력단 및 상기 제1 트랜지스터의 드레인에 연결된 드레인과, 상기 입력단에 연결된 게이트와, 접지에 연결된 소오스를 갖는 NMOS 타입의 제2 트랜지스터;
    상기 제1 트랜지스터 드레인과 상기 제2 트랜지스터의 드레인과의 접속노드와 상기 입력단 사이에 연결된 바이어스 저항
    을 포함하는 것을 특징으로 하는 푸쉬-풀 구조의 광대역 파워 증폭기.
  3. 제2항에 있어서, 상기 인덕터 회로부는,
    상기 파워 증폭부의 출력단에 연결된 라인상에 형성된 제1 와이어 본딩 인덕터; 및
    상기 파워 증폭부의 출력단에 연결된 라인상에, 상기 와이어 본딩 인덕터에 직렬로 연결된 인덕터 소자
    를 포함하는 것을 특징으로 하는 푸쉬-풀 구조의 광대역 파워 증폭기.
  4. 제3항에 있어서, 상기 푸쉬-풀 구조의 광대역 파워 증폭기는,
    상기 파워 증폭부의 출력단과 접지 사이에 형성된 제1 패드 커패시터를 갖는 고정 커패시터 회로부를 더 포함하고,
    상기 고정 커패시터 회로부는 칩내부에 구현된 것을 특징으로 하는 푸쉬-풀 구조의 광대역 파워 증폭기.
  5. 제4항에 있어서, 상기 가변 커패시터 회로부는,
    상기 최종 출력단에 제2 본딩 와이어 인덕터를 통해 연결된 일단과, 접지에 연결된 타단을 갖는 가변 커패시터; 및
    상기 가변 커패시터에 병렬로 연결된 제2 패드 커패시터
    를 포함하는 것을 특징으로 하는 푸쉬-풀 구조의 광대역 파워 증폭기.
  6. 제5항에 있어서, 상기 푸쉬-풀 구조의 광대역 파워 증폭기는,
    상기 출력 커패시터 회로부와 상기 제2 본딩 와이어 인덕터와의 접속노드와 상기 인덕터 회로부 사이에 형성된 바이패스 커패시터를 더 포함하는 것을 특징으로 하는 푸쉬-풀 구조의 광대역 파워 증폭기.
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