KR101053657B1 - Metal line layout method - Google Patents

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Abstract

본 발명은 반도체 장치의 메탈라인 레이아웃 방법에 관한 것으로, 서로 이격되어 평행하게 배치되는 파워라인들과 파워라인들 사이에 평행하게 배치되는 적어도 하나 이상의 제1 메탈라인들과 양변이 파워라인 또는 제1 메탈라인에 인접하여 배치되는 제2 메탈라인들 및 제1 메탈라인들 사이에 배치되는 더미 메탈라인들을 포함하며, 제1 메탈라인을 통해 전송되는 제1 신호가 제2 메탈라인을 통해 전송되는 제2 신호보다 캐패시턴스의 영향에 둔감하여 제2 신호의 왜곡을 방지하는 효과가 있다.

Figure R1020070076032

BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for laying out a metal line of a semiconductor device, the power line being spaced apart from each other, and at least one first metal line disposed in parallel between the power lines, and both sides of the power line or the first line. Second metal lines disposed adjacent to the metal line and dummy metal lines disposed between the first metal lines, wherein the first signal transmitted through the first metal line is transmitted through the second metal line. It is insensitive to the influence of capacitance than the two signals, thereby preventing the distortion of the second signal.

Figure R1020070076032

Description

메탈라인 레이아웃 방법{Metal Line Layout Method}Metal Line Layout Method

도 1은 종래 기술에 따른 반도체 장치의 메탈라인 레이아웃도.1 is a metal line layout of a semiconductor device according to the prior art.

도 2는 본 발명의 실시예에 따른 반도체 장치의 메탈라인 레아아웃도.2 is a metal line layout of a semiconductor device according to an exemplary embodiment of the present invention.

본 발명은 반도체 장치의 레이아웃에 관한 것으로, 더욱 상세하게는 신호를 전달하는 메탈라인의 레이아웃 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the layout of semiconductor devices, and more particularly, to a method of laying out metal lines for transmitting signals.

최근 반도체 기술의 미세화 및 고집적화에 의해 메탈라인은 다층 구조로 배치되는데, 이러한 다층 구조의 메탈라인은 층간 전기 절연성을 높이는 절연막 평탄화 공정에 의해 가능하다. Recently, due to the miniaturization and high integration of semiconductor technology, metal lines are arranged in a multi-layer structure, and the metal lines of such a multi-layer structure are possible by an insulating film planarization process to increase interlayer electrical insulation.

여기서, 절연막 평탄화 공정은 설계에 따라 배치된 메탈라인의 크기나 거리에 차에 의해 밀집도가 균일하지 않은 경우, 메탈라인 층의 단차에 의한 함몰 또는 디싱이 발생하는 문제가 있다. 이를 보완하기 위해 메탈라인 사이에 더미 메탈라인을 추가하여 밀집도를 균일하게 하는 방식이 널리 사용되고 있다. Here, in the insulating film planarization process, when the density is not uniform due to the difference in the size or distance of the metal lines arranged according to the design, there is a problem of depression or dishing due to the step of the metal line layer. In order to compensate for this, a method of adding a dummy metal line between metal lines to make the density uniform is widely used.

도 1을 참조하여 종래의 메탈라인 레이아웃을 살펴보면, 파워를 전송하는 메탈라인(1)이 소정 간격 이격하여 평행하게 배치되고, 그 사이에 신호를 전송하는 메탈라인(2, 3)이 배치되며, 메탈라인(1, 2, 3) 사이의 밀도차를 줄이기 위한 더미 메탈라인(4)이 배치된다. Referring to the conventional metal line layout with reference to Figure 1, the metal lines 1 for transmitting power are arranged in parallel at a predetermined interval, and the metal lines (2, 3) for transmitting signals are disposed therebetween, A dummy metal line 4 is disposed to reduce the density difference between the metal lines 1, 2, 3.

여기서, 메탈라인(1)은 전원 전압 또는 접지 전압을 전송하는 배선이고, 메탈라인(2)은 제1 신호, 예컨대 로직 하이 또는 로직 로우 레벨을 갖는 신호 등을 전송하는 배선이며, 메탈라인(3)은 제2 신호, 예컨대 아날로그 레벨을 갖는 크리티컬(Critical) 신호 등을 전송하는 배선이다. Here, the metal line 1 is a wire for transmitting a power supply voltage or a ground voltage, and the metal line 2 is a wire for transmitting a first signal, for example, a signal having a logic high or logic low level, and the like. ) Is a wiring for transmitting a second signal, for example, a critical signal having an analog level.

한편, 종래의 메탈라인 레이아웃은 더미 메탈라인(4)이 디자인 룰의 범위 내에서 메탈라인(1, 2, 3)과 최대한 인접하여 배치되므로, 메탈라인(1, 2, 3)과 더미 메탈라인(4) 사이에 원치 않는 커플링 캐패시턴스(Coupling Capacitance; C)를 증가시키는 문제점이 있다. On the other hand, in the conventional metal line layout, since the dummy metal line 4 is disposed as close as possible to the metal lines 1, 2, and 3 within the range of the design rule, the metal lines 1, 2, and 3 and the dummy metal line are as close as possible. There is a problem of increasing unwanted coupling capacitance (C) between (4).

특히, 메탈라인(3)과 더미 메탈라인(4)이 인접하게 배치되어 발생하는 캐패시턴스(C)는 메탈라인(3)을 통해 전송되며 캐패시턴스의 민감하게 영향을 받는 크리티컬 신호인 제2 신호의 왜곡을 초래하여 결과적으로 반도체 장치의 오동작을 유발하는 문제점이 있다. In particular, the capacitance C generated by the metal line 3 and the dummy metal line 4 disposed adjacent to each other is transmitted through the metal line 3, and the distortion of the second signal, which is a critical signal that is sensitively affected by the capacitance, is generated. To cause a malfunction of the semiconductor device.

따라서, 본 발명의 목적은 크리티컬 신호를 전달하는 메탈라인과 더미 메탈라인 사이에 발생하는 캐패시턴스를 감소시키는 메탈라인 레이아웃 방법을 제공하는 데 있다. Accordingly, an object of the present invention is to provide a metal line layout method for reducing capacitance generated between a metal line and a dummy metal line for delivering a critical signal.

또한, 본 발명의 목적은 상기 레이아웃 방법에 의해 크리티컬 신호를 전달하는 메탈라인과 더미 메탈라인 사이의 캐패시턴스를 감소시킴으로써 크리티컬 신호 의 왜곡을 방지하여 반도체 장치의 동작을 개선하는 데 있다. In addition, an object of the present invention is to improve the operation of the semiconductor device by preventing the distortion of the critical signal by reducing the capacitance between the metal line and the dummy metal line for transmitting the critical signal by the layout method.

상기한 목적을 달성하기 위한 본 발명의 메탈라인 레이아웃 방법은, 서로 이격되어 평행하게 배치되는 파워라인들; 상기 파워라인들 사이에 평행하게 배치되는 적어도 하나 이상의 제1 메탈라인; 양변이 상기 파워라인 또는 상기 제1 메탈라인에 인접하여 배치되는 제2 메탈라인; 및 상기 제1 메탈라인 사이에 배치되는 더미 메탈라인;을 포함하며, 상기 제1 메탈라인을 통해 전송되는 제1 신호는 상기 제2 메탈라인을 통해 전송되는 제2 신호보다 캐패시턴스의 영향에 둔감함을 특징으로 한다.Metal line layout method of the present invention for achieving the above object, the power lines spaced apart from each other arranged in parallel; At least one first metal line disposed in parallel between the power lines; A second metal line having both sides adjacent to the power line or the first metal line; And a dummy metal line disposed between the first metal lines, wherein the first signal transmitted through the first metal line is less sensitive to the influence of capacitance than the second signal transmitted through the second metal line. It features.

상기 제1 신호는 DC 레벨 신호 또는 정상 동작에서 디스에이블되는 테스트 모드 신호임이 바람직하다. The first signal is preferably a DC level signal or a test mode signal that is disabled in normal operation.

상기 제2 신호는 AC 레벨 신호임이 바람직하다. Preferably, the second signal is an AC level signal.

상기 제2 메탈라인과 인접하는 상기 파워라인은 그라운드 전압을 인가하는 배선임이 바람직하다. Preferably, the power line adjacent to the second metal line is a wiring for applying a ground voltage.

상기 제2 메탈라인과 인접하는 상기 제1 메탈라인은 상기 제2 메탈라인의 길이를 포함하는 길이로 배치됨이 바람직하다. The first metal line adjacent to the second metal line may be disposed to have a length including the length of the second metal line.

본 발명의 목적을 달성하기 위한 다른 메탈라인 레이아웃 방법은, 소정 길이를 갖는 제1 메탈라인; 상기 제1 메탈라인 일변에 배치되는 소정 크기의 무패턴 영역; 상기 제1 메탈라인 타변에 배치되는 제2 메탈라인; 및 상기 무패턴 영역 또는 상기 제2 메탈라인에 인접하여 배치되는 더미 메탈라인;을 포함하며, 상기 제2 메 탈라인을 통해 전송되는 제2 신호는 상기 제1 메탈라인을 통해 전송되는 제1 신호보다 캐패시턴스의 영향에 둔감함을 특징으로 한다. Another metal line layout method for achieving the object of the present invention, the first metal line having a predetermined length; A patternless region having a predetermined size disposed on one side of the first metal line; A second metal line disposed on the other side of the first metal line; And a dummy metal line disposed adjacent to the non-patterned area or the second metal line, wherein the second signal transmitted through the second metal line is a first signal transmitted through the first metal line. More insensitive to the influence of capacitance.

바람직하게는, 상기 무패턴 영역의 길이는 상기 제1 메탈라인의 길이보다 작지 않다. Preferably, the length of the patternless area is not smaller than the length of the first metal line.

상기 제1 신호는 AC 레벨 신호임이 바람직하다. Preferably, the first signal is an AC level signal.

상기 제2 신호는 DC 레벨 신호 또는 정상 동작에서 디스에이블되는 테스트 모드 신호임이 바람직하다. Preferably, the second signal is a DC level signal or a test mode signal that is disabled in normal operation.

상기 제1 메탈라인과 인접하는 상기 제2 메탈라인은 접지 전압 라인임이 바람직하다. Preferably, the second metal line adjacent to the first metal line is a ground voltage line.

상기 제1 메탈라인과 인접하는 상기 제2 메탈라인은 상기 제1 메탈라인의 길이를 포함하는 길이로 배치됨이 바람직하다. The second metal line adjacent to the first metal line may be disposed to have a length including the length of the first metal line.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

본 발명은 캐패시턴스에 민감한 크리티컬 신호를 전송하는 메탈라인과 더미 메탈라인 사이에 발생하는 캐패시턴스 증가를 방지하는 메탈라인 레이아웃 방법을 개시한다. The present invention discloses a metal line layout method for preventing an increase in capacitance occurring between a metal line transmitting a critical signal sensitive to a capacitance and a dummy metal line.

도 2를 참조하여 본 발명의 실시예에 따른 메탈라인 레이아웃을 살펴보면, 서로 다른 레벨의 파워를 전송하는 파워 메탈라인(10, 12)가 소정 간격 이격하여 평행하게 배치되고, 파워 메탈라인(10, 12) 사이에 제1 신호를 전송하는 제1 메탈라인(20)이 배치되며, 양변이 파워 메탈라인(12) 또는 제1 메탈라인(20)과 인접하여 제2 신호를 전송하는 제2 메탈라인(30)이 배치된다. 그리고, 제1 메탈라인(20) 과 인접하여 밀집도를 개선하기 위한 더미 메탈라인(40)이 배치된다. Looking at the metal line layout according to an embodiment of the present invention with reference to Figure 2, the power metal lines (10, 12) for transmitting different levels of power are arranged in parallel at a predetermined interval spaced, the power metal line (10, A first metal line 20 for transmitting the first signal is disposed between the second metal lines 12, and both sides of the second metal line for transmitting the second signal are adjacent to the power metal line 12 or the first metal line 20. 30 is disposed. The dummy metal line 40 is disposed adjacent to the first metal line 20 to improve the density.

여기서, 제1 메탈라인(20)을 통해 전달되는 제1 신호는 캐패시턴스의 영향에 비교적 둔감한 로직 하이(High) 또는 로직 로우(Low) 레벨의 신호들, 즉 DC 레벨 신호임이 바람직하다. Here, the first signal transmitted through the first metal line 20 is preferably a logic high or logic low level signal that is relatively insensitive to the influence of capacitance, that is, a DC level signal.

또한, 제1 메탈라인(20)을 통해 전달되는 제1 신호는 반도체 장치의 정상 동작시에는 사용되지 않는 테스트 모드 신호임이 바람직하다. In addition, the first signal transmitted through the first metal line 20 may be a test mode signal which is not used in the normal operation of the semiconductor device.

그리고, 제2 메탈라인(30)을 통해 전달되는 제2 신호는 캐패시턴스의 영향에 제1 신호보다 민감한 기준 전원 신호들, 즉 아날로그 레벨의 크리티컬 신호임이 바람직하다. In addition, the second signal transmitted through the second metal line 30 may be reference power signals that are more sensitive to the influence of capacitance than the first signal, that is, a critical signal of an analog level.

또한, 파워 메탈라인(10, 12)은 전원 전압 또는 그라운드 전압을 전달하는 배선이며, 제2 메탈라인(30)과 인접하는 파워 메탈라인(12)은 그라운드 전압을 전달하는 배선임이 바람직하다. In addition, the power metal lines 10 and 12 are wires for transmitting a power supply voltage or a ground voltage, and the power metal lines 12 adjacent to the second metal line 30 are wires for transmitting a ground voltage.

그리고, 제2 메탈라인(30)과 인접하여 배치되는 제1 메탈라인(20)은 제2 메탈라인(30)의 길이를 포함하도록 확장된다. 이때, 제1 메탈라인(20)의 길이는 제1 메탈라인(20)을 통해 전달되는 제1 신호의 지연이 발생하지 않는 범위내로 확장됨이 바람직하다. In addition, the first metal line 20 disposed adjacent to the second metal line 30 extends to include the length of the second metal line 30. In this case, the length of the first metal line 20 is preferably extended within a range in which a delay of the first signal transmitted through the first metal line 20 does not occur.

다시 말해, 제1 메탈라인(20)과 제2 메탈라인(30)의 일방향(도면상에 세로방향)의 길이가 서로 다른 경우, 제1 메탈라인(20)의 길이를 제2 메탈라인(30)을 포함하는 방향으로 확장하여 배치함으로써, 제2 메탈라인(30)과 더미 메탈라인(40)이 인접하여 발생되는 캐패시턴스를 방지한다. In other words, when the lengths of the first metal line 20 and the second metal line 30 in one direction (vertical direction on the drawing) are different from each other, the length of the first metal line 20 is determined by the second metal line 30. By expanding in a direction including), the capacitance generated by the second metal line 30 and the dummy metal line 40 are adjacent to each other is prevented.

한편, 제2 메탈라인(30)의 양변에 인접하여 파워 메탈라인(12) 또는 제1 메탈라인(20)이 배치되지 못하는 경우, 제2 메탈라인(30)과 인접하여 소정 크기의 무패턴 영역(B)을 배치한다. Meanwhile, when the power metal line 12 or the first metal line 20 is not disposed adjacent to both sides of the second metal line 30, the patternless area having a predetermined size adjacent to the second metal line 30. (B) is placed.

여기서, 무패턴 영역(B)은 패턴이 형성되지 않은 영역으로 정의되며, 그 폭은 최소한 제2 메탈라인(30)과 무패턴 영역(B)과 인접하여 배치되는 더미 메탈라인(40) 사이에 캐패시턴스가 형성되지 않은 정도의 폭으로 배치됨이 바람직하다. Here, the patternless area B is defined as an area where no pattern is formed, and the width thereof is at least between the second metal line 30 and the dummy metal line 40 disposed adjacent to the patternless area B. FIG. It is preferable to arrange the width to the extent that no capacitance is formed.

또한, 무패턴 영역(B)의 길이는 최소한 제2 메탈라인(30)의 길이를 포함하는 정도의 길이로 배치됨이 바람직하다. In addition, the length of the non-patterned area B is preferably arranged to a length that includes at least the length of the second metal line 30.

이처럼, 캐패시턴스의 영향에 민감한 크리티컬 신호인 제 2 신호를 전송하는 제2 메탈라인(30)의 양변에 캐패시턴스의 영향에 둔감한 신호인 제 1 신호를 전송하는 제1 메탈라인(20)과 접지 전압을 전송하는 파워 메탈라인(12) 또는 소정 크기의 무패턴 영역(B)을 배치함으로써, 더미 메탈라인(40)이 인접함으로 인해 발생하는 제 2 신호의 왜곡을 방지할 수 있다. As such, the first metal line 20 and the ground voltage which transmit the first signal, which is a signal insensitive to the influence of capacitance, on both sides of the second metal line 30, which transmits the second signal, which is a critical signal sensitive to the influence of capacitance. By disposing the power metal line 12 or the patternless area B having a predetermined size, the distortion of the second signal generated due to the proximity of the dummy metal line 40 may be prevented.

그 결과, 반도체 장치의 동작 마진이 확보되며, 동작 특성을 향상시킬 수 있다.As a result, the operating margin of the semiconductor device is secured and the operating characteristics can be improved.

따라서, 본 발명에 의하면 캐패시턴스에 민감한 크리티컬 신호를 전송하는 메탈라인과 더미 메탈라인 사이에 거리를 확보함으로써 이들 사이의 커플링 캐패시턴스를 감소하는 효과가 있다. Therefore, according to the present invention, the coupling capacitance is reduced by securing a distance between the metal line and the dummy metal line transmitting the critical signal sensitive to the capacitance.

또한, 본 발명에 의하면 크리티컬 신호를 전송하는 메탈라인과 더미 메탈라 인 사이의 캐패시턴스를 감소시킴으로써 크리티컬 신호의 왜곡을 방지하여 반도체 장치의 동작을 개선하는 효과가 있다. In addition, according to the present invention, by reducing the capacitance between the metal line and the dummy metal line for transmitting the critical signal, there is an effect of preventing the distortion of the critical signal to improve the operation of the semiconductor device.

Claims (13)

서로 이격되어 평행하게 배치되는 파워라인들;Power lines spaced apart from each other and arranged in parallel; 상기 파워라인들 사이에 평행하게 배치되는 적어도 하나 이상의 제1 메탈라인; At least one first metal line disposed in parallel between the power lines; 양변이 상기 파워라인 또는 상기 제1 메탈라인에 인접하여 배치되는 제2 메탈라인; 및A second metal line having both sides adjacent to the power line or the first metal line; And 상기 제1 메탈라인 사이에 배치되는 더미 메탈라인을 포함하며, A dummy metal line disposed between the first metal lines, 상기 제1 메탈라인을 통해 전송되는 제1 신호는 상기 제2 메탈라인을 통해 전송되는 제2 신호보다 인접한 더미 메탈라인과의 사이에서 커플링 캐패시턴스의 영향에 둔감함을 특징으로 하는 메탈라인 레이아웃 방법.And a first signal transmitted through the first metal line is insensitive to the influence of coupling capacitance between adjacent dummy metal lines than a second signal transmitted through the second metal line. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제 1 항에 있어서, The method of claim 1, 상기 제1 신호는 DC 레벨 신호임을 특징으로 하는 메탈라인 레이아웃 방법.And the first signal is a DC level signal. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 제 1 항에 있어서, The method of claim 1, 상기 제1 신호는 정상 동작에서 디스에이블되는 테스트 모드 신호임을 특징으로 하는 메탈라인 레이아웃 방법.And the first signal is a test mode signal that is disabled in normal operation. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 제 1 항에 있어서, The method of claim 1, 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제 1 항에 있어서, The method of claim 1, 상기 제2 메탈라인과 인접하는 상기 파워라인은 그라운드 전압을 인가하는 배선임을 특징으로 하는 메탈라인 레이아웃 방법.And the power line adjacent to the second metal line is a wiring for applying a ground voltage. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 제 1 항에 있어서, The method of claim 1, 상기 제2 메탈라인과 인접하는 상기 제1 메탈라인은 상기 제2 메탈라인의 길이를 포함하는 길이로 배치됨을 특징으로 하는 메탈라인 레이아웃 방법.And the first metal line adjacent to the second metal line has a length including a length of the second metal line. 소정 길이를 갖는 제1 메탈라인;A first metal line having a predetermined length; 상기 제1 메탈라인 일변에 배치되는 소정 크기의 무패턴 영역; A patternless region having a predetermined size disposed on one side of the first metal line; 상기 제1 메탈라인 타변에 배치되는 제2 메탈라인; 및A second metal line disposed on the other side of the first metal line; And 상기 무패턴 영역 또는 상기 제2 메탈라인에 인접하여 배치되는 더미 메탈라인을 포함하며, A dummy metal line disposed adjacent to the non-patterned area or the second metal line; 상기 제2 메탈라인을 통해 전송되는 제2 신호는 상기 제1 메탈라인을 통해 전송되는 제1 신호보다 인접한 상기 더미 메탈라인과의 사이에서 커플링 캐패시턴스의 영향에 둔감함을 특징으로 하는 메탈라인 레이아웃 방법.And a second signal transmitted through the second metal line is insensitive to the influence of coupling capacitance between the dummy metal line adjacent to the first signal transmitted through the first metal line. . 청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid. 제 7 항에 있어서, The method of claim 7, wherein 청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 was abandoned upon payment of a set-up fee. 제 7 항에 있어서, The method of claim 7, wherein 상기 제1 신호는 AC 레벨 신호임을 특징으로 하는 메탈라인 레이아웃 방법.And the first signal is an AC level signal. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 was abandoned upon payment of a setup registration fee. 제 7 항에 있어서, The method of claim 7, wherein 상기 제2 신호는 DC 레벨 신호임을 특징으로 하는 메탈라인 레이아웃 방법.And the second signal is a DC level signal. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.Claim 11 was abandoned upon payment of a setup registration fee. 제 7 항에 있어서, The method of claim 7, wherein 상기 제2 신호는 정상 동작에서 디스에이블되는 테스트 모드 신호임을 특징으로 하는 메탈라인 레이아웃 방법.And the second signal is a test mode signal that is disabled in normal operation. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.Claim 12 was abandoned upon payment of a registration fee. 제 7 항에 있어서, The method of claim 7, wherein 상기 제1 메탈라인과 인접하는 상기 제2 메탈라인은 접지 전압 라인임을 특징으로 하는 메탈라인 레이아웃 방법.And the second metal line adjacent to the first metal line is a ground voltage line. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.Claim 13 was abandoned upon payment of a registration fee. 제 7 항에 있어서, The method of claim 7, wherein 상기 제1 메탈라인과 인접하는 상기 제2 메탈라인은 상기 제1 메탈라인의 길이를 포함하는 길이로 배치됨을 특징으로 하는 메탈라인 레이아웃 방법.And the second metal line adjacent to the first metal line has a length including a length of the first metal line.
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