KR101046391B1 - Semiconductor package - Google Patents

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Abstract

반도체 패키지가 개시되어 있다. 본딩 패드를 노출하는 관통홀을 갖는 몸체 및 상기 관통홀 내에 상기 몸체와 분리되어 상기 본딩 패드 상에 배치된 제1 단부, 상기 제1 단부와 대향하며 상기 몸체로부터 돌출된 제2 단부를 갖는 기둥 부재를 갖는 반도체 칩 및 상기 기둥 부재의 제2 단부 및 상기 기둥 부재의 측면을 덮고 상기 본딩 패드와 전기적으로 접속되는 관통 전극을 포함한다.A semiconductor package is disclosed. A pillar member having a body having a through-hole exposing a bonding pad and a first end disposed on the bonding pad and separated from the body in the through-hole, the second end facing the first end and protruding from the body. And a through electrode covering the second end of the pillar member and the side surface of the pillar member and electrically connected to the bonding pad.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}Semiconductor Package {SEMICONDUCTOR PACKAGE}

본 발명은 반도체 패키지에 관한 것이다.The present invention relates to a semiconductor package.

최근 방대한 데이터를 저장 및 방대한 데이터를 단 시간 내 처리하는 것이 가능한 반도체 칩 및 반도체 칩을 포함하는 반도체 패키지가 개발되고 있다.Recently, semiconductor packages including semiconductor chips and semiconductor chips capable of storing massive data and processing massive data in a short time have been developed.

최근에는 적어도 2 개의 반도체 칩을 적층하여 데이터 저장 용량 및 데이터 처리 속도를 보다 향상시킨 적층 반도체 패키지가 개발되고 있다.Recently, at least two semiconductor chips are stacked to develop a stacked semiconductor package which further improves data storage capacity and data processing speed.

적층 반도체 패키지를 제조하기 위해서는 하부 반도체 칩 및 상부 반도체 칩을 연결하는 연결 부재를 필요로 한다. 종래 적층 반도체 패키지의 연결 부재로서는 도전성 와이어를 들 수 있다.In order to manufacture the multilayer semiconductor package, a connection member connecting the lower semiconductor chip and the upper semiconductor chip is required. A conductive wire is mentioned as a connection member of the conventional laminated semiconductor package.

그러나, 도전성 와이어를 이용하여 상하 반도체 칩들을 전기적으로 연결할 경우, 신호 전달 경로가 증가되어 반도체 칩으로부터 고속으로 데이터가 입출력되기 어려운 문제점을 갖는다.However, when the upper and lower semiconductor chips are electrically connected by using a conductive wire, a signal transmission path is increased, which makes it difficult to input and output data from the semiconductor chip at high speed.

최근에는 이와 같은 종래 적층 반도체 패키지의 문제점을 해결하기 위하여 반도체 칩을 관통하는 관통 전극을 이용하여 반도체 칩들을 전기적으로 연결하는 관통 전극이 개발되고 있다.Recently, in order to solve the problems of the conventional multilayer semiconductor package, a through electrode for electrically connecting the semiconductor chips using a through electrode penetrating the semiconductor chip has been developed.

관통 전극은 일반적으로 반도체 칩의 후면을 그라인딩 한 후 반도체 칩을 관통하는 관통홀을 형성한 후 관통홀 내에 형성되기 때문에 관통 전극의 길이는 일반적으로 반도체 칩의 두께보다 클 수 없다.Since the through electrode is generally formed in the through hole after grinding the back surface of the semiconductor chip and forming the through hole through the semiconductor chip, the length of the through electrode is generally not greater than the thickness of the semiconductor chip.

본 발명의 하나의 목적은 반도체 칩의 두께 보다 긴 길이를 갖는 관통 전극을 갖는 반도체 패키지를 제공한다.One object of the present invention is to provide a semiconductor package having a through electrode having a length longer than the thickness of the semiconductor chip.

본 발명에 따른 본딩 패드를 노출하는 관통홀을 갖는 몸체 및 상기 관통홀 내에 상기 몸체와 분리되어 상기 본딩 패드 상에 배치된 제1 단부, 상기 제1 단부와 대향하며 상기 몸체로부터 돌출된 제2 단부를 갖는 기둥 부재를 갖는 반도체 칩 및 상기 기둥 부재의 제2 단부 및 상기 기둥 부재의 측면을 덮고 상기 본딩 패드와 전기적으로 접속되는 관통 전극을 포함한다.A body having a through hole exposing a bonding pad according to the present invention and a first end disposed on the bonding pad and separated from the body in the through hole, a second end facing the first end and protruding from the body. A semiconductor chip having a pillar member having a pillar, and a through electrode covering a second end of the pillar member and a side surface of the pillar member and electrically connected to the bonding pad.

반도체 패키지는 상기 제2 단부 및 상기 제2 단부와 대응하는 상기 관통 전극 사이에 개재된 절연 부재를 더 포함한다.The semiconductor package further includes an insulating member interposed between the second end and the through electrode corresponding to the second end.

반도체 패키지의 상기 관통 전극은 파이프 형상을 갖는다.The through electrode of the semiconductor package has a pipe shape.

반도체 패키지의 관통 전극은 상기 관통 전극의 외측면으로부터 상기 반도체 칩의 표면을 따라 연장된 플랜지부를 포함한다.The through electrode of the semiconductor package includes a flange portion extending along the surface of the semiconductor chip from an outer surface of the through electrode.

반도체 패키지의 상기 관통 전극은 상기 본딩 패드로부터 성장되어 보이드가 제거된 도금 성장층을 포함한다.The through electrode of the semiconductor package includes a plating growth layer grown from the bonding pad to remove voids.

반도체 패키지의 상기 본딩 패드는 상기 반도체 칩의 중앙 및 에지에 각각 배치되며, 상기 중앙부에 배치된 제1 본딩 패드와 전기적으로 접속된 상기 관통 전극은 제1 길이를 갖고, 상기 에지에 각각 배치된 제2 본딩 패드와 전기적으로 접속 된 상기 관통 전극은 상기 제1 길이보다 긴 제2 길이를 갖는다.The bonding pads of the semiconductor package are disposed at the center and the edge of the semiconductor chip, respectively, and the through electrodes electrically connected to the first bonding pads disposed at the center have a first length, and are respectively disposed at the edges. The through electrode electrically connected to the two bonding pads has a second length longer than the first length.

반도체 패키지의 상기 기둥 부재는 상기 반도체 칩과 동일한 물질을 포함한다.The pillar member of the semiconductor package includes the same material as the semiconductor chip.

반도체 패키지의 상기 기둥 부재는 상기 반도체 칩과 다른 물질을 포함한다.The pillar member of the semiconductor package includes a material different from the semiconductor chip.

본 발명에 따르면, 반도체 칩의 몸체의 두께보다 긴 길이를 갖기 때문에 반도체 칩의 몸체로부터 돌출된 관통 전극을 쉽게 형성할 수 있는 장점을 갖는다.According to the present invention, since it has a length longer than the thickness of the body of the semiconductor chip has the advantage that it is easy to form a through electrode protruding from the body of the semiconductor chip.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.Hereinafter, a semiconductor package according to embodiments of the present invention will be described in detail with reference to the accompanying drawings, but the present invention is not limited to the following embodiments, and those skilled in the art will appreciate The present invention may be embodied in various other forms without departing from the spirit of the invention.

도 1은 본 발명의 일실시예에 따른 반도체 패키지를 도시한 단면도이다.1 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.

도 1을 참조하면, 반도체 패키지(100)는 반도체 칩(10) 및 관통 전극(20)을 포함한다.Referring to FIG. 1, the semiconductor package 100 includes a semiconductor chip 10 and a through electrode 20.

반도체 칩(10)은 몸체(5) 및 기둥 부재(7)를 포함한다.The semiconductor chip 10 includes a body 5 and a pillar member 7.

몸체(5)는 플레이트 형상을 갖는다. 본 실시예에서, 몸체(5)는, 예를 들어, 직육면체 플레이트 형상을 갖는다. 몸체(5)은 제1 면(1) 및 제1 면(1)과 대향하는 제2 면(2)을 갖는다. 한편, 몸체(5)는 데이터를 저장하는 데이터 저장부(미도시) 및 데이터를 처리하는 데이터 처리부를 포함하는 회로부(3)를 포함한다.The body 5 has a plate shape. In the present embodiment, the body 5 has, for example, a cuboid plate shape. The body 5 has a first face 1 and a second face 2 opposite the first face 1. Meanwhile, the body 5 includes a data storage unit (not shown) for storing data and a circuit unit 3 including a data processing unit for processing data.

몸체(5)의 제1 면(1) 상에는 복수개의 본딩 패드(4)들이 배치된다. 본딩 패드(4)들은 몸체(10)의 제1 면(1)의 상면 중앙부를 따라 배치될 수 있다. 이와 다르게, 본딩 패드(4)들은 몸체(10)의 제1 면(1)의 적어도 하나의 에지를 따라 배치될 수 있다. 본딩 패드(4)는, 평면상에서 보았을 때, 사각 형상을 가질 수 있다.A plurality of bonding pads 4 are arranged on the first face 1 of the body 5. The bonding pads 4 may be disposed along the upper center portion of the first surface 1 of the body 10. Alternatively, the bonding pads 4 may be disposed along at least one edge of the first face 1 of the body 10. The bonding pads 4 may have a square shape when viewed in a plan view.

몸체(5)는 관통홀(6)을 갖는다. 본 실시예에서, 관통홀(6)은 몸체(5)의 제2 면(2)으로부터 제1 면(1)을 향해 형성되며, 관통홀(6)은 본딩 패드(4)와 대응하는 위치에 형성된다. 즉, 본딩 패드(4)의 후면의 일부는 관통홀(6)에 의하여 노출된다.The body 5 has a through hole 6. In this embodiment, the through hole 6 is formed from the second surface 2 of the body 5 toward the first surface 1, and the through hole 6 is positioned at a position corresponding to the bonding pad 4. Is formed. That is, part of the back surface of the bonding pad 4 is exposed by the through hole 6.

기둥 부재(7)는 관통홀(4)의 내부에 배치되며, 기둥 부재(7)의 제1 단부는 본딩 패드(4) 상에 배치되고, 기둥 부재(7)의 상기 제1 단부와 대향하는 제2 단부는 몸체(5)의 제2 면(2)으로부터 지정된 높이로 돌출된다. 본 실시예에서, 기둥 부재(7)는 몸체(5)의 두께보다 긴 길이를 갖는다.The pillar member 7 is disposed inside the through hole 4, and the first end of the pillar member 7 is disposed on the bonding pad 4, and faces the first end of the pillar member 7. The second end protrudes from the second face 2 of the body 5 to a specified height. In the present embodiment, the pillar member 7 has a length longer than the thickness of the body 5.

기둥 부재(7)의 외측면 및 관통홀(4)에 의하여 형성된 몸체(5)의 내측면 사에에는 빈 공간이 형성된다.An empty space is formed between the outer surface of the pillar member 7 and the inner surface yarn of the body 5 formed by the through hole 4.

본 실시예에서, 기둥 부재(7)는, 예를 들어, 몸체(5)와 실질적으로 동일한 실리콘일 수 있다. 이와 다르게, 기둥 부재(7)는 몸체(5)와 다른 물질일 수 있다. 예를 들어, 기둥 부재(7)는 금속과 같은 도전체를 포함할 수 있다.In this embodiment, the pillar member 7 can be, for example, substantially the same silicone as the body 5. Alternatively, the pillar member 7 may be of a different material than the body 5. For example, the pillar member 7 may comprise a conductor such as a metal.

기둥 부재(7)의 제2 단부 상에는 절연 부재(8)가 배치될 수 있다. 본 실시예에서, 절연 부재(8)는, 포토레지스트 패턴, 유기막 패턴, 무기막 패턴 중 어느 하나일 수 있다.An insulating member 8 can be arranged on the second end of the pillar member 7. In the present embodiment, the insulating member 8 may be any one of a photoresist pattern, an organic film pattern, and an inorganic film pattern.

또한, 기둥 부재(7) 및 절연 물질의 표면에는 도금 공정에 의한 도금막이 형성될 수 있도록 금속 씨드막이 배치될 수 있다.In addition, a metal seed film may be disposed on the surface of the pillar member 7 and the insulating material so that a plating film may be formed by a plating process.

관통 전극(20)은 기둥 부재(7)의 표면에 형성되며, 관통 전극(20)은 관통홀(6) 내부를 채운다. 관통 전극(20)으로서 사용될 수 있는 물질의 예로서는 구리, 알루미늄, 금, 은 등을 들 수 있다.The through electrode 20 is formed on the surface of the pillar member 7, and the through electrode 20 fills the inside of the through hole 6. Examples of materials that can be used as the through electrode 20 include copper, aluminum, gold, silver, and the like.

관통 전극(20)은 기둥 부재(7)에 의하여 일측 단부가 막힌 파이프 형상을 가질 수 있다.The through electrode 20 may have a pipe shape in which one end thereof is blocked by the pillar member 7.

관통 전극(20)은, 예를 들어, 도금 공정에 의하여 형성될 수 있고, 도금 공정을 수행하는 도중 관통 전극(20)의 측면은 몸체(5)의 제2 면(2)을 따라 연장되어 플랜지부(22)가 형성된다.The through electrode 20 may be formed by, for example, a plating process, and the side surface of the through electrode 20 extends along the second surface 2 of the body 5 during the plating process. Branch 22 is formed.

본 실시예에서, 기둥 부재(7)에 의하여 관통 전극(20)의 높이는 몸체(5)의 두께 이상일 수 있으며, 몸체(5)의 제2 면(2)으로부터 돌출된 관통 전극(20)의 높이는 절연 부재(8)의 두께에 의하여 증가되거나 감소될 수 있다.In the present embodiment, the height of the through electrode 20 by the pillar member 7 may be greater than or equal to the thickness of the body 5, and the height of the through electrode 20 protruding from the second surface 2 of the body 5 may be It may be increased or decreased by the thickness of the insulating member 8.

도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다. 도 2에 도시된 반도체 패키지는 몸체의 위치에 따라 관통 전극의 높이가 서로 다른 것을 제외하면 앞서 도 1을 통해 설명한 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성에 대한 중복된 설명은 생략하기로 하며, 동일한 구성에 대해서는 동일한 명칭 및 동일한 부호를 부여하기로 한다.2 is a cross-sectional view illustrating a semiconductor package in accordance with another embodiment of the present invention. The semiconductor package illustrated in FIG. 2 has a configuration substantially the same as that of the semiconductor package described with reference to FIG. 1 except that the height of the through electrode is different according to the position of the body. Therefore, duplicate description of the same configuration will be omitted, and the same name and the same reference numerals will be given for the same configuration.

도 2를 참조하면, 반도체 패키지(100)는 반도체 칩(10) 및 관통 전극(20)을 포함한다.Referring to FIG. 2, the semiconductor package 100 includes a semiconductor chip 10 and a through electrode 20.

반도체 칩(10)은, 평면상에서 보았을 때 중앙 영역(CR) 및 중앙 영역(CR)의 외곽을 따라 배치된 주변 영역(PR)으로 구분되며, 반도체 칩(10)의 본딩 패드(4)는 중앙 영역(CR) 및 주변 영역(PR)에 각각 배치된다.The semiconductor chip 10 is divided into a center region CR and a peripheral region PR disposed along the periphery of the center region CR when viewed in plan view, and the bonding pads 4 of the semiconductor chip 10 have a center. It is disposed in the area CR and the peripheral area PR, respectively.

이하, 중앙 영역(CR)에 배치된 본딩 패드(4)를 제1 본딩 패드(4a)로서 정의하기로 하고, 주변 영역(PR)에 배치된 본딩 패드(4)를 제2 본딩 패드(4b)로서 정의하기로 한다.Hereinafter, the bonding pads 4 disposed in the central region CR will be defined as the first bonding pads 4a, and the bonding pads 4 disposed in the peripheral region PR will be defined as the second bonding pads 4b. It is defined as.

또한, 제1 본딩 패드(4a)와 전기적으로 접속된 관통 전극(20)을 제1 관통 전극(20a)으로서 정의하기로 하고, 제2 본딩 패드(4b)와 전기적으로 접속된 관통 전극(20)을 제2 관통 전극(20b)으로서 정의하기로 한다.In addition, the through electrode 20 electrically connected to the first bonding pad 4a is defined as the first through electrode 20a, and the through electrode 20 electrically connected to the second bonding pad 4b. Is defined as the second through electrode 20b.

몸체(5)의 제2 면(2)으로부터 측정된 제1 관통 전극(20a)은 제1 높이(H1)를 갖고, 몸체(5)의 제2 면(2)으로부터 측정된 제2 관통 전극(20b)은 제1 높이(H1) 보다 높은 제2 높이(H2)를 갖는다.The first through electrode 20a measured from the second face 2 of the body 5 has a first height H1 and the second through electrode measured from the second face 2 of the body 5 ( 20b) has a second height H2 higher than the first height H1.

이와 같이 서로 다른 높이를 갖는 관통 전극들을 갖는 반도체 칩은 휨이 발생되거나 단차가 형성된 다른 반도체 칩과 전기적/물리적으로 결합될 수 있다.As such, a semiconductor chip having through electrodes having different heights may be electrically / physically coupled with another semiconductor chip having warpage or a step formed therein.

도 3 내지 도 5들은 본 발명의 일실시예에 따른 반도체 패키지의 제조 방법을 도시한 단면도들이다.3 to 5 are cross-sectional views illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention.

도 3을 참조하면, 반도체 칩 제조 공정을 통해 데이터 저장부(미도시) 및/또는 데이터 처리부(미도시)를 갖는 회로부(3) 및 회로부(3)와 전기적으로 연결된 본딩 패드(3)를 갖는 몸체(5)를 갖는 반도체 칩(10)이 제조된다.Referring to FIG. 3, a circuit part 3 having a data storage part and / or a data processing part (not shown) and a bonding pad 3 electrically connected to the circuit part 3 are provided through a semiconductor chip manufacturing process. A semiconductor chip 10 having a body 5 is manufactured.

반도체 칩(10)이 제조된 후, 몸체(5)의 제2 면(2)으로부터 제1 면(1)을 향해 관통홀(6)이 형성된다.After the semiconductor chip 10 is manufactured, a through hole 6 is formed from the second surface 2 of the body 5 toward the first surface 1.

본 실시예에서, 관통홀(6)은 도넛 형태로 몸체(5)에 형성되고, 관통홀(6)을 형성하는 도중 관통홀(6)의 내부에는 기둥 부재(7)가 형성된다. 본 실시예에서, 기둥 부재(7)는 반도체 칩(10)의 몸체(5)와 실질적으로 유사한 물질을 포함한다. 또한, 관통홀(6)은 몸체(5)의 본딩 패드(4)와 대응하는 위치에 형성된다.In the present embodiment, the through hole 6 is formed in the body 5 in the form of a donut, and the pillar member 7 is formed inside the through hole 6 during the formation of the through hole 6. In this embodiment, the pillar member 7 comprises a material substantially similar to the body 5 of the semiconductor chip 10. In addition, the through hole 6 is formed at a position corresponding to the bonding pad 4 of the body 5.

본 실시예에서, 기둥 부재(7)는 관통홀(6)을 형성된 후 관통홀(6)로부터 노출된 본딩 패드(4)에 부착되어도 무방하다. 이 경우, 기둥 부재(7)는 금속을 포함할 수 있다.In the present embodiment, the pillar member 7 may be attached to the bonding pad 4 exposed from the through hole 6 after the through hole 6 is formed. In this case, the pillar member 7 may include a metal.

본 실시예에서, 본딩 패드(4)와 접속된 기둥 부재(7)의 제1 단부와 대향하는 제2 단부는 몸체(5)의 제2 면(2)과 동일 평면상에 배치되고, 기둥 부재(7)의 제2 단부 상에는 절연 부재(8)가 형성된다. 절연 부재(8)로서는 포토레지스트 패턴, 유기막 및 무기막 중 어느 하나가 사용될 수 있다. 절연 부재(8)의 두께에 따라서 후술될 관통 전극중 몸체(5)의 제2 면(2)으로부터 돌출된 높이가 조절된다.In this embodiment, the second end facing the first end of the pillar member 7 connected with the bonding pad 4 is disposed on the same plane as the second face 2 of the body 5, and the pillar member An insulating member 8 is formed on the second end of (7). As the insulating member 8, any one of a photoresist pattern, an organic film and an inorganic film can be used. The height protruding from the second surface 2 of the body 5 of the through electrodes to be described later is adjusted according to the thickness of the insulating member 8.

도 4를 참조하면, 기둥 부재(7)의 제2 단부 상에 절연 부재(8)가 형성된 후, 반도체 칩(10)의 몸체(5)의 제2 면(2)은 식각 공정에 의하여 식각되고, 이로 인해 몸체(5)의 두께는 감소된다. 그러나, 기둥 부재(7)는 절연 부재(8)에 의하여 식각되지 않게 되며, 이로 인해 기둥 부재(7)는 몸체(5)의 두께보다 긴 길이를 갖게된다. 따라서, 기둥 부재(7)의 제2 단부는 몸체(5)의 제2 면(2)으로부터 돌출된다.Referring to FIG. 4, after the insulating member 8 is formed on the second end of the pillar member 7, the second surface 2 of the body 5 of the semiconductor chip 10 is etched by an etching process. As a result, the thickness of the body 5 is reduced. However, the pillar member 7 is not etched by the insulating member 8, which causes the pillar member 7 to have a length longer than the thickness of the body 5. Thus, the second end of the pillar member 7 protrudes from the second face 2 of the body 5.

이어서, 도시되지는 않았지만, 두께가 감소된 반도체 칩(10)의 몸체(5)의 제2 면(2) 상에는 얇은 두께를 갖는 금속 씨드막(미도시)이 형성될 수 있다. 금속 씨 드막은, 예를 들어, 스퍼터링 공정과 같은 물리적 기상 증착(PVD) 공정 또는 화학적 기상 증착(CVD) 공정에 의하여 형성될 수 있다.Subsequently, although not shown, a metal seed film (not shown) having a thin thickness may be formed on the second surface 2 of the body 5 of the semiconductor chip 10 having a reduced thickness. The metal seed film may be formed by, for example, a physical vapor deposition (PVD) process or a chemical vapor deposition (CVD) process such as a sputtering process.

금속 씨드막이 몸체(5)에 형성된 후, 몸체(5)의 제2 면(2) 상에는 관통홀(6)을 노출하는 포토레지스트 패턴이 형성되고, 포토레지스트 패턴을 마스크로서 이용하여 도금 공정이 진행되고, 이로 인해 기둥 부재(7)를 감싸는 관통 전극(20)이 형성된다. 관통 전극(20)의 단부는 몸체(5)의 제2 면(2)으로부터 기둥 부재(7)의 돌출 길이에 대응하여 돌출된다.After the metal seed film is formed on the body 5, a photoresist pattern exposing the through holes 6 is formed on the second surface 2 of the body 5, and the plating process is performed using the photoresist pattern as a mask. As a result, the through electrode 20 surrounding the pillar member 7 is formed. The end of the through electrode 20 protrudes from the second face 2 of the body 5 corresponding to the protruding length of the pillar member 7.

이어서, 포토레지스트 패턴 및 잔류 금속 씨드막이 몸체(5)로부터 제거된다.The photoresist pattern and residual metal seed film are then removed from the body 5.

이와 다르게, 금속 씨드막 및 포토레지스트 패턴을 형성하지 않고, 관통홀(6) 내에 배치된 본딩 패드(4)로부터 도금 공정에 의한 도금 성장층을 형성하여 보이드 없이 관통 전극(20)을 형성하여도 무방하다.Alternatively, without forming the metal seed film and the photoresist pattern, the plating growth layer formed by the plating process is formed from the bonding pads 4 disposed in the through holes 6 to form the through electrodes 20 without voids. It's okay.

이상에서 상세하게 설명한 바에 의하면, 반도체 칩의 몸체의 두께보다 긴 길이를 갖기 때문에 반도체 칩의 몸체로부터 돌출된 관통 전극을 쉽게 형성할 수 있는 장점을 갖는다.As described in detail above, since the semiconductor chip has a length longer than the thickness of the body of the semiconductor chip, the through electrode protruding from the body of the semiconductor chip can be easily formed.

앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.In the detailed description of the present invention described above with reference to the embodiments of the present invention, those skilled in the art or those skilled in the art having ordinary knowledge in the scope of the present invention described in the claims and It will be appreciated that various modifications and variations can be made in the present invention without departing from the scope of the art.

도 1은 본 발명의 일실시예에 따른 반도체 패키지를 도시한 단면도이다.1 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.

도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.2 is a cross-sectional view illustrating a semiconductor package in accordance with another embodiment of the present invention.

도 3 내지 도 5들은 본 발명의 일실시예에 따른 반도체 패키지의 제조 방법을 도시한 단면도들이다.3 to 5 are cross-sectional views illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention.

Claims (8)

본딩 패드를 노출하는 관통홀을 갖는 몸체 및 상기 관통홀 내에 상기 몸체와 분리되어 상기 본딩 패드 상에 배치된 제1 단부, 상기 제1 단부와 대향하며 상기 몸체로부터 돌출된 제2 단부를 갖는 기둥 부재를 갖는 반도체 칩; 및A pillar member having a body having a through-hole exposing a bonding pad and a first end disposed on the bonding pad and separated from the body in the through-hole, the second end facing the first end and protruding from the body. A semiconductor chip having a; And 상기 기둥 부재의 제2 단부 및 상기 기둥 부재의 측면을 덮고 상기 본딩 패드와 전기적으로 접속되는 관통 전극을 포함하는 반도체 패키지.And a through electrode covering the second end of the pillar member and the side surface of the pillar member and electrically connected to the bonding pad. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제1항에 있어서,The method of claim 1, 상기 제2 단부 및 상기 제2 단부와 대응하는 상기 관통 전극 사이에 개재된 절연 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.And an insulating member interposed between the second end portion and the through electrode corresponding to the second end portion. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 제1항에 있어서,The method of claim 1, 상기 관통 전극은 파이프 형상을 갖는 것을 특징으로 하는 반도체 패키지.And the through electrode has a pipe shape. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 제1항에 있어서,The method of claim 1, 상기 관통 전극은 상기 관통 전극의 외측면으로부터 상기 반도체 칩의 표면을 따라 연장된 플랜지부를 포함하는 것을 특징으로 하는 반도체 패키지.The through electrode may include a flange portion extending along the surface of the semiconductor chip from an outer surface of the through electrode. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제1항에 있어서,The method of claim 1, 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 제1항에 있어서,The method of claim 1, 상기 본딩 패드는 상기 반도체 칩의 중앙 및 에지에 각각 배치되며, 상기 중앙에 배치된 제1 본딩 패드와 전기적으로 접속된 상기 관통 전극은 제1 길이를 갖고, 상기 에지에 각각 배치된 제2 본딩 패드와 전기적으로 접속된 상기 관통 전극은 상기 제1 길이보다 긴 제2 길이를 갖는 것을 특징으로 하는 반도체 패키지.The bonding pads are disposed at centers and edges of the semiconductor chip, respectively, and the through electrodes electrically connected to the first bonding pads disposed at the centers have a first length, and second bonding pads disposed at the edges, respectively. And the through electrode electrically connected with the second electrode has a second length longer than the first length. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee. 제1항에 있어서,The method of claim 1, 상기 기둥 부재는 상기 반도체 칩과 동일한 물질을 포함하는 것을 특징으로 하는 반도체 패키지.The pillar member includes the same material as that of the semiconductor chip. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid. 제1항에 있어서,The method of claim 1, 상기 기둥 부재는 상기 반도체 칩과 다른 물질을 포함하는 것을 특징으로 하는 반도체 패키지.The pillar member includes a material different from that of the semiconductor chip.
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Citations (3)

* Cited by examiner, † Cited by third party
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KR100475619B1 (en) * 2000-02-28 2005-03-15 히다치 가세고교 가부시끼가이샤 Wiring board, semiconductor device, and method of manufacturing wiring board
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Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100256307B1 (en) * 1997-12-27 2000-05-15 김영환 Stack chip package
KR100475619B1 (en) * 2000-02-28 2005-03-15 히다치 가세고교 가부시끼가이샤 Wiring board, semiconductor device, and method of manufacturing wiring board
KR20080079086A (en) * 2007-02-26 2008-08-29 삼성테크윈 주식회사 Image sensor module and camera module comprising the same and manufacturing method for the same

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