KR101046390B1 - Semiconductor package and manufacturing method thereof - Google Patents

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Abstract

반도체 패키지 및 이의 제조 방법이 개시되어 있다. 반도체 패키지는 바닥판 및 상기 바닥판의 가장자리에 형성된 측벽에 의하여 수납부가 형성된 제1 기판, 상기 수납부 내에 배치되며 상기 기판과 전기적으로 연결된 반도체 칩, 상기 측벽의 내측면 및 상기 내측면과 연결된 상기 측벽의 상면 일부를 폐루프 형상으로 덮는 제1 밀봉 부재, 상기 제1 밀봉 부재 상에 폐루프 형상으로 배치된 제2 밀봉 부재, 상기 제1 밀봉 부재 바깥쪽 상기 측벽의 상면 상에 폐루프 형태로 배치된 제3 밀봉 부재를 포함하는 밀봉 부재 및 상기 제1 기판과 마주하며 상기 제2 및 제3 밀봉 부재들과 접촉되어 상기 수납부를 밀봉하는 제2 기판을 포함한다.A semiconductor package and a method of manufacturing the same are disclosed. The semiconductor package may include a first substrate having an accommodating portion formed by a bottom plate and sidewalls formed at an edge of the bottom plate, a semiconductor chip disposed in the accommodating portion and electrically connected to the substrate, the inner side surface of the sidewall, and the inner side surface connected to the inner side surface. A first sealing member covering a portion of an upper surface of the side wall in a closed loop shape, a second sealing member disposed in a closed loop shape on the first sealing member, and a closed loop on an upper surface of the side wall outside the first sealing member. A sealing member including a third sealing member disposed thereon and a second substrate facing the first substrate and in contact with the second and third sealing members to seal the receiving portion.

Description

반도체 패키지 및 이의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THEREOF}Semiconductor package and manufacturing method therefor {SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THEREOF}

본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것이다.The present invention relates to a semiconductor package and a method of manufacturing the same.

최근 들어, 방대한 데이터를 저장 및 방대한 데이터를 단 시간 내 처리하는 것이 가능한 반도체 칩 및 반도체 칩을 포함하는 반도체 패키지가 개발되고 있다.Recently, semiconductor packages including semiconductor chips and semiconductor chips capable of storing massive data and processing massive data in a short time have been developed.

일반적으로 반도체 패키지의 반도체 칩은 에폭시 몰딩 컴파운드(EMC)에 의한 몰딩 공정에 의하여 몰딩되고 이로 인해 반도체 칩은 외부로부터 인가된 충격 및 진동으로부터 보호된다.In general, the semiconductor chip of the semiconductor package is molded by a molding process by an epoxy molding compound (EMC), thereby protecting the semiconductor chip from the impact and vibration applied from the outside.

그러나, 종래 에폭시 몰딩 컴파운드 등을 이용하여 반도체 칩을 몰딩하는 공정은 비교적 고온 환경에서 진행되어 온도에 민감한 반도체 칩의 경우 몰딩 공정 중 파손이 발생될 수 있을 뿐만 아니라 반도체 칩을 패키징하기 위해 많은 제조 공정수 및 많은 제조 시간이 소요되는 문제점을 갖는다.However, a process of molding a semiconductor chip using an epoxy molding compound, etc., is performed in a relatively high temperature environment, and thus, in the case of a temperature sensitive semiconductor chip, breakage may occur during the molding process, and a number of manufacturing processes may be used to package a semiconductor chip. There is a problem that takes a lot of time and a lot of manufacturing time.

본 발명의 하나의 목적은 저온 환경에서 패키징이 가능할 뿐만 아니라 반도체 칩을 패키징하기 위한 제조 공정수 및 제조 시간을 감소시킨 반도체 패키지를 제공한다.One object of the present invention is to provide a semiconductor package capable of packaging in a low temperature environment as well as reducing the number of manufacturing processes and manufacturing time for packaging a semiconductor chip.

본 발명의 다른 목적은 상기 반도체 패키지의 제조 방법을 제공한다.Another object of the present invention is to provide a method of manufacturing the semiconductor package.

본 발명에 따른 반도체 패키지는 바닥판 및 상기 바닥판의 가장자리에 형성된 측벽에 의하여 수납부가 형성된 제1 기판, 상기 수납부 내에 배치되며 상기 기판과 전기적으로 연결된 반도체 칩, 상기 측벽의 내측면 및 상기 내측면과 연결된 상기 측벽의 상면 일부를 폐루프 형상으로 덮는 제1 밀봉 부재, 상기 제1 밀봉 부재 상에 폐루프 형상으로 배치된 제2 밀봉 부재, 상기 제1 밀봉 부재 바깥쪽 상기 측벽의 상면 상에 폐루프 형태로 배치된 제3 밀봉 부재를 포함하는 밀봉 부재 및 상기 제1 기판과 마주하며 상기 제2 및 제3 밀봉 부재들과 접촉되어 상기 수납부를 밀봉하는 제2 기판을 포함한다.The semiconductor package according to the present invention includes a first substrate having an accommodating portion formed by a bottom plate and sidewalls formed at an edge of the bottom plate, a semiconductor chip disposed in the accommodating portion and electrically connected to the substrate, an inner side surface of the sidewall, and the inner substrate. A first sealing member covering a portion of an upper surface of the side wall connected to a side in a closed loop shape, a second sealing member disposed in a closed loop shape on the first sealing member, and on a top surface of the side wall outside the first sealing member. A sealing member including a third sealing member disposed in a closed loop shape and a second substrate facing the first substrate and in contact with the second and third sealing members to seal the accommodating part.

반도체 패키지의 상기 바닥판은 플레이트 형상을 갖고, 상기 측벽은 상기 바닥판의 가장자리를 따라 폐루프 형태로 배치된다.The bottom plate of the semiconductor package has a plate shape, and the side wall is disposed in a closed loop shape along an edge of the bottom plate.

반도체 패키지의 상기 제1 밀봉 부재는 구리 및 니켈 중 하나를 포함하고, 상기 제2 밀봉 부재는 솔더를 포함한다.The first sealing member of the semiconductor package includes one of copper and nickel, and the second sealing member includes solder.

반도체 패키지의 상기 제2 기판은 상기 제2 밀봉 부재와 대응하는 부분에 배 치되어 상기 제2 밀봉 부재와 부착되는 추가 밀봉 부재를 포함한다.The second substrate of the semiconductor package includes an additional sealing member disposed at a portion corresponding to the second sealing member and attached to the second sealing member.

반도체 패키지의 상기 제2 기판은 더미 웨이퍼를 포함한다.The second substrate of the semiconductor package includes a dummy wafer.

반도체 패키지는 상기 제2 기판 상에 배치된 폴리머막을 더 포함한다.The semiconductor package further includes a polymer film disposed on the second substrate.

반도체 패키지의 상기 제1 및 제2 기판들에 의하여 밀봉된 상기 수납부 내에는 대기압보다 낮은 압력이 형성된다.A pressure lower than atmospheric pressure is formed in the accommodating portion sealed by the first and second substrates of the semiconductor package.

본 발명에 따른 반도체 패키지의 제조 방법은 바닥판 및 상기 바닥판의 가장자리에 형성된 측벽에 의하여 수납부가 형성된 제1 기판을 형성하는 단계, 상기 수납부 내에 상기 기판과 전기적으로 연결된 반도체 칩을 배치하는 단계, 상기 측벽의 내측면 및 상기 내측면과 연결된 상기 측벽의 상면 일부를 덮는 제1 밀봉 부재를 형성하는 단계, 상기 제1 밀봉 부재 상에 제1 개구를 갖는 제2 밀봉 부재를 형성하는 단계, 상기 제1 밀봉 부재 바깥쪽 상기 측벽의 상면 상에 제2 개구를 갖는 제3 밀봉 부재를 형성하는 단계, 상기 제2 및 제3 밀봉 부재들 상에 제2 기판을 배치하는 단계 및 대기압보다 낮은 압력하에서 상기 제1 및 제2 개구들을 막아 상기 수납부를 밀봉하는 단계를 포함한다.A method of manufacturing a semiconductor package according to the present invention includes forming a bottom plate and a first substrate having an accommodating portion formed by sidewalls formed at edges of the bottom plate, and disposing a semiconductor chip electrically connected to the substrate in the accommodating portion. Forming a first sealing member covering an inner side surface of the side wall and a portion of an upper surface of the side wall connected to the inner side surface; forming a second sealing member having a first opening on the first sealing member; Forming a third sealing member having a second opening on the top surface of the sidewall outside the first sealing member, placing a second substrate on the second and third sealing members, and under pressure below atmospheric pressure Closing the first and second openings to seal the housing.

상기 제1 기판을 형성하는 단계는 상기 바닥판 상에 폴리머막을 형성하는 단계 및 상기 폴리머막을 패터닝하여 상기 바닥판의 가장자리를 따라 폐루프 형상으로 형성된 상기 측벽을 형성하는 단계를 포함한다.The forming of the first substrate includes forming a polymer film on the bottom plate and patterning the polymer film to form the sidewalls formed in a closed loop shape along an edge of the bottom plate.

상기 제1 밀봉 부재는 구리 및 니켈 중 어느 하나로 형성되고, 상기 제2 밀봉 부재는 솔더를 포함한다.The first sealing member is formed of any one of copper and nickel, and the second sealing member includes solder.

상기 제2 및 제3 밀봉 부재들 상에 상기 제2 기판을 배치하는 단계 이후, 상 기 제2 기판의 상면에 폴리머막을 형성하는 단계를 더 포함한다.After the disposing of the second substrate on the second and third sealing members, the method may further include forming a polymer film on the upper surface of the second substrate.

본 발명에 따르면, 비교적 저온에서 패키징 공정을 수행할 수 있을 뿐만 아니라 패키징에 소요되는 공정수 및 공정 소요 시간을 크게 감소시킬 수 있는 효과를 갖는다.According to the present invention, not only can the packaging process be performed at a relatively low temperature, but also the effect of greatly reducing the number of processes and the time required for packaging can be achieved.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지 및 이의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. Hereinafter, a semiconductor package and a method of manufacturing the same according to embodiments of the present invention will be described in detail with reference to the accompanying drawings, but the present invention is not limited to the following embodiments, and the general knowledge in the art. Those skilled in the art can implement the present invention in various other forms without departing from the technical spirit of the present invention.

도 1은 본 발명의 일실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 2는 도 1의 I-I' 선을 따라 절단한 단면도이다. 도 3은 도 1에 도시된 반도체 패키지의 단면 사시도이다.1 is a plan view illustrating a semiconductor package according to an embodiment of the present invention. FIG. 2 is a cross-sectional view taken along the line II ′ of FIG. 1. 3 is a cross-sectional perspective view of the semiconductor package illustrated in FIG. 1.

도 1 내지 도 3들을 참조하면, 반도체 패키지(100)는 제1 기판(10), 반도체 칩(20), 밀봉 부재(60) 및 제2 기판(70)을 포함한다.1 to 3, the semiconductor package 100 includes a first substrate 10, a semiconductor chip 20, a sealing member 60, and a second substrate 70.

제1 기판(10)은 바닥판(12) 및 측벽(14)을 포함한다. 제1 기판(10)은 바닥판(12) 및 측벽(14)에 의하여 형성된 리세스 형상의 수납부(16)를 갖는다. 수납부(16)에는 후술될 반도체 칩(20)이 배치된다.The first substrate 10 includes a bottom plate 12 and sidewalls 14. The first substrate 10 has a recessed accommodating portion 16 formed by the bottom plate 12 and the side wall 14. The semiconductor chip 20 to be described later is disposed in the accommodating part 16.

본 실시예에서, 바닥판(12)은 얇은 두께를 갖고 상면에 접속 패드(미도시)들이 형성된 직육면체 플레이트 형상을 가질 수 있다. 본 실시예에서, 바닥판(12)은, 예를 들어, 인쇄회로기판일 수 있다.In the present embodiment, the bottom plate 12 may have a thin thickness and have a rectangular parallelepiped shape in which connection pads (not shown) are formed on an upper surface thereof. In the present embodiment, the bottom plate 12 may be, for example, a printed circuit board.

측벽(14)은 바닥판(12)의 상면 가장자리를 따라 배치되고, 평면상에서 보았을 때, 내부에 사각형 형상의 개구를 갖는 사각 프레임 형상을 갖는다. 본 실시예에서, 측벽(14)은, 예를 들어, 폴리머를 포함할 수 있다. 비록 본 실시예에서는 바닥판(12) 상에 측벽(14)이 배치된 실시예가 도시 및 설명되었지만, 이와 다르게, 바닥판(12)과 측벽(14)은 일체로 형성되어도 무방하다.The side wall 14 is disposed along the top edge of the bottom plate 12 and has a rectangular frame shape with an opening in a rectangular shape when viewed in a plane. In this embodiment, the sidewall 14 may comprise a polymer, for example. Although the embodiment in which the side wall 14 is disposed on the bottom plate 12 is shown and described in this embodiment, the bottom plate 12 and the side wall 14 may be formed integrally.

반도체 칩(20)은 데이터를 저장하는 데이터 저장부(미도시) 및/또는 데이터를 처리하는 데이터 처리부(미도시)를 갖는 회로부를 포함하고, 반도체 칩(20)은 회로부와 전기적으로 연결된 본딩 패드(미도시)들을 포함할 수 있다. 반도체 칩(20)은 본딩 패드가 상부를 항하는 페이스-업 방식 또는 본딩 패드가 제1 기판(10)과 마주하는 페이스-다운 방식으로 제1 기판(10)의 수납부(16) 내에 배치된다.The semiconductor chip 20 includes a circuit unit having a data storage unit (not shown) for storing data and / or a data processing unit (not shown) for processing data, and the semiconductor chip 20 is a bonding pad electrically connected to the circuit unit. (Not shown). The semiconductor chip 20 is disposed in the accommodating portion 16 of the first substrate 10 in a face-up manner in which a bonding pad faces the top or in a face-down manner in which the bonding pad faces the first substrate 10. .

반도체 칩(20)이 페이스-업 방식으로 제1 기판(10)의 수납부(16) 내에 배치될 경우, 각 본딩 패드 및 제1 기판(10)의 접속 패드는, 예를 들어, 도전성 와이어에 의하여 전기적으로 연결된다. 이와 다르게, 반도체 칩(20)이 페이스-다운 방식으로 제1 기판(10)의 수납부(16) 내에 배치될 경우, 각 본딩 패드 및 제1 기판(10)의 접속 패드는 범프(미도시)에 의하여 전기적으로 연결될 수 있다.When the semiconductor chip 20 is disposed in the accommodating portion 16 of the first substrate 10 in a face-up manner, each bonding pad and the connection pad of the first substrate 10 may be, for example, connected to a conductive wire. Are electrically connected. Alternatively, when the semiconductor chip 20 is disposed in the accommodating portion 16 of the first substrate 10 in a face-down manner, each bonding pad and the connection pad of the first substrate 10 are bumps (not shown). It can be electrically connected by.

본 실시예에서는, 예를 들어, 제1 기판(10)의 수납부(16) 내에 반도체 칩(20)이 배치되는 것이 도시 및 설명되고 있지만, 수납부(16)에는 반도체 칩(20) 대신 다양한 능동 전기 소자 또는 수동 전기 소자가 배치되어도 무방하다.In the present exemplary embodiment, for example, the semiconductor chip 20 is disposed and disposed in the accommodating portion 16 of the first substrate 10. However, the accommodating portion 16 may be replaced with the semiconductor chip 20. Active or passive electrical elements may be arranged.

밀봉 부재(60)는 제1 밀봉 부재(30), 제2 밀봉 부재(40) 및 제3 밀봉 부재(50)를 포함한다.The sealing member 60 includes a first sealing member 30, a second sealing member 40, and a third sealing member 50.

제1 밀봉 부재(30)는, 바닥판(12) 상에 배치된 측벽(14)의 내측면(14a)으로부터 내측면(14a)과 연결된 측벽(14)의 상면(14b)으로 연장된다. 본 실시예에서, 제1 밀봉 부재(30)는 얇은 두께를 갖고 제1 용융점을 갖는 금속을 포함할 수 있다. 예를 들어, 제1 밀봉 부재(30)는 구리 또는 니켈을 포함할 수 있다. 제1 밀봉 부재(30)는 측벽(14)의 내측면(14a) 및 내측면(14a)과 연결된 측벽(14)의 상면(14b) 일부를 폐루프 형상으로 덮도록 형성된다. The first sealing member 30 extends from the inner surface 14a of the side wall 14 disposed on the bottom plate 12 to the upper surface 14b of the side wall 14 connected to the inner surface 14a. In the present embodiment, the first sealing member 30 may include a metal having a thin thickness and having a first melting point. For example, the first sealing member 30 may include copper or nickel. The first sealing member 30 is formed to cover the inner surface 14a of the side wall 14 and a part of the upper surface 14b of the side wall 14 connected to the inner surface 14a in a closed loop shape.

제2 밀봉 부재(40)는 제1 밀봉 부재(30) 중 측벽(14)의 상면(14b)과 대응하는 부분에 배치된다. 제2 밀봉 부재(40)는 제1 용융점보다 낮은 금속을 포함할 수 있다. 예를 들어, 제2 밀봉 부재(40)는 솔더를 포함할 수 있다. 제2 밀봉 부재(40)는 제1 밀봉 부재(30)를 따라 폐루프 형태로 배치된다.The second sealing member 40 is disposed at a portion of the first sealing member 30 that corresponds to the top surface 14b of the side wall 14. The second sealing member 40 may include a metal lower than the first melting point. For example, the second sealing member 40 may include solder. The second sealing member 40 is disposed in the form of a closed loop along the first sealing member 30.

제3 밀봉 부재(50)는 측벽(14)의 상면(14b) 상에 배치된다. 제3 밀봉 부재(50)는 측벽(14)의 상면(14b)상에 폐루프 형태로 배치되며, 제3 밀봉 부재(50)는 제1 밀봉 부재(30)의 바깥쪽에 배치된다. 본 실시예에서, 제3 밀봉 부재(50)는, 예를 들어, 폴리머를 포함할 수 있다. 본 실시예에서, 제3 밀봉 부재(50)는 측벽(14)의 상면(14b)에 직접 배치될 수 있다.The third sealing member 50 is disposed on the upper surface 14b of the side wall 14. The third sealing member 50 is disposed in the form of a closed loop on the upper surface 14b of the side wall 14, and the third sealing member 50 is disposed outside the first sealing member 30. In the present embodiment, the third sealing member 50 may include, for example, a polymer. In this embodiment, the third sealing member 50 may be disposed directly on the top surface 14b of the side wall 14.

본 실시예에서, 제1 및 제2 밀봉 부재(30,40)들은 서로 다른 금속으로 이루어지고, 제3 밀봉 부재(50)는 폴리머를 포함하고, 제1 및 제2 밀봉 부재(30,40)들 및 제3 밀봉 부재(50)들은 제2 기판(70)과 결합되어 이중으로 수납부(16)를 밀봉하 여 밀봉 특성을 보다 향상시킨다.In the present embodiment, the first and second sealing members 30 and 40 are made of different metals, the third sealing member 50 comprises a polymer, and the first and second sealing members 30 and 40. And the third sealing members 50 are combined with the second substrate 70 to double seal the accommodating portion 16 to further improve sealing characteristics.

제2 기판(70)은 제1 기판(10)과 마주하며, 제2 기판(70)은 제2 밀봉 부재(30) 및 제3 밀봉 부재(50)와 접촉된다. 본 실시예에서, 제2 기판(70)은, 예를 들어, 더미 웨이퍼일 수 있다. 이와 다르게, 제2 기판(70)은, 투명한 유리 기판 또는 투명한 석영 기판 등을 포함할 수 있다.The second substrate 70 faces the first substrate 10, and the second substrate 70 is in contact with the second sealing member 30 and the third sealing member 50. In the present embodiment, the second substrate 70 may be, for example, a dummy wafer. Alternatively, the second substrate 70 may include a transparent glass substrate or a transparent quartz substrate.

한편, 제1 기판(10)과 마주하는 제2 기판(70)의 하면에는 추가 밀봉 부재(72)가 배치된다. 추가 밀봉 부재(72)는 제2 밀봉 부재(40)와 대응하는 위치에 배치되며, 추가 밀봉 부재(72)는 제2 밀봉 부재(40)와 동일한 형상을 갖는다. 추가 밀봉 부재(72)는 제1 밀봉 부재(30)와 실질적으로 동일한 물질을 포함할 수 있다.On the other hand, an additional sealing member 72 is disposed on the lower surface of the second substrate 70 facing the first substrate 10. The additional sealing member 72 is disposed at a position corresponding to the second sealing member 40, and the additional sealing member 72 has the same shape as the second sealing member 40. The additional sealing member 72 may comprise substantially the same material as the first sealing member 30.

제2 기판(70)의 하면과 대향하는 상면에는 얇은 두께를 갖는 폴리머막(74)이 배치될 수 있다. 폴리머막(74)은 투명한 물질 또는 불투명한 물질을 포함할 수 있다.A polymer film 74 having a thin thickness may be disposed on an upper surface of the second substrate 70 that faces the lower surface of the second substrate 70. The polymer film 74 may include a transparent material or an opaque material.

본 실시예에서, 제1 기판(10), 밀봉 부재(60) 및 제2 기판(70)에 의하여 밀봉된 수납부(16)의 압력은, 예를 들어, 대기압보다 낮은 압력일 수 있다. 본 실시예에서, 수납부(16)에는 진공압이 형성된다.In this embodiment, the pressure of the accommodating portion 16 sealed by the first substrate 10, the sealing member 60, and the second substrate 70 may be, for example, a pressure lower than atmospheric pressure. In this embodiment, the receiving portion 16 is formed with a vacuum pressure.

도 4 및 도 5는 본 발명의 일실시예에 따른 반도체 패키지의 제조 방법을 도시한 단면도들이다.4 and 5 are cross-sectional views illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention.

도 4를 참조하면, 반도체 패키지를 제조하기 위하여, 제1 기판(10)이 제조된다. 제1 기판(10)을 제조하기 위하여 얇은 두께를 갖고 접속 패드들이 형성된 바닥판(12) 상에 폴리머 및/또는 감광물질을 포함하는 후박한 수지막(미도시)을 형성한 다. 수지막은, 예를 들어, 스핀 코팅 공정 또는 슬릿 코팅 공정 등을 통해 형성될 수 있다.Referring to FIG. 4, in order to manufacture a semiconductor package, a first substrate 10 is manufactured. In order to manufacture the first substrate 10, a thin resin film (not shown) including a polymer and / or photosensitive material is formed on the bottom plate 12 having a thin thickness and on which connection pads are formed. The resin film may be formed through, for example, a spin coating process or a slit coating process.

수지막이 형성된 후, 수지막은 사진 공정 또는 식각 공정에 의하여 패터닝되어 바닥판(12)의 상면의 가장자리를 따라 띠 형상으로 형성된 측벽(14)이 형성되어 제1 기판(10)이 제조된다. 측벽(14)에 의하여 제1 기판(10)의 바닥판(12) 상에는 수납부(16)가 형성된다.After the resin film is formed, the resin film is patterned by a photographic process or an etching process to form sidewalls 14 formed in a band shape along the edge of the upper surface of the bottom plate 12 to manufacture the first substrate 10. An accommodating part 16 is formed on the bottom plate 12 of the first substrate 10 by the sidewalls 14.

수납부(16) 내에는 본딩 패드들을 갖는 반도체 칩(20)이 배치되고, 반도체 칩(20)의 본딩 패드들 및 바닥판(12)의 접속 패드들은 도전성 와이어 또는 범프에 의하여 상호 전기적으로 연결된다.The semiconductor chip 20 having bonding pads is disposed in the accommodating part 16, and the bonding pads of the semiconductor chip 20 and the connection pads of the bottom plate 12 are electrically connected to each other by conductive wires or bumps. .

도 5를 참조하면, 제1 기판(10)의 측벽(14)의 내측면(14a) 및 내측면(14a)과 연결된 상면(14b)에는 구리 또는 니켈을 포함하는 제1 밀봉 부재(30)가 폐루프 형상으로 형성된다. 본 실시예에서, 제1 밀봉 부재(30)는 도금 공정에 의하여 형성될 수 있다.Referring to FIG. 5, the first sealing member 30 including copper or nickel is formed on the inner surface 14a of the sidewall 14 of the first substrate 10 and the upper surface 14b connected to the inner surface 14a. It is formed in a closed loop shape. In the present embodiment, the first sealing member 30 may be formed by a plating process.

제1 밀봉 부재(30)가 측벽(14) 상에 형성된 후, 제1 밀봉 부재(30) 상에는 제2 밀봉 부재(40)가 형성된다. 본 실시예에서, 제2 밀봉 부재(40)는 제1 밀봉 부재(30) 중 측벽(14)의 상면(14b)과 대응하는 위치에 선택적으로 형성된다. 이와 달리, 제2 밀봉부재(40)는 제1 밀봉 부재(30)의 전면적에 걸쳐 형성되어도 무방하다.After the first sealing member 30 is formed on the side wall 14, the second sealing member 40 is formed on the first sealing member 30. In the present embodiment, the second sealing member 40 is selectively formed at a position corresponding to the top surface 14b of the side wall 14 of the first sealing member 30. Alternatively, the second sealing member 40 may be formed over the entire surface of the first sealing member 30.

본 실시예에서, 제2 밀봉 부재(40)는 제1 밀봉 부재(30) 상에 단속적으로 형성되고, 이로 인해 제2 밀봉 부재(40)에는 적어도 하나의 제1 개구(42)가 형성된다.In the present embodiment, the second sealing member 40 is formed intermittently on the first sealing member 30, thereby forming at least one first opening 42 in the second sealing member 40.

제2 밀봉 부재(40)가 제1 밀봉 부재(30) 상에 형성된 후, 제1 밀봉 부재(30) 바깥쪽 측벽(14)의 상면(14b) 상에는 제3 밀봉 부재(50)가 형성된다. 제3 밀봉 부재(50)는 열에 의하여 형상이 변형되는 가소성 폴리머를 포함하며, 제3 밀봉 부재(50)는 측벽(14)의 상면(14b)상에 단속적으로 형성되고, 이로 인해 제3 밀봉 부재(50)에는 적어도 하나의 제2 개구(52)가 형성된다.After the second sealing member 40 is formed on the first sealing member 30, the third sealing member 50 is formed on the upper surface 14b of the outer sidewall 14 of the first sealing member 30. The third sealing member 50 comprises a plastic polymer whose shape is deformed by heat, and the third sealing member 50 is formed intermittently on the upper surface 14b of the side wall 14, thereby causing the third sealing member At least one second opening 52 is formed in the 50.

제1 내지 제3 밀봉 부재(30,40,50)들이 측벽(14) 상에 형성된 후, 제2 및 제3 밀봉 부재(40,50)들에는 제2 기판(70)이 결합된다. 제2 기판(70)은 더미 웨이퍼, 투명한 유리 기판 또는 투명한 석영 기판일 수 있다.After the first to third sealing members 30, 40 and 50 are formed on the sidewall 14, the second substrate 70 is coupled to the second and third sealing members 40 and 50. The second substrate 70 may be a dummy wafer, a transparent glass substrate, or a transparent quartz substrate.

본 실시예에서, 제2 기판(70)은 대기압하에서 제2 및 제3 밀봉 부재(40,50)와 결합된다.In the present embodiment, the second substrate 70 is combined with the second and third sealing members 40 and 50 under atmospheric pressure.

제2 기판(70)이 제2 및 제3 밀봉 부재(40,50)들과 대기압하에서 상호 결합된 후, 제1 기판(10), 제1 내지 제3 밀봉 부재(20,40,50)들 및 제2 기판(70)은 진공 챔버 내에 배치된다.After the second substrate 70 is bonded to each other under atmospheric pressure with the second and third sealing members 40 and 50, the first substrate 10 and the first to third sealing members 20, 40 and 50 are And the second substrate 70 is disposed in the vacuum chamber.

이어서, 진공 챔버 내에는 대기압보다 낮은 압력이 형성되고, 이로 인해 수납부(16) 내의 공기는 제1 및 제2 개구(42,52)를 통해 배출되고, 수납부(16) 내에는 대기압보다 낮은 진공압이 형성된다.Subsequently, a pressure lower than atmospheric pressure is formed in the vacuum chamber, whereby air in the accommodating portion 16 is discharged through the first and second openings 42 and 52, and in the accommodating portion 16, the pressure is lower than the atmospheric pressure. Vacuum pressure is formed.

이어서, 진공 챔버 내에서 제2 및 제3 밀봉 부재(40,50)에 비교적 저온의 열이 가한다. 이에 따라, 제2 및 제3 밀봉 부재(40,50)가 용융되어 제2 및 제3 밀봉 부재(40,50)에 형성된 제1 및 제2 개구(42,52)들은 막히게 되고 이로 인해 도 1에 도시된 바와 같이 수납부(16)에 대기압보다 낮은 압력이 형성된 반도체 패키지가 제조된다. 본 실시예에서, 진공 챔버 내의 온도는 제2 및 제3 밀봉 부재(40,50)를 용융시킬 수 있을 정도면 충분하다.Subsequently, relatively low temperature heat is applied to the second and third sealing members 40, 50 in the vacuum chamber. Accordingly, the second and third sealing members 40 and 50 are melted so that the first and second openings 42 and 52 formed in the second and third sealing members 40 and 50 are clogged and thus, FIG. As shown in FIG. 1, a semiconductor package having a pressure lower than atmospheric pressure is formed in the accommodating part 16. In this embodiment, the temperature in the vacuum chamber is sufficient to melt the second and third sealing members 40 and 50.

이상에서 상세하게 설명한 바에 의하면, 비교적 저온에서 패키징 공정을 수행할 수 있을 뿐만 아니라 패키징에 소요되는 공정수 및 공정 소요 시간을 크게 감소시킬 수 있는 효과를 갖는다.As described in detail above, not only can the packaging process be performed at a relatively low temperature, but also the effect of greatly reducing the number of processes and the time required for packaging can be achieved.

앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.In the detailed description of the present invention described above with reference to the embodiments of the present invention, those skilled in the art or those skilled in the art having ordinary knowledge in the scope of the present invention described in the claims and It will be appreciated that various modifications and variations can be made in the present invention without departing from the scope of the art.

도 1은 본 발명의 일실시예에 따른 반도체 패키지를 도시한 평면도이다.1 is a plan view illustrating a semiconductor package according to an embodiment of the present invention.

도 2는 도 1의 I-I' 선을 따라 절단한 단면도이다.FIG. 2 is a cross-sectional view taken along the line II ′ of FIG. 1.

도 3은 도 1에 도시된 반도체 패키지의 단면 사시도이다.3 is a cross-sectional perspective view of the semiconductor package illustrated in FIG. 1.

도 4 및 도 5는 본 발명의 일실시예에 따른 반도체 패키지의 제조 방법을 도시한 단면도들이다.4 and 5 are cross-sectional views illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention.

Claims (11)

바닥판 및 상기 바닥판의 가장자리에 형성된 측벽에 의하여 수납부가 형성된 제1 기판;A first substrate having a receiving portion formed by a bottom plate and sidewalls formed at edges of the bottom plate; 상기 수납부 내에 배치되며 상기 기판과 전기적으로 연결된 반도체 칩;A semiconductor chip disposed in the housing and electrically connected to the substrate; 상기 측벽의 내측면 및 상기 내측면과 연결된 상기 측벽의 상면 일부를 폐루프 형상으로 덮는 제1 밀봉 부재, 상기 제1 밀봉 부재 상에 폐루프 형상으로 배치된 제2 밀봉 부재, 상기 제1 밀봉 부재 바깥쪽 상기 측벽의 상면 상에 폐루프 형태로 배치된 제3 밀봉 부재를 포함하는 밀봉 부재; 및A first sealing member covering the inner side surface of the side wall and a portion of an upper surface of the side wall connected to the inner side in a closed loop shape, a second sealing member disposed in a closed loop shape on the first sealing member, and the first sealing member A sealing member including a third sealing member disposed in a closed loop shape on an upper surface of the outer sidewall; And 상기 제1 기판과 마주하며 상기 제2 및 제3 밀봉 부재들과 접촉되어 상기 수납부를 밀봉하는 제2 기판을 포함하는 반도체 패키지.And a second substrate facing the first substrate and in contact with the second and third sealing members to seal the accommodating portion. 제1항에 있어서,The method of claim 1, 상기 바닥판은 플레이트 형상을 갖고, 상기 측벽은 상기 바닥판의 가장자리를 따라 폐루프 형태로 배치된 것을 특징으로 하는 반도체 패키지.The bottom plate has a plate shape, the side wall is a semiconductor package, characterized in that disposed in the form of a closed loop along the edge of the bottom plate. 제1항에 있어서,The method of claim 1, 상기 제1 밀봉 부재는 구리 및 니켈 중 하나를 포함하고, 상기 제2 밀봉 부재는 솔더를 포함하는 것을 특징으로 하는 반도체 패키지.And the first sealing member comprises one of copper and nickel, and the second sealing member comprises solder. 제1항에 있어서,The method of claim 1, 상기 제2 기판은 상기 제2 밀봉 부재와 대응하는 부분에 배치되어 상기 제2 밀봉 부재와 부착되는 추가 밀봉 부재를 포함하는 것을 특징으로 하는 반도체 패키지.And the second substrate includes an additional sealing member disposed at a portion corresponding to the second sealing member and attached to the second sealing member. 제1항에 있어서,The method of claim 1, 상기 제2 기판은 더미 웨이퍼인 것을 특징으로 하는 반도체 패키지.And the second substrate is a dummy wafer. 제1항에 있어서,The method of claim 1, 상기 제2 기판 상에 배치된 폴리머막을 더 포함하는 것을 특징으로 하는 반도체 패키지.And a polymer film disposed on the second substrate. 제1항에 있어서,The method of claim 1, 상기 제1 및 제2 기판들에 의하여 밀봉된 상기 수납부 내부의 압력은 대기압보다 낮은 것을 특징으로 하는 반도체 패키지.And the pressure inside the accommodating part sealed by the first and second substrates is lower than atmospheric pressure. 바닥판 및 상기 바닥판의 가장자리에 형성된 측벽에 의하여 수납부가 형성된 제1 기판을 형성하는 단계;Forming a first substrate having an accommodating portion by a bottom plate and sidewalls formed at edges of the bottom plate; 상기 수납부 내에 상기 기판과 전기적으로 연결된 반도체 칩을 배치하는 단계;Disposing a semiconductor chip electrically connected to the substrate in the housing; 상기 측벽의 내측면 및 상기 내측면과 연결된 상기 측벽의 상면 일부를 덮는 제1 밀봉 부재를 형성하는 단계;Forming a first sealing member covering an inner side surface of the side wall and a portion of an upper surface of the side wall connected to the inner side surface; 상기 제1 밀봉 부재 상에 제1 개구를 갖는 제2 밀봉 부재를 형성하는 단계;Forming a second sealing member having a first opening on the first sealing member; 상기 제1 밀봉 부재 바깥쪽 상기 측벽의 상면 상에 제2 개구를 갖는 제3 밀봉 부재를 형성하는 단계;Forming a third sealing member having a second opening on an upper surface of the sidewall outside the first sealing member; 상기 제2 및 제3 밀봉 부재들 상에 제2 기판을 배치하는 단계; 및Disposing a second substrate on the second and third sealing members; And 대기압보다 낮은 압력하에서 상기 제1 및 제2 개구들을 막아 상기 수납부를 밀봉하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.Sealing the accommodating portion by closing the first and second openings under a pressure lower than atmospheric pressure. 제8항에 있어서,The method of claim 8, 상기 제1 기판을 형성하는 단계는 상기 바닥판 상에 폴리머막을 형성하는 단계; 및The forming of the first substrate may include forming a polymer film on the bottom plate; And 상기 폴리머막을 패터닝하여 상기 바닥판의 가장자리를 따라 폐루프 형상으로 형성된 상기 측벽을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.Patterning the polymer film to form the sidewalls formed in a closed loop shape along an edge of the bottom plate. 제8항에 있어서,The method of claim 8, 상기 제1 밀봉 부재는 구리 및 니켈 중 어느 하나로 형성되고, 상기 제2 밀봉 부재는 솔더를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.And the first sealing member is formed of any one of copper and nickel, and the second sealing member includes solder. 제8항에 있어서,The method of claim 8, 상기 제2 및 제3 밀봉 부재들 상에 상기 제2 기판을 배치하는 단계 이후, 상기 제2 기판의 상면에 폴리머막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.And forming a polymer film on an upper surface of the second substrate after disposing the second substrate on the second and third sealing members.
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