KR101046390B1 - The semiconductor package and a method for their preparation - Google Patents

The semiconductor package and a method for their preparation Download PDF

Info

Publication number
KR101046390B1
KR101046390B1 KR20090058563A KR20090058563A KR101046390B1 KR 101046390 B1 KR101046390 B1 KR 101046390B1 KR 20090058563 A KR20090058563 A KR 20090058563A KR 20090058563 A KR20090058563 A KR 20090058563A KR 101046390 B1 KR101046390 B1 KR 101046390B1
Authority
KR
Grant status
Grant
Patent type
Prior art keywords
sealing member
substrate
semiconductor package
side wall
formed
Prior art date
Application number
KR20090058563A
Other languages
Korean (ko)
Other versions
KR20110001158A (en )
Inventor
한권환
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Grant date

Links

Images

Abstract

반도체 패키지 및 이의 제조 방법이 개시되어 있다. The semiconductor package and a manufacturing method thereof are disclosed. 반도체 패키지는 바닥판 및 상기 바닥판의 가장자리에 형성된 측벽에 의하여 수납부가 형성된 제1 기판, 상기 수납부 내에 배치되며 상기 기판과 전기적으로 연결된 반도체 칩, 상기 측벽의 내측면 및 상기 내측면과 연결된 상기 측벽의 상면 일부를 폐루프 형상으로 덮는 제1 밀봉 부재, 상기 제1 밀봉 부재 상에 폐루프 형상으로 배치된 제2 밀봉 부재, 상기 제1 밀봉 부재 바깥쪽 상기 측벽의 상면 상에 폐루프 형태로 배치된 제3 밀봉 부재를 포함하는 밀봉 부재 및 상기 제1 기판과 마주하며 상기 제2 및 제3 밀봉 부재들과 접촉되어 상기 수납부를 밀봉하는 제2 기판을 포함한다. A semiconductor package bottom plate and the disposed in a first substrate, a receiving part the receiving part is formed by a side wall formed at the edge of the bottom plate associated with the inner surface and the inner surface of the substrate and a semiconductor chip electrically connected to, the side walls a first sealing member covering a top portion of the side wall with a closed-loop shape, a closed loop shape on the upper surface of said second seal, said first sealing member outside the side walls arranged in a closed loop shape on a first sealing member facing the sealing member and the first substrate comprising a third sealing member arranged and is in contact with the second and third sealing member and a second substrate to seal the housing.

Description

반도체 패키지 및 이의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THEREOF} The semiconductor package and a method of manufacturing {SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THEREOF}

본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것이다. The present invention relates to a method for manufacturing a semiconductor package and thereof.

최근 들어, 방대한 데이터를 저장 및 방대한 데이터를 단 시간 내 처리하는 것이 가능한 반도체 칩 및 반도체 칩을 포함하는 반도체 패키지가 개발되고 있다. Recently, a semiconductor package has been developed that includes a semiconductor chip and a semiconductor chip capable of storing and processing within a short time a large amount of data a large amount of data.

일반적으로 반도체 패키지의 반도체 칩은 에폭시 몰딩 컴파운드(EMC)에 의한 몰딩 공정에 의하여 몰딩되고 이로 인해 반도체 칩은 외부로부터 인가된 충격 및 진동으로부터 보호된다. A semiconductor chip in general, a semiconductor package is molded by a molding process by the epoxy molding compound (EMC) This causes the semiconductor chip is protected from the shock and vibration applied from the outside.

그러나, 종래 에폭시 몰딩 컴파운드 등을 이용하여 반도체 칩을 몰딩하는 공정은 비교적 고온 환경에서 진행되어 온도에 민감한 반도체 칩의 경우 몰딩 공정 중 파손이 발생될 수 있을 뿐만 아니라 반도체 칩을 패키징하기 위해 많은 제조 공정수 및 많은 제조 시간이 소요되는 문제점을 갖는다. However, conventional epoxy many manufacturing process step for molding the semiconductor chip using a molding compound, etc. not only can be a relatively If it proceeds in a high temperature environment of the sensitive semiconductor chip to a temperature damage during the molding process occurs, but in order to package the semiconductor chip It has a problem and can be a lot of manufacturing time.

본 발명의 하나의 목적은 저온 환경에서 패키징이 가능할 뿐만 아니라 반도체 칩을 패키징하기 위한 제조 공정수 및 제조 시간을 감소시킨 반도체 패키지를 제공한다. One object of the present invention provides a semiconductor package in which the packaging, as well as possible reduce the number of manufacturing processes and manufacturing time for packaging a semiconductor chip in a low temperature environment.

본 발명의 다른 목적은 상기 반도체 패키지의 제조 방법을 제공한다. Another object of the present invention provides a method for producing the semiconductor package.

본 발명에 따른 반도체 패키지는 바닥판 및 상기 바닥판의 가장자리에 형성된 측벽에 의하여 수납부가 형성된 제1 기판, 상기 수납부 내에 배치되며 상기 기판과 전기적으로 연결된 반도체 칩, 상기 측벽의 내측면 및 상기 내측면과 연결된 상기 측벽의 상면 일부를 폐루프 형상으로 덮는 제1 밀봉 부재, 상기 제1 밀봉 부재 상에 폐루프 형상으로 배치된 제2 밀봉 부재, 상기 제1 밀봉 부재 바깥쪽 상기 측벽의 상면 상에 폐루프 형태로 배치된 제3 밀봉 부재를 포함하는 밀봉 부재 및 상기 제1 기판과 마주하며 상기 제2 및 제3 밀봉 부재들과 접촉되어 상기 수납부를 밀봉하는 제2 기판을 포함한다. The semiconductor package according to the present invention, the inner surface and the inside of the bottom plate and the first substrate, and arranged in the compartment above the substrate and electrically connected to the semiconductor chip, the side wall portion housing formed by the side walls formed on the edge of the bottom plate a first sealing member covering a top portion of the side wall associated with a side in the closed loop shape, the first sealing member onto the second sealing member disposed in a closed loop shape, the first sealing member outside on the upper surface of the side wall facing the sealing member and the first substrate comprising a third sealing member arranged in a closed loop shape and is in contact with the second and third sealing member and a second substrate to seal the housing.

반도체 패키지의 상기 바닥판은 플레이트 형상을 갖고, 상기 측벽은 상기 바닥판의 가장자리를 따라 폐루프 형태로 배치된다. The bottom plate of the semiconductor package has the plate shape, the side wall is disposed in a closed loop shape along the edge of the bottom plate.

반도체 패키지의 상기 제1 밀봉 부재는 구리 및 니켈 중 하나를 포함하고, 상기 제2 밀봉 부재는 솔더를 포함한다. The first sealing member in the semiconductor package and the second sealing member, and comprises one of copper and nickel include solder.

반도체 패키지의 상기 제2 기판은 상기 제2 밀봉 부재와 대응하는 부분에 배 치되어 상기 제2 밀봉 부재와 부착되는 추가 밀봉 부재를 포함한다. The second substrate of the semiconductor package is placed in a portion corresponding to the second sealing member includes an additional sealing member attached to the second sealing member.

반도체 패키지의 상기 제2 기판은 더미 웨이퍼를 포함한다. The above-described semiconductor package, the second substrate includes a dummy wafer.

반도체 패키지는 상기 제2 기판 상에 배치된 폴리머막을 더 포함한다. The semiconductor package further comprises a polymer film disposed on the second substrate.

반도체 패키지의 상기 제1 및 제2 기판들에 의하여 밀봉된 상기 수납부 내에는 대기압보다 낮은 압력이 형성된다. In the receiving part of the sealing by the first and second substrate of a semiconductor package it is formed lower than the normal atmospheric pressure.

본 발명에 따른 반도체 패키지의 제조 방법은 바닥판 및 상기 바닥판의 가장자리에 형성된 측벽에 의하여 수납부가 형성된 제1 기판을 형성하는 단계, 상기 수납부 내에 상기 기판과 전기적으로 연결된 반도체 칩을 배치하는 단계, 상기 측벽의 내측면 및 상기 내측면과 연결된 상기 측벽의 상면 일부를 덮는 제1 밀봉 부재를 형성하는 단계, 상기 제1 밀봉 부재 상에 제1 개구를 갖는 제2 밀봉 부재를 형성하는 단계, 상기 제1 밀봉 부재 바깥쪽 상기 측벽의 상면 상에 제2 개구를 갖는 제3 밀봉 부재를 형성하는 단계, 상기 제2 및 제3 밀봉 부재들 상에 제2 기판을 배치하는 단계 및 대기압보다 낮은 압력하에서 상기 제1 및 제2 개구들을 막아 상기 수납부를 밀봉하는 단계를 포함한다. A method for manufacturing a semiconductor package according to the invention the bottom plate and placing the substrate and electrically the semiconductor chip is connected within the housing step, said number of forming a first substrate storage part is formed by a side wall formed at the edge of the bottom plate , forming a first sealing member covering a top portion of the side wall associated with the inner surface and the inner surface of the side wall, forming a second sealing member having a first opening on the first sealing member, the the under the first sealing member outside the first step of forming a third sealing member having a second opening on an upper surface of the side wall, the second and lower pressure than the step and atmospheric pressure to place the second substrate on the third sealing member prevent the first and second opening and a step of sealing parts of said stack.

상기 제1 기판을 형성하는 단계는 상기 바닥판 상에 폴리머막을 형성하는 단계 및 상기 폴리머막을 패터닝하여 상기 바닥판의 가장자리를 따라 폐루프 형상으로 형성된 상기 측벽을 형성하는 단계를 포함한다. Forming the first substrate comprises forming said side wall formed into a closed loop shape along the edge of the bottom plate wherein the bottom plate by patterning the polymer phase and the polymer film to form a film on.

상기 제1 밀봉 부재는 구리 및 니켈 중 어느 하나로 형성되고, 상기 제2 밀봉 부재는 솔더를 포함한다. It said first sealing member is formed of one of copper and nickel, said second sealing member comprises a solder.

상기 제2 및 제3 밀봉 부재들 상에 상기 제2 기판을 배치하는 단계 이후, 상 기 제2 기판의 상면에 폴리머막을 형성하는 단계를 더 포함한다. The step of forming the second and third after placing the second substrate on the seal member, the polymer film on the top surface of the substrate further includes a second group.

본 발명에 따르면, 비교적 저온에서 패키징 공정을 수행할 수 있을 뿐만 아니라 패키징에 소요되는 공정수 및 공정 소요 시간을 크게 감소시킬 수 있는 효과를 갖는다. According to the invention, it has an effect not only to perform the packaging process that can significantly reduce the number of processes and processing time required for the package at a relatively low temperature.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지 및 이의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. Detailed description will be given of a semiconductor package and a manufacturing method thereof in accordance with the following, embodiments of the invention with reference to the accompanying drawings, but not limited to the embodiments of to the present invention, ordinary skill in the art those will be able to implement the present invention may be made without departing from the scope of the present invention in various other forms.

도 1은 본 발명의 일실시예에 따른 반도체 패키지를 도시한 평면도이다. 1 is a plan view showing a semiconductor package according to an embodiment of the present invention. 도 2는 도 1의 II' 선을 따라 절단한 단면도이다. Figure 2 is a cross-sectional view taken along a line II 'of Figure 1; 도 3은 도 1에 도시된 반도체 패키지의 단면 사시도이다. 3 is a sectional perspective view of the semiconductor package shown in FIG.

도 1 내지 도 3들을 참조하면, 반도체 패키지(100)는 제1 기판(10), 반도체 칩(20), 밀봉 부재(60) 및 제2 기판(70)을 포함한다. Referring to Figure 1 to the Figure 3, the semiconductor package 100 includes a first substrate 10, a semiconductor chip 20, the sealing member 60 and the second substrate 70.

제1 기판(10)은 바닥판(12) 및 측벽(14)을 포함한다. The first substrate 10 includes a bottom plate 12 and side walls 14. 제1 기판(10)은 바닥판(12) 및 측벽(14)에 의하여 형성된 리세스 형상의 수납부(16)를 갖는다. The first substrate 10 has a housing portion 16 of recess shape formed by a bottom plate 12 and side walls 14. 수납부(16)에는 후술될 반도체 칩(20)이 배치된다. Housing portion 16 is disposed in the semiconductor chip 20 it will be described later.

본 실시예에서, 바닥판(12)은 얇은 두께를 갖고 상면에 접속 패드(미도시)들이 형성된 직육면체 플레이트 형상을 가질 수 있다. In this embodiment, the bottom plate 12 may have a small thickness to have a rectangular parallelepiped plate shape formed to the connection pad (not shown) on the upper surface. 본 실시예에서, 바닥판(12)은, 예를 들어, 인쇄회로기판일 수 있다. In this embodiment, the bottom plate 12 can be, for example, a printed circuit board.

측벽(14)은 바닥판(12)의 상면 가장자리를 따라 배치되고, 평면상에서 보았을 때, 내부에 사각형 형상의 개구를 갖는 사각 프레임 형상을 갖는다. The side wall 14 when placed along the edge of the upper surface of the bottom plate 12, seen in plan, and has a rectangular frame shape having an opening of rectangular shape on the inside. 본 실시예에서, 측벽(14)은, 예를 들어, 폴리머를 포함할 수 있다. In this embodiment, the sidewall 14 may be, for example, comprise a polymer. 비록 본 실시예에서는 바닥판(12) 상에 측벽(14)이 배치된 실시예가 도시 및 설명되었지만, 이와 다르게, 바닥판(12)과 측벽(14)은 일체로 형성되어도 무방하다. Although the present embodiment, although an example of a side wall 14 disposed on the bottom plate 12 shown and described embodiment, alternatively, the bottom plate 12 and the side wall 14 is may be formed integrally.

반도체 칩(20)은 데이터를 저장하는 데이터 저장부(미도시) 및/또는 데이터를 처리하는 데이터 처리부(미도시)를 갖는 회로부를 포함하고, 반도체 칩(20)은 회로부와 전기적으로 연결된 본딩 패드(미도시)들을 포함할 수 있다. Semiconductor chip 20 includes a circuit having a data processing unit (not shown) for processing (not shown), a data storage unit for storing data and / or data, and the semiconductor chip 20 is connected to the circuit and electrical bonding pad It may include (not shown). 반도체 칩(20)은 본딩 패드가 상부를 항하는 페이스-업 방식 또는 본딩 패드가 제1 기판(10)과 마주하는 페이스-다운 방식으로 제1 기판(10)의 수납부(16) 내에 배치된다. The semiconductor chip 20 are bonding pads face a wherein the upper part - is arranged in the down system in the housing portion 16 of the first substrate (10) face to the up mode or the bonding pad facing the first substrate 10 .

반도체 칩(20)이 페이스-업 방식으로 제1 기판(10)의 수납부(16) 내에 배치될 경우, 각 본딩 패드 및 제1 기판(10)의 접속 패드는, 예를 들어, 도전성 와이어에 의하여 전기적으로 연결된다. Semiconductor chip 20 is face-up pad of the case to be arranged in the up manner in the housing portion 16 of the first substrate 10, each of the bonding pads and the first substrate 10 is, for example, a conductive wire by and electrically connected to. 이와 다르게, 반도체 칩(20)이 페이스-다운 방식으로 제1 기판(10)의 수납부(16) 내에 배치될 경우, 각 본딩 패드 및 제1 기판(10)의 접속 패드는 범프(미도시)에 의하여 전기적으로 연결될 수 있다. Alternatively, the semiconductor chip 20 is face-connected to the pad when the down manner to be disposed in the housing portion 16 of the first substrate 10, each of the bonding pads and the first substrate 10 is a bump (not shown) a may be electrically connected by the.

본 실시예에서는, 예를 들어, 제1 기판(10)의 수납부(16) 내에 반도체 칩(20)이 배치되는 것이 도시 및 설명되고 있지만, 수납부(16)에는 반도체 칩(20) 대신 다양한 능동 전기 소자 또는 수동 전기 소자가 배치되어도 무방하다. In the present embodiment, for example, it claims to be the semiconductor chip 20 is disposed in the housing portion 16 of the first substrate 10 shown and described and, the housing 16 is provided with various place of the semiconductor chip 20, but but it may be disposed an active or passive electrical component electrical component.

밀봉 부재(60)는 제1 밀봉 부재(30), 제2 밀봉 부재(40) 및 제3 밀봉 부재(50)를 포함한다. The sealing member 60 includes a first sealing member 30, the second sealing member 40 and the third sealing member (50).

제1 밀봉 부재(30)는, 바닥판(12) 상에 배치된 측벽(14)의 내측면(14a)으로부터 내측면(14a)과 연결된 측벽(14)의 상면(14b)으로 연장된다. The first sealing member 30 is extended in the upper surface (14b) of the side wall 14, the inner side surface the inner side wall (14) associated with the (14a) from (14a) disposed on the bottom plate 12. 본 실시예에서, 제1 밀봉 부재(30)는 얇은 두께를 갖고 제1 용융점을 갖는 금속을 포함할 수 있다. In this embodiment, the first sealing member 30 may include a metal having a small thickness having a first melting point. 예를 들어, 제1 밀봉 부재(30)는 구리 또는 니켈을 포함할 수 있다. For example, the first sealing member 30 may include copper or nickel. 제1 밀봉 부재(30)는 측벽(14)의 내측면(14a) 및 내측면(14a)과 연결된 측벽(14)의 상면(14b) 일부를 폐루프 형상으로 덮도록 형성된다. A first sealing member 30 is formed so as to cover the upper surface (14b) portion of the side wall (14) the inner surface (14a) and the inner surface of the side wall 14 associated with the (14a) of a closed loop shape.

제2 밀봉 부재(40)는 제1 밀봉 부재(30) 중 측벽(14)의 상면(14b)과 대응하는 부분에 배치된다. The second sealing member 40 is disposed on the upper surface (14b) and corresponding portions of the side walls 14 of the first sealing member 30. 제2 밀봉 부재(40)는 제1 용융점보다 낮은 금속을 포함할 수 있다. The second sealing member 40 may include a lower melting point than the first metal. 예를 들어, 제2 밀봉 부재(40)는 솔더를 포함할 수 있다. For example, the second sealing member 40 may include a solder. 제2 밀봉 부재(40)는 제1 밀봉 부재(30)를 따라 폐루프 형태로 배치된다. The second sealing member 40 is disposed in a closed loop shape along the first sealing member 30.

제3 밀봉 부재(50)는 측벽(14)의 상면(14b) 상에 배치된다. The third sealing member 50 is disposed on the upper surface (14b) of the side wall (14). 제3 밀봉 부재(50)는 측벽(14)의 상면(14b)상에 폐루프 형태로 배치되며, 제3 밀봉 부재(50)는 제1 밀봉 부재(30)의 바깥쪽에 배치된다. The third sealing member 50 is disposed in a closed loop shape on the upper surface (14b) of the side wall 14, the third sealing member 50 is disposed on the outside of the first sealing member 30. 본 실시예에서, 제3 밀봉 부재(50)는, 예를 들어, 폴리머를 포함할 수 있다. In this embodiment, the third sealing member 50 is, for example, may comprise a polymer. 본 실시예에서, 제3 밀봉 부재(50)는 측벽(14)의 상면(14b)에 직접 배치될 수 있다. In this embodiment, the third sealing member 50 may be disposed directly on the upper surface (14b) of the side wall (14).

본 실시예에서, 제1 및 제2 밀봉 부재(30,40)들은 서로 다른 금속으로 이루어지고, 제3 밀봉 부재(50)는 폴리머를 포함하고, 제1 및 제2 밀봉 부재(30,40)들 및 제3 밀봉 부재(50)들은 제2 기판(70)과 결합되어 이중으로 수납부(16)를 밀봉하 여 밀봉 특성을 보다 향상시킨다. In this embodiment, the first and second sealing members 30 and 40 are made different from each other in the metal, and the third sealing member (50) comprises a polymer, and the first and second sealing members (30, 40) and a third sealing member 50 are thereby improving the sealing property over to seal the housing portion 16 is a double bond and the second substrate 70.

제2 기판(70)은 제1 기판(10)과 마주하며, 제2 기판(70)은 제2 밀봉 부재(30) 및 제3 밀봉 부재(50)와 접촉된다. A second substrate (70) and facing the first substrate 10, second substrate 70 is in contact with the second sealing member 30 and the third sealing member (50). 본 실시예에서, 제2 기판(70)은, 예를 들어, 더미 웨이퍼일 수 있다. In this embodiment, the second substrate 70 is, for example, may be a dummy wafer. 이와 다르게, 제2 기판(70)은, 투명한 유리 기판 또는 투명한 석영 기판 등을 포함할 수 있다. Alternatively, the second substrate 70, and the like, a transparent glass plate or a transparent quartz plate.

한편, 제1 기판(10)과 마주하는 제2 기판(70)의 하면에는 추가 밀봉 부재(72)가 배치된다. On the other hand, when the second substrate 70 facing the first substrate 10 is arranged in an additional sealing member (72). 추가 밀봉 부재(72)는 제2 밀봉 부재(40)와 대응하는 위치에 배치되며, 추가 밀봉 부재(72)는 제2 밀봉 부재(40)와 동일한 형상을 갖는다. Additional sealing member 72 is a second sealing member is disposed in a position corresponding to the (40), further sealing member 72 has the same shape as a second sealing member (40). 추가 밀봉 부재(72)는 제1 밀봉 부재(30)와 실질적으로 동일한 물질을 포함할 수 있다. Additional sealing member 72 may include substantially the same material as that of the first sealing member 30.

제2 기판(70)의 하면과 대향하는 상면에는 얇은 두께를 갖는 폴리머막(74)이 배치될 수 있다. When the counter top surface of the second substrate 70 has a polymer film 74 having a small thickness may be disposed. 폴리머막(74)은 투명한 물질 또는 불투명한 물질을 포함할 수 있다. Polymer film 74 may comprise a transparent material or an opaque material.

본 실시예에서, 제1 기판(10), 밀봉 부재(60) 및 제2 기판(70)에 의하여 밀봉된 수납부(16)의 압력은, 예를 들어, 대기압보다 낮은 압력일 수 있다. In this embodiment, the pressure of the first substrate 10, the sealing member 60 and the can sealed by the second substrate 70, housing portion 16 may be, for example, lower than the normal atmospheric pressure. 본 실시예에서, 수납부(16)에는 진공압이 형성된다. In this embodiment, the housing portion 16, the air pressure is formed binary.

도 4 및 도 5는 본 발명의 일실시예에 따른 반도체 패키지의 제조 방법을 도시한 단면도들이다. 4 and 5 are sectional views showing a method for manufacturing a semiconductor package according to an embodiment of the present invention.

도 4를 참조하면, 반도체 패키지를 제조하기 위하여, 제1 기판(10)이 제조된다. 4, for the production of a semiconductor package, the first substrate 10 is prepared. 제1 기판(10)을 제조하기 위하여 얇은 두께를 갖고 접속 패드들이 형성된 바닥판(12) 상에 폴리머 및/또는 감광물질을 포함하는 후박한 수지막(미도시)을 형성한 다. The first is the formation of the substrate 10, Magnolia a resin film (not shown) comprising a polymer and / or the photosensitive material on a bottom plate 12 formed to the connection pad having a thin thickness in order to produce. 수지막은, 예를 들어, 스핀 코팅 공정 또는 슬릿 코팅 공정 등을 통해 형성될 수 있다. A resin film, for example, may be formed through a spin coating process or a slit coating process.

수지막이 형성된 후, 수지막은 사진 공정 또는 식각 공정에 의하여 패터닝되어 바닥판(12)의 상면의 가장자리를 따라 띠 형상으로 형성된 측벽(14)이 형성되어 제1 기판(10)이 제조된다. After the resin film is formed, it is patterned by a photolithography process or etching process to the resin film side wall (14) formed in a band shape along the edge of the upper surface of the bottom plate 12 is formed to produce a first substrate (10). 측벽(14)에 의하여 제1 기판(10)의 바닥판(12) 상에는 수납부(16)가 형성된다. The sidewall 14 can be formed on the bottom plate 12 of the first substrate 10 by the housing 16 is formed.

수납부(16) 내에는 본딩 패드들을 갖는 반도체 칩(20)이 배치되고, 반도체 칩(20)의 본딩 패드들 및 바닥판(12)의 접속 패드들은 도전성 와이어 또는 범프에 의하여 상호 전기적으로 연결된다. In the housing portion 16 is a semiconductor chip 20 having bonding pads are disposed, the connection pads of the bonding pads and the bottom plate 12 of the semiconductor chip 20 are mutually electrically connected by conductive wires or bumps .

도 5를 참조하면, 제1 기판(10)의 측벽(14)의 내측면(14a) 및 내측면(14a)과 연결된 상면(14b)에는 구리 또는 니켈을 포함하는 제1 밀봉 부재(30)가 폐루프 형상으로 형성된다. 5, a first sealing member (30) including a copper or nickel, the inner surface (14a) and the inner surface (14a) and connected to the upper surface (14b) of the side wall 14 of the substrate 10 is It is formed in a closed loop shape. 본 실시예에서, 제1 밀봉 부재(30)는 도금 공정에 의하여 형성될 수 있다. In this embodiment, the first sealing member 30 may be formed by a plating process.

제1 밀봉 부재(30)가 측벽(14) 상에 형성된 후, 제1 밀봉 부재(30) 상에는 제2 밀봉 부재(40)가 형성된다. Claim the first sealing member 30, the side wall 14 and then formed on the first seal the second seal member 40 is formed on the (30) is formed. 본 실시예에서, 제2 밀봉 부재(40)는 제1 밀봉 부재(30) 중 측벽(14)의 상면(14b)과 대응하는 위치에 선택적으로 형성된다. In this embodiment, the second sealing member 40 is selectively formed in a position corresponding with the upper surface (14b) of the side wall 14 of the first sealing member 30. 이와 달리, 제2 밀봉부재(40)는 제1 밀봉 부재(30)의 전면적에 걸쳐 형성되어도 무방하다. Alternatively, the second sealing member 40 is may be formed over the entire area of ​​the first sealing member 30.

본 실시예에서, 제2 밀봉 부재(40)는 제1 밀봉 부재(30) 상에 단속적으로 형성되고, 이로 인해 제2 밀봉 부재(40)에는 적어도 하나의 제1 개구(42)가 형성된다. In this embodiment, the second sealing member 40 is formed intermittently on the first sealing member 30, which is because the second sealing member 40 is formed with at least one first opening (42).

제2 밀봉 부재(40)가 제1 밀봉 부재(30) 상에 형성된 후, 제1 밀봉 부재(30) 바깥쪽 측벽(14)의 상면(14b) 상에는 제3 밀봉 부재(50)가 형성된다. The second sealing member 40 is a first post formed on the sealing member 30, the first sealing member 30. The third sealing member 50 formed on the upper surface (14b) of the outer side wall 14 is formed. 제3 밀봉 부재(50)는 열에 의하여 형상이 변형되는 가소성 폴리머를 포함하며, 제3 밀봉 부재(50)는 측벽(14)의 상면(14b)상에 단속적으로 형성되고, 이로 인해 제3 밀봉 부재(50)에는 적어도 하나의 제2 개구(52)가 형성된다. The third sealing member 50 comprises a plastic polymer shape is deformed by heat, and the third sealing member 50 is formed intermittently on the top surface (14b) of the side wall 14, whereby the third sealing member 50 is formed with at least one second opening (52).

제1 내지 제3 밀봉 부재(30,40,50)들이 측벽(14) 상에 형성된 후, 제2 및 제3 밀봉 부재(40,50)들에는 제2 기판(70)이 결합된다. The first to third seal members (30,40,50) are then formed on the sidewall 14, the second and third sealing members (40 and 50) there is coupled to the second substrate (70). 제2 기판(70)은 더미 웨이퍼, 투명한 유리 기판 또는 투명한 석영 기판일 수 있다. The second substrate 70 may be a dummy wafer, transparent glass plate or a transparent quartz plate.

본 실시예에서, 제2 기판(70)은 대기압하에서 제2 및 제3 밀봉 부재(40,50)와 결합된다. In this embodiment, the second substrate 70 are combined with the second and third sealing members (40 and 50) at atmospheric pressure.

제2 기판(70)이 제2 및 제3 밀봉 부재(40,50)들과 대기압하에서 상호 결합된 후, 제1 기판(10), 제1 내지 제3 밀봉 부재(20,40,50)들 및 제2 기판(70)은 진공 챔버 내에 배치된다. A second substrate 70 a second and a third sealing member, the first substrate and then the cross-coupled under (40 and 50) and atmospheric pressure (10), the first to third seal members (20,40,50) of and the second substrate 70 is disposed in a vacuum chamber.

이어서, 진공 챔버 내에는 대기압보다 낮은 압력이 형성되고, 이로 인해 수납부(16) 내의 공기는 제1 및 제2 개구(42,52)를 통해 배출되고, 수납부(16) 내에는 대기압보다 낮은 진공압이 형성된다. Then, the vacuum chamber is lower than the normal atmospheric pressure is formed, which causes the air in the compartment 16 is discharged through the first and second openings (42,52), housing portion 16 is in a lower than atmospheric pressure the vacuum pressure is formed.

이어서, 진공 챔버 내에서 제2 및 제3 밀봉 부재(40,50)에 비교적 저온의 열이 가한다. Then, the first and the second of the relatively low temperature in the third sealing member (40 and 50) open in the vacuum chamber. 이에 따라, 제2 및 제3 밀봉 부재(40,50)가 용융되어 제2 및 제3 밀봉 부재(40,50)에 형성된 제1 및 제2 개구(42,52)들은 막히게 되고 이로 인해 도 1에 도시된 바와 같이 수납부(16)에 대기압보다 낮은 압력이 형성된 반도체 패키지가 제조된다. Accordingly, the second and third sealing members (40 and 50) is melted second and the first and second openings (42,52) formed in the third sealing member (40 and 50) are stuck This 1 the semiconductor package is lower than the normal atmospheric pressure in the housing portion 16 is formed as shown in are made. 본 실시예에서, 진공 챔버 내의 온도는 제2 및 제3 밀봉 부재(40,50)를 용융시킬 수 있을 정도면 충분하다. In this embodiment, the temperature in the vacuum chamber is sufficient enough to melt the second and third sealing members (40 and 50).

이상에서 상세하게 설명한 바에 의하면, 비교적 저온에서 패키징 공정을 수행할 수 있을 뿐만 아니라 패키징에 소요되는 공정수 및 공정 소요 시간을 크게 감소시킬 수 있는 효과를 갖는다. From what described above in detail, it has an effect not only to perform the packaging process that can significantly reduce the number of processes and processing time required for the package at a relatively low temperature.

앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. In the description of the invention previously described features of the present invention defined by the claims to be described later has been described with reference to exemplary embodiments of the present invention, Those of ordinary skill in the skilled in the art or the art of the art and without departing from the technical area it will be appreciated that, can make various changes and modifications of the invention within.

도 1은 본 발명의 일실시예에 따른 반도체 패키지를 도시한 평면도이다. 1 is a plan view showing a semiconductor package according to an embodiment of the present invention.

도 2는 도 1의 II' 선을 따라 절단한 단면도이다. Figure 2 is a cross-sectional view taken along a line II 'of Figure 1;

도 3은 도 1에 도시된 반도체 패키지의 단면 사시도이다. 3 is a sectional perspective view of the semiconductor package shown in FIG.

도 4 및 도 5는 본 발명의 일실시예에 따른 반도체 패키지의 제조 방법을 도시한 단면도들이다. 4 and 5 are sectional views showing a method for manufacturing a semiconductor package according to an embodiment of the present invention.

Claims (11)

  1. 바닥판 및 상기 바닥판의 가장자리에 형성된 측벽에 의하여 수납부가 형성된 제1 기판; The bottom plate and the first substrate storage part is formed by a side wall formed at the edge of the bottom plate;
    상기 수납부 내에 배치되며 상기 기판과 전기적으로 연결된 반도체 칩; A semiconductor chip disposed within the housing can be connected to the substrate and electrically;
    상기 측벽의 내측면 및 상기 내측면과 연결된 상기 측벽의 상면 일부를 폐루프 형상으로 덮는 제1 밀봉 부재, 상기 제1 밀봉 부재 상에 폐루프 형상으로 배치된 제2 밀봉 부재, 상기 제1 밀봉 부재 바깥쪽 상기 측벽의 상면 상에 폐루프 형태로 배치된 제3 밀봉 부재를 포함하는 밀봉 부재; The inner surface and the first sealing member, wherein the second sealing member disposed in a closed loop shape on a first sealing member covering a top portion of the side wall associated with the inner surface of the the closed loop shape of the side wall, said first sealing member the sealing member including an outer third seal member disposed in a closed loop shape on the upper surface of the side wall; And
    상기 제1 기판과 마주하며 상기 제2 및 제3 밀봉 부재들과 접촉되어 상기 수납부를 밀봉하는 제2 기판을 포함하는 반도체 패키지. Facing the first substrate, and a semiconductor package including a second substrate to seal the housing in contact with the second and third sealing members.
  2. 제1항에 있어서, According to claim 1,
    상기 바닥판은 플레이트 형상을 갖고, 상기 측벽은 상기 바닥판의 가장자리를 따라 폐루프 형태로 배치된 것을 특징으로 하는 반도체 패키지. The sidewall of the bottom plate has a plate shape, a semiconductor package, characterized in that arranged in a closed loop shape along the edge of the bottom plate.
  3. 제1항에 있어서, According to claim 1,
    상기 제1 밀봉 부재는 구리 및 니켈 중 하나를 포함하고, 상기 제2 밀봉 부재는 솔더를 포함하는 것을 특징으로 하는 반도체 패키지. It said second sealing member, wherein the first sealing member comprises one of copper and nickel is a semiconductor package comprising the solder.
  4. 제1항에 있어서, According to claim 1,
    상기 제2 기판은 상기 제2 밀봉 부재와 대응하는 부분에 배치되어 상기 제2 밀봉 부재와 부착되는 추가 밀봉 부재를 포함하는 것을 특징으로 하는 반도체 패키지. The second substrate is a semiconductor package characterized in that it comprises an additional sealing member is disposed at a portion corresponding to the second seal member attached to the second sealing member.
  5. 제1항에 있어서, According to claim 1,
    상기 제2 기판은 더미 웨이퍼인 것을 특징으로 하는 반도체 패키지. The semiconductor package of claim 2, characterized in that the substrate is a dummy wafer.
  6. 제1항에 있어서, According to claim 1,
    상기 제2 기판 상에 배치된 폴리머막을 더 포함하는 것을 특징으로 하는 반도체 패키지. The semiconductor package according to claim 1, further comprising wherein the substrate disposed on the second polymer film.
  7. 제1항에 있어서, According to claim 1,
    상기 제1 및 제2 기판들에 의하여 밀봉된 상기 수납부 내부의 압력은 대기압보다 낮은 것을 특징으로 하는 반도체 패키지. The first and the interior compartment sealed by the pressure of the second substrate is a semiconductor package, it characterized in that a lower than atmospheric pressure.
  8. 바닥판 및 상기 바닥판의 가장자리에 형성된 측벽에 의하여 수납부가 형성된 제1 기판을 형성하는 단계; And a bottom plate forming a first substrate storage part is formed by a side wall formed at the edge of the bottom plate;
    상기 수납부 내에 상기 기판과 전기적으로 연결된 반도체 칩을 배치하는 단계; Placing the substrate and electrically connected to the semiconductor chip in the housing can;
    상기 측벽의 내측면 및 상기 내측면과 연결된 상기 측벽의 상면 일부를 덮는 제1 밀봉 부재를 형성하는 단계; Forming an inner surface, and a first sealing member covering a top portion of the side wall associated with the inner surface of the side wall;
    상기 제1 밀봉 부재 상에 제1 개구를 갖는 제2 밀봉 부재를 형성하는 단계; Forming a second sealing member having a first opening on the first sealing member;
    상기 제1 밀봉 부재 바깥쪽 상기 측벽의 상면 상에 제2 개구를 갖는 제3 밀봉 부재를 형성하는 단계; Forming a third sealing member having a second opening on an upper surface of the first sealing member outside the side walls;
    상기 제2 및 제3 밀봉 부재들 상에 제2 기판을 배치하는 단계; Disposing a second substrate on the second and third sealing members; And
    대기압보다 낮은 압력하에서 상기 제1 및 제2 개구들을 막아 상기 수납부를 밀봉하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법. Under a pressure of less than atmospheric pressure for manufacturing a semiconductor package, characterized in that to prevent the first and the second opening comprises the step of sealing parts of said stack.
  9. 제8항에 있어서, The method of claim 8,
    상기 제1 기판을 형성하는 단계는 상기 바닥판 상에 폴리머막을 형성하는 단계; Forming the first substrate comprises: forming a polymer film on said base plate; And
    상기 폴리머막을 패터닝하여 상기 바닥판의 가장자리를 따라 폐루프 형상으로 형성된 상기 측벽을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법. The process for manufacturing a semiconductor package comprising the steps of forming the side wall by patterning the polymer film formed of a closed loop shape along the edge of the bottom plate.
  10. 제8항에 있어서, The method of claim 8,
    상기 제1 밀봉 부재는 구리 및 니켈 중 어느 하나로 형성되고, 상기 제2 밀봉 부재는 솔더를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법. Said first sealing member is formed of one of copper and nickel, and the second sealing member for manufacturing a semiconductor package comprising the solder.
  11. 제8항에 있어서, The method of claim 8,
    상기 제2 및 제3 밀봉 부재들 상에 상기 제2 기판을 배치하는 단계 이후, 상기 제2 기판의 상면에 폴리머막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법. After placing the second substrate on the second and third sealing member, a method for manufacturing a semiconductor package according to claim 1, further comprising the step of forming the polymer film on the upper surface of the second substrate.
KR20090058563A 2009-06-29 2009-06-29 The semiconductor package and a method for their preparation KR101046390B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR20090058563A KR101046390B1 (en) 2009-06-29 2009-06-29 The semiconductor package and a method for their preparation

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR20090058563A KR101046390B1 (en) 2009-06-29 2009-06-29 The semiconductor package and a method for their preparation

Publications (2)

Publication Number Publication Date
KR20110001158A true KR20110001158A (en) 2011-01-06
KR101046390B1 true KR101046390B1 (en) 2011-07-05

Family

ID=43609758

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20090058563A KR101046390B1 (en) 2009-06-29 2009-06-29 The semiconductor package and a method for their preparation

Country Status (1)

Country Link
KR (1) KR101046390B1 (en)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11111880A (en) 1997-10-07 1999-04-23 Daishinku:Kk Package for electronic component
KR20020018435A (en) * 2000-09-01 2002-03-08 윤종용 Semi-conductor package and producing method thereof
JP2007067788A (en) * 2005-08-31 2007-03-15 Seiko Epson Corp The piezoelectric device
KR20080021650A (en) * 2005-06-10 2008-03-07 제너럴 일렉트릭 캄파니 Hermetically sealed package and methods of making the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11111880A (en) 1997-10-07 1999-04-23 Daishinku:Kk Package for electronic component
KR20020018435A (en) * 2000-09-01 2002-03-08 윤종용 Semi-conductor package and producing method thereof
KR20080021650A (en) * 2005-06-10 2008-03-07 제너럴 일렉트릭 캄파니 Hermetically sealed package and methods of making the same
JP2007067788A (en) * 2005-08-31 2007-03-15 Seiko Epson Corp The piezoelectric device

Also Published As

Publication number Publication date Type
KR20110001158A (en) 2011-01-06 application

Similar Documents

Publication Publication Date Title
US7408244B2 (en) Semiconductor package and stack arrangement thereof
US8278141B2 (en) Integrated circuit package system with internal stacking module
US20100327465A1 (en) Package process and package structure
US5686698A (en) Package for electrical components having a molded structure with a port extending into the molded structure
US6624058B1 (en) Semiconductor device and method for producing the same
US6441478B2 (en) Semiconductor package having metal-pattern bonding and method of fabricating the same
US7262080B2 (en) BGA package with stacked semiconductor chips and method of manufacturing the same
US6982485B1 (en) Stacking structure for semiconductor chips and a semiconductor package using it
US6995448B2 (en) Semiconductor package including passive elements and method of manufacture
US20050194673A1 (en) Multi-chip package, a semiconductor device used therein and manufacturing method thereof
US6982488B2 (en) Semiconductor package and method for fabricating the same
KR100393102B1 (en) Stacked semiconductor package
US20050051859A1 (en) Look down image sensor package
US20080142938A1 (en) Integrated circuit package system employing a support structure with a recess
US20100207257A1 (en) Semiconductor package and manufacturing method thereof
US6873024B1 (en) Apparatus and method for wafer level packaging of optical imaging semiconductor devices
US20070164402A1 (en) Semiconductor package and process for making the same
US20020089832A1 (en) Semiconductor package with flash-proof device
US20050189635A1 (en) Packaged acoustic and electromagnetic transducer chips
US6515356B1 (en) Semiconductor package and method for fabricating the same
US20080083960A1 (en) Package structure and packaging method of mems microphone
US20070181990A1 (en) Stacked semiconductor structure and fabrication method thereof
KR100690247B1 (en) Double encapsulated semiconductor package and manufacturing method thereof
US20110298119A1 (en) Integrated circuit package system with package stacking and method of manufacture thereof
US6576998B1 (en) Thin semiconductor package with semiconductor chip and electronic discrete device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee