KR101043801B1 - 독립적인 두 통과대역을 가지는 이중 대역 필터의 설계 방법 - Google Patents

독립적인 두 통과대역을 가지는 이중 대역 필터의 설계 방법 Download PDF

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이승구
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Abstract

이중 대역 필터의 설계 방법이 개시된다. 상기 이중 대역 필터는, 캐스캐이드 연결된 (N-1) 단의 전송선로; 제n(n=1, ..., N-1)단 전송선로의 입력단에 마련되는 제n 개방 스터브 및 제n 접지 스터브; 및 제(N-1)단 전송선로의 출력단에 마련되는 제N 개방 스터브 및 제N 접지 스터브를 포함하고, 본 발명에 따른 상기 이중 대역 필터의 설계 방법은, 각 단 전송선로를 J-인버터 및 상기 J-인버터의 입력단 및 출력단에 각각 마련되는 접지 스터브들로 치환하는 단계; 상기 J-인버터의 입력단 및 출력단 각각에 연결되는 개방 스터브 및 접지 스터브로 션트 공진기를 구성하는 단계; 및 각 단에 대하여 상기 J-인버터 및 상기 션트 공진기를 설계하는 단계를 포함하는 것을 특징으로 한다.

Description

독립적인 두 통과대역을 가지는 이중 대역 필터의 설계 방법{Method of designing dual-band filters with independent passbands}
본 발명은 이중 대역 필터의 설계 방법에 관한 것으로 보다 상세하게는 독립적인 두 통과대역을 가지는 이중 대역 필터의 설계 방법에 관한 것이다.
무선 통신 서비스의 종류가 다양해짐에 따라서 현재의 무선 통신 시스템은 종종 이중 대역 동작을 요구한다. 이러한 시스템에서 대역 통과 필터는 가장 중요한 요소 중의 하나이다. 이중 대역 필터는 가장 활발한 연구 분야로서, 작은 사이즈와 더불어, 단순한 구조 및 저비용 제조, 두 통과 대역의 분리 한계, 두 대역폭의 독립적인 조절 능력, 삽입 손실법에 기초한 체계적인 필터 통합 기법의 적용 가능성과 같은 성능 등이 이중 대역 필터의 중요한 이슈로 고려된다.
문헌 [H.-Y. A. Yim and K.-K. M. Cheng, "Novel dual-band planar resonator and admittance inverter for filter design and applications," in Proceeding IEEE MTT-S Int. Microwave Symposyum Digest, Long Beach, CA, June 2005, pp. 2187-2190]은 일반적인 이중 대역 필터의 구조를 개시하고 있으나, 두 통과 대역이 다른 대역폭으로 설계될 수 없다.
문헌 [H.-Y. A. Yim, F.-L. Wong, and K.-K. M. Cheng, "A new synthesis method for dual-band microwave filter design with controllable bandwidth," in Proc. Asia-Pacific Microwave Conference 2007, Bangkok, Dec. 2007, pp. 1791-1794], 또는 [H.-M. Lee and C.-M. Tsai, "Dual-band filter design with flexible passband frequency and bandwidth selections," IEEE Tran. Microw. Theory Tech., vol.55, no.5, pp.1002-1009, May 2007.] 등에 의하면, 두 통과 대역의 대역폭을 독립적으로 조절하기 위해 복잡한 구조적 변형을 요구한다.
기존의 이중 대역 필터 및 그 설계 방법에 의하면, 일반적인 필터의 구조로는 두 통과 대역의 대역폭이 같도록 설계할 수밖에 없으며, 두 통과 대역의 대역폭을 조절하기 위해서는 반드시 매우 복잡한 구조로 바꾸어야만 한다.
이에, 본 발명이 이루고자 하는 기술적 과제는 간단한 구조로 두 통과 대역의 대역폭을 조절할 수 있는 이중 대역 필터 및 이중 대역 필터의 설계 방법을 제공하는 데 있다.
상기 기술적 과제를 해결하기 위하여, 상기 이중 대역 필터는, 캐스캐이드 연결된 (N-1) 단의 전송선로; 제n(n=1, ..., N-1)단 전송선로의 입력단에 마련되는 제n 개방 스터브 및 제n 접지 스터브; 및 제(N-1)단 전송선로의 출력단에 마련되는 제N 개방 스터브 및 제N 접지 스터브를 포함하고, 본 발명에 따른 상기 이중 대역 필터의 설계 방법은, 각 단 전송선로를 J-인버터 및 상기 J-인버터의 입력단 및 출력단에 각각 마련되는 접지 스터브들로 치환하는 단계; 상기 J-인버터의 입력단 및 출력단 각각에 연결되는 개방 스터브 및 접지 스터브로 션트 공진기를 구성하는 단계; 및 각 단에 대하여 상기 J-인버터 및 상기 션트 공진기를 설계하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 J-인버터 및 상기 션트 공진기를 설계하는 단계는, 상기 J-인버터에 해당하는 전송선로의 특성 어드미턴스 및 전기적 길이를 결정하는 단계; 및 상기 션트 공진기를 구성하는 개방 스터브 및 접지 스터브 각각의 특성 어드미턴스 및 전기적 길이를 결정하는 단계를 포함하는 것을 특징으로 한다.
상기 기술적 과제를 해결하기 위하여, 상기 이중 대역 필터는, 캐스캐이드 연결된 2단의 전송선로; 제n(n=1, 2)단 전송선로의 입력단에 마련되는 제n 개방 스터브 및 제n 접지 스터브; 및 제2단 전송선로의 출력단에 마련되는 제3 개방 스터브 및 제3 접지 스터브를 포함하고, 본 발명에 따른 상기 이중 대역 필터의 설계 방법은, 제1단 전송선로를 제1 J-인버터 및 상기 제1 J-인버터의 입력단 및 출력단에 각각 마련되는 제1-1 접지 스터브 및 제1-2 접지 스터브로 치환하고, 제2단 전송선로를 제2 J-인버터 및 상기 제2 J-인버터의 입력단 및 출력단에 각각 마련되는 제2-1 접지 스터브 및 제2-2 접지 스터브로 치환하는 단계; 상기 제1 개방 스터브, 상기 제1 접지 스터브, 및 상기 제1-1 접지 스터브로 제1 션트 공진기를 구성하고, 상기 제2 개방 스터브, 상기 제2 접지 스터브, 상기 제1-2 접지 스터브, 및 상기 제2-1 접지 스터브로 제2 션트 공진기를 구성하고, 상기 제3 개방 스터브, 상기 제3 접지 스터브, 및 상기 제2-2 접지 스터브로 제3 션트 공진기를 구성하는 단계; 및 상기 제1 내지 제2 J-인버터 및 상기 제1 내지 제3 션트 공진기를 설계하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 제1 J-인버터 및 상기 제2 J-인버터는 동일하도록 설계되는 것이 바람직하다.
또한, 상기 제1 내지 제2 J-인버터 및 상기 제1 내지 제3 션트 공진기를 설계하는 단계는, 상기 제1 J-인버터를 설계하는 단계; 상기 제2 션트 공진기를 설계하는 단계; 및 상기 제1 및 제3 션트 공진기를 설계하는 단계를 포함할 수 있다.
또한, 상기 제1 J-인버터를 설계하는 단계는 상기 제1 J-인버터에 해당하는 상기 제1단 전송선로의 특성 어드미턴스 및 Yt1 및 전기적 길이 θt1을 결정하는 것이 바람직하다.
여기서, 상기 제2 션트 공진기를 설계하는 단계는, 상기 제2 개방 스터브의 특성 어드미턴스 Yo2 및 전기적 길이 θo2와 상기 제2 접지 스터브의 특성 어드미턴스 Yg2 및 전기적 길이 θg2를 결정하는 것이 바람직하다.
또한, 상기 제1 및 제3 션트 공진기를 설계하는 단계는, 상기 제1 개방 스터브의 특성 어드미턴스 Yo1 및 전기적 길이 θo1과 상기 제1 접지 스터브의 특성 어드미턴스 Yg1 및 전기적 길이 θg1을 결정하는 단계; 및 상기 제3 개방 스터브의 특성 어드미턴스 Yo3 및 전기적 길이 θo3과 상기 제3 접지 스터브의 특성 어드미턴스 Yg3 및 전기적 길이 θg3을 결정하는 단계를 포함할 수 있다.
상기 θt1의 결정에 있어서, 상기 θt1을 180°/(1+n)과 다른 값으로 선택하는 것이 바람직하다.
또한, 상기 Yo2 및 θo2와 상기 Yg2 및 θg2는 다음 수학식을 이용하여 결정할 수 있다.
Figure 112010010927880-pat00001
Figure 112010010927880-pat00002
Figure 112010010927880-pat00003
Figure 112010010927880-pat00004
Figure 112010010927880-pat00005
여기서, B2 및 b2는 상기 제2 션트 공진기의 서셉턴스 및 서셉턴스 슬롭 파라미터를, f1 및 nf1은 첫 번째 및 두 번째 통과대역 각각의 중심 주파수를, gi 는 i 번째 단의 저역 통과 프로토타입(low-pass prototype) 값을, Δ은 비대역폭(fractional bandwidth)을 나타낸다.
또한, 상기 Yo1 및 θo1과 상기 Yg1 및 θg1은 다음 수학식을 이용하여 결정할 수 있다.
Figure 112010010927880-pat00006
Figure 112010010927880-pat00007
Figure 112010010927880-pat00008
Figure 112010010927880-pat00009
여기서, B1 및 b1은 상기 제1 션트 공진기의 서셉턴스 및 서셉턴스 슬롭 파라미터를, f1 및 nf1은 첫 번째 및 두 번째 통과대역 각각의 중심 주파수를, gi 는 i 번째 단의 저역 통과 프로토타입(low-pass prototype) 값을, Δ은 비대역폭(fractional bandwidth)을 나타낸다.
또한, 상기 Yo3 및 θo3과 상기 Yg3 및 θg3은 다음 수학식을 이용하여 결정할 수 있다.
Figure 112010010927880-pat00010
Figure 112010010927880-pat00011
Figure 112010010927880-pat00012
Figure 112010010927880-pat00013
여기서, B3 및 b3은 상기 제3 션트 공진기의 서셉턴스 및 서셉턴스 슬롭 파라미터를, f1 및 nf1은 첫 번째 및 두 번째 통과대역 각각의 중심 주파수를, gi 는 i 번째 단의 저역 통과 프로토타입(low-pass prototype) 값을, Δ은 비대역폭(fractional bandwidth)을 나타낸다.
상기 기술적 과제를 해결하기 위하여, 상기된 본 발명에 따른 이중 대역 필터의 설계 방법을 실행시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록 매체를 제공한다.
상기된 본 발명에 의하면, 일반적인 이중 대역 필터의 구조로 두 통과대역의 대역폭이 각각 조절 가능하며, 두 통과대역의 필터 형태를 다르게 구현할 수 있다. 또한, 두 번째 통과대역과 근접한 위치에 존재하는 스퓨리어스를 억제할 수 있다.
도 1은 본 발명의 일 실시예에 따른 이중 대역 필터의 회로도이다.
도 2 및 도 3은 도 1(a)에 도시된 이중 대역 필터를 J-인버터를 이용하여 등가회로로 나타내면 도 1(b)와 같이 나타낼 수 있음을 설명하기 위한 참고도이다.
도 4는 J-인버터를 이용한 3차 대역 통과 필터의 블록 다이아그램을 나타낸다.
도 5는 본 발명의 일 실시예에 따라, 도 1에 도시된 이중 대역 필터를 설계하는 방법을 나타낸 흐름도이다.
도 6은 차단 대역 성능에 J-인버터 값이 미치는 영향을 나타낸 그래프이다.
도 7은 필터 A, B, 및 C에 대한 회로 시뮬레이션 결과를 나타내는 그래프이고, 도 8은 필터 D에 대한 회로 시뮬레이션 결과를 나타내는 그래프이다.
도 9는 본 발명의 일 실시예에 따라 제작된 이중 대역 필터들의 사진이다.
도 10은 필터 A, B, 및 C에 대한 S-파라미터 측정 결과를 나타낸다.
도 11은 다른 통과대역 타입을 가지는 필터 D에 대한 S-파라미터 측정 결과를 나타낸다.
도 12는 필터 A, B, C 및 D 에 대한 그룹 딜레이의 측정 결과를 나타낸다.
이하에서는 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 이하 설명 및 첨부된 도면들에서 실질적으로 동일한 구성요소들은 각각 동일한 부호들로 나타냄으로써 중복 설명을 생략하기로 한다. 또한 본 발명을 설명함에 있어 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 따른 이중 대역 필터의 회로도로서, 도 1(a)는 이중 대역 필터의 회로도를, 도 1(b)는 도 1(a)의 등가 회로를 나타낸다.
도 1(a)를 참조하면, 이중 대역 필터는 3차 이중 대역 필터로서, 캐스캐이드 연결된 2단의 전송선로(11, 12)와, 제1단 전송선로(11)의 입력단에 마련되는 제1 개방 스터브(21) 및 제1 접지 스터브(31)와, 제2단 전송선로(12)의 입력단에 마련되는 제2 개방 스터브(22) 및 제2 접지 스터브(32)와, 제2단 전송선로(12)의 출력단에 마련되는 제3 개방 스터브(23) 및 제3 접지 스터브(33)로 이루어진다.
일반적으로, 제 N(N≥2)차 이중 대역 필터의 경우, 캐스캐이드 연결된 (N-1) 단의 전송선로와, 제n(n=1, ..., N-1)단 전송선로의 입력단에 마련되는 제n 개방 스터브 및 제n 접지 스터브와, 제(N-1)단 전송선로의 출력단에 마련되는 제N 개방 스터브 및 제N 접지 스터브로 이루어진다.
도 1(a)에서, Yt1 및 θt1은 제1단 전송선로(11)의 특성 어드미턴스(charateristic admittance) 및 전기적 길이를, Yt2 및 θt2은 제2단 전송선로(12)의 특성 어드미턴스 및 전기적 길이를 나타낸다. 그리고 Yo1 및 θo1은 제1 개방 스터브(21)의 특성 어드미턴스 및 전기적 길이를, Yg1 및 θg1는 제1 접지 스터브(31)의 특성 어드미턴스 및 전기적 길이를, Yo2 및 θo2는 제2 개방 스터브(22)의 특성 어드미턴스 및 전기적 길이를, Yg2 및 θg2는 제1 접지 스터브(31)의 특성 어드미턴스 및 전기적 길이를, Yo3 및 θo3는 제3 개방 스터브(23)의 특성 어드미턴스 및 전기적 길이를, Yg3 및 θg3는 제3 접지 스터브(33)의 특성 어드미턴스 및 전기적 길이를 나타낸다.
도 1(a)에 도시된 이중 대역 필터를 J-인버터를 이용하여 등가회로로 나타내면 도 1(b)와 같이 나타낼 수 있다. 도 2 및 도 3은 이를 설명하기 위한 참고도이다. 도 2는 J-인버터(a) 및 서셉턴스(susceptance) B로 부하가 걸린 전송선로를 이용한 인버터의 구현(b)을 나타내고, 도 3은 전송선로(a) 및 접지 스터브로 부하가 걸린 J-인버터를 이용한 등가 회로(b)를 나타낸다.
도 2에서, Yin은 서셉턴스의 입력 어드미턴스, 즉, Yin=jB 이다. 도 2(a)의 J-인버터의 ABCD 파라미터는 다음과 같다.
Figure 112010010927880-pat00014
그리고, 도 2(b)에 도시된 회로의 ABCD 파라미터는 다음과 같다.
Figure 112010010927880-pat00015
따라서, 도 2(b)에 도시된 회로가 도 2(a)의 J-인버터와 등가 회로가 되기 위해서는 다음 두 조건이 만족해야 한다.
Figure 112010010927880-pat00016
Figure 112010010927880-pat00017
상기 수학식 1은 B가 특성 어드미턴스 -Yt 및 전기적 길이 θt를 가지는 접지 스터브의 서셉턴스가 되어야 함을 의미한다. 역으로, 도 3(a)에 도시된 전송선로는 도 3(b)에 도시된 바와 같이 접지 스터브로 부하가 걸린 J-인버터와 등가회로이다. 결국 전송선로를 그것의 등가회로로 치환함으로써, 도 1(a)에 도시된 이중 대역 필터는 도 1(b)에 도시된 등가 회로로 나타내어진다.
즉, 도 1(a) 및 1(b)에 도시된 바와 같이, 제1단 전송선로(11)는 제1 J-인버터(41) 및 제1 J-인버터(41)의 입력단 및 출력단에 각각 마련되는 제1-1 접지 스터브(51) 및 제1-2 접지 스터브(61)로 치환되고, 제2단 전송선로(12)는 제2 J-인버터(42) 및 제2 J-인버터(42)의 입력단 및 출력단에 각각 마련되는 제2-1 접지 스터브(52) 및 제2-2 접지 스터브(62)로 치환된다.
도 4(a)는 J-인버터를 이용한 3차 대역 통과 필터의 블록 다이아그램을 나타낸다. 도 4(a)에서, Ji-1,i 및 Bi는 i번째 단에서의 J-인버터 및 션트(shunt) 공진기의 서셉턴스를 나타낸다. Z0는 시스템 임피던스이다.
이때 설계 수식은 다음과 같다.
Figure 112010010927880-pat00018
Figure 112010010927880-pat00019
Figure 112010010927880-pat00020
Figure 112010010927880-pat00021
여기서, Ji-1,i 및 bi, 및 gi는 각각 i 번째 단의 J-인버터 값, 서셉턴스 슬롭 파라미터(susceptance slope parameter), 및 저역 통과 프로토타입(low-pass prototype) 값을, 그리고 Δ는 비대역폭(fractional bandwidth)을 나타낸다. J01=J34=1/Z0로 선택함으로써, 첫 번째 및 마지막 인버터는 구현될 필요가 없다. 그 결과 블록도가 도 4(b)로서, 첫 번째 및 마지막 서셉턴스 슬롭 파라미터는 다음 수학식에 따라 결정된다.
Figure 112010010927880-pat00022
Figure 112010010927880-pat00023
여기서, ω는 각주파수를, ω0는 중심 각주파수를 나타낸다.
도 1(b)에 도시된 등가 회로는 도 4(b)에 도시된 블록 다이아그램 형태이다. 도 1(b)와 도 4(b)를 비교하여 보면, 제1 인버터(41)는 J12에 해당하고, 제2 인버터(42)는 J23에 해당한다. 그리고, 제1 개방 스터브(21), 제1 접지 스터브(31) 및 제1-1 접지 스터브가 션트 공진기(B1)를 구성하고, 제2 개방 스터브(22), 제2 접지 스터브(32), 제1-2 접지 스터브(61) 및 제2-1 접지 스터브(52)가 션트 공진기(B2)를 구성하며, 제3 개방 스터브(23), 제3 접지 스터브(33) 및 제2-2 접지 스터브(62)가 션트 공진기(B3)를 구성한다.
특히, 션트 공진기는 중앙 주파수에서 서셉턴스 Bi=0이 되도록 설계되어야 하고, 슬롭 파라미터 b2와 두 J-인버터 J12 및 J23는 상기 수학식 4 및 5가 만족되도록 설계되어야 한다. 그리고 슬롭 파라미터 b1 및 b3는 상기 수학식 7 및 8이 만족되도록 설계되어야 한다.
도 5는 본 발명의 일 실시예에 따라, 도 1에 도시된 이중 대역 필터를 설계하는 방법을 나타낸 흐름도이다.
도 1(b)를 참조하면, 첫 번째 및 마지막 션트 공진기(B1, B3)는 각각 세 개의 스터브로 구성된다. 그리고 각 스터브는 두 개의 변수, 즉 특성 어드미턴스와 전기적 길이를 제공하여 그 결과 각 션트 공진기 당 여섯 개의 변수를 제공한다. 후술하건대, 각 션트 공진기가 만족하여야 하는 수식의 수는 4이므로, 여섯 개의 변수 중 둘은 미리 결정되어야 한다.
이론적으로, 여섯 개의 파라미터 중 임의의 두 개가 미리 결정될 수 있다. 그러나 J-인버터 파라미터들이 공진기 설계 파라미터에 포함되어 있으므로(예를 들어, 첫 번째 션트 공진기(B1)에 대하여 Yt1 및 θt1), 이 두 파라미터를 먼저 미리 결정하는 것이 바람직하다.
상기 수학식 4-5, 7-8 및 도 1(b)로부터, 이중 대역 필터의 J-인버터 값들은 다음 수학식에 의해 얻어진다.
Figure 112010010927880-pat00024
Figure 112010010927880-pat00025
3차 이중 대역 필터에서, g0=g4이므로, 상기 수학식 9, 10에서 J12=J23가 된다. 이중 대역 필터에서는 두 주파수 f1 및 nf1에서 이것이 모두 유지되어야 하므로 Yt1=Yt2 및 θt1=θt2가 성립한다. 따라서, Yt1(=Yt2) 및 θt1(=θt2)을 먼저 결정한다(510단계). 따라서 도 1(b)를 참조하면 두 J-인버터(41, 42)는 동일하여야 하고, 결과적으로 도 1(a)에서 두 전송선로(11, 12) 역시 동일하여야 한다.
Yt1=Yt2, θt1=θt2, g0=g4이므로, 상기 수학식 9로부터 두 번째 션트 공진기(B2)의 서셉턴스 슬롭 파라미터에 대하여 다음 수학식이 유도된다.
Figure 112010010927880-pat00026
Figure 112010010927880-pat00027
여기서, f1과 nf1은 첫 번째 및 두 번째 통과 대역 각각의 중심 주파수를 나타낸다.
상기 수학식 11, 12로부터 두 번째 션트 공진기(B2)에 대한 다음 필터 설계 수식이 유도된다.
Figure 112010010927880-pat00028
Figure 112010010927880-pat00029
Figure 112010010927880-pat00030
Figure 112010010927880-pat00031
Figure 112010010927880-pat00032
따라서, 상기 수학식 13 내지 16을 이용하여 두 번째 션트 공진기(B2)에 대하여, Yo2, θo2, Yg2, θg2를 구한다(520단계).
이중 대역 필터에서, Bi 및 bi는 두 통과 대역의 중심 주파수에서 고려되어야 한다. 따라서 첫 번째 션트 공진기(B1)는 다음과 같은 4개의 수식을 만족하여야 한다.
Figure 112010010927880-pat00033
Figure 112010010927880-pat00034
Figure 112010010927880-pat00035
Figure 112010010927880-pat00036
따라서, 상기 수학식 17 내지 20을 이용하여 첫 번째 션트 공진기(B1)에 대하여, Yo1, θo1, Yg1, θg1을 구한다(530단계).
유사한 방식으로, 마지막 션트 공진기(B3) 역시 다음과 같은 4개의 수식을 만족하도록 설계되어야 한다.
Figure 112010010927880-pat00037
Figure 112010010927880-pat00038
Figure 112010010927880-pat00039
Figure 112010010927880-pat00040
따라서, 상기 수학식 21 내지 24를 이용하여 마지막 션트 공진기(B3)에 대하여, Yo3, θo3, Yg3, θg3을 구한다(530단계).
본 실시예에 의한 이중 대역 필터 설계 방법은, 공진기와 J-인버터를 동시에 설계한다. 서셉턴스 슬롭 파라미터 및 J-인버터 값은 어떤 기준에 제한되는 것이 아니라서 설계에 있어서 보다 유연성을 가진다. 본 실시예에 의하면 일반적인 필터 구조의 변형 없이 완전히 독립적인 통과 대역을 가지는 이중 대역 필터를 설계할 수 있다.
대역폭 뿐만 아니라 두 통과 대역의 타입도 독립적으로 설계될 수 있다. 예컨대, 하나의 통과대역은 체비셰프(Chebyshev) 타입으로 설계되고, 다른 하나 역시 체비셰프 타입이지만 다른 리플 레벨로, 혹은 버터워쓰(Butterworth) 타입으로 설계될 수 있다. 나아가, 하나의 통과대역은 체비셰프 또는 버터워쓰 필터와 같은 대칭적 구조의 필터로, 다른 하나의 통과대역은 maximally-flat time delay 필터와 같은 비대칭적 구조의 필터로 설계될 수 있다. 또한, θt1을 가지고 J-인버터 값을 조절함으로써, 차단 대역 특성이 스퓨리어스 반응을 억제하도록 조정될 수 있다.
상술한 실시예는 3차 이중 대역 필터를 가지고 설명되나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 실시예를 바탕으로 고차의 필터에도 적용할 수 있음은 물론이다.
이상, 본 발명의 일 실시예에 따른, 이중 대역 필터 설계 방법을 설명하였다. 본 실시예에 의한 이중 대역 필터 설계 방법에 의하면, 미리 결정된 J-인버터 값에 따라서 각 공진기를 설계한다. 이로써 설계가 보다 유연해지고, θt1을 가지고 J-인버터 값을 조절함으로써 차단 대역 성능을 스퓨리어스 반응을 억제하도록 변화시킬 수 있다.
J-인버터 값 파라미터 Yt1(=Yt2) 및 θt1(=θt2)는 임의로 선택될 수 있기 때문에, 상기된 설계 수식인 수학식 13-24는 단일해를 가지지 않고, 수학적으로는 무한 개의 해를 가질 수가 있다. 이에 따른 대부분의 설계 결과는 유사한 통과 대역 특성을 보이나, 차단 대역 특성은 J-인버터 값에 따라서 상당히 변화될 수 있다.
도 6은 차단 대역 성능에 J-인버터 값이 미치는 영향을 나타낸 그래프로서, 0.01dB 통과대역 리플 레벨을 가지는 2.4GHz와 5.2GHz 체비셰프 필터에 대한 회로 시뮬레이션 결과이다. (a)는 두 대역에서 5% 비대역폭, (b)는 두 대역에서 15% 비대역폭이다.
도 6(a)에서, 첫 번째 필터는 θt1=180°/(1+n)=56.84°(n=5.2/2.4=2.167)로 설계되었다. 그 결과, 2.4GHz와 5.2GHz에서 동일한 J-인버터 값을 가지는 필터가 된다. 도 6(a)에 도시된 바와 같이, 첫 번째 스퓨리어스 반응은 8GHz 근처에서 θt1이 180°가 될 때 나타난다. 이 스퓨리어스 반응 때문에 7GHz 근처에서 차단 대역 감쇄 레벨이 심각하게 저하된다. 이 스퓨리어스 반응은, 두 대역이 서로 다른 대역폭을 가지지 못하는 대신에, 본래 모든 전송선로 및 접지 스터브를 동일한 전기적 길이(θt=θg)를 가지도록 설계함으로써 억제될 수 있다. 그렇지 않으면 서로 다른 대역폭을 가지게 하기 위해서 매우 복잡한 구조를 도입할 수밖에 없는 것이다.
반면에, 본 실시예에 따른 이중 대역 필터는 구조의 변형 없이 스퓨리어스 반응을 억제할 수 있다. 도 6(a)를 참조하면, 동일한 필터 구조이지만
Figure 112010010927880-pat00041
(여기서, i=2, 3)이도록 설계된 다른 필터에 대한 회로 시뮬레이션 결과가 도시된다. 이는 전송선로의 전기적 길이를 180°/(1+n)=56.84°와 다르게 선택함으로써 이루어질 수 있다. 특히, θt1이 180°/(1+n)보다 짧게 선택된 경우, 설계 수식 13-20은 모든 접지 스터브의 전기적 길이 θgi(i=1,2,3)를 θt1보다 길도록 한다. θt1<θgi이므로 접지 스터브(θgi=180°)에 의해 제공되는 전송 영점(transmission zero)의 주파수는 스퓨리어스 반응이 발생하는(θt1=180°) 주파수보다 낮다. 이것은 스퓨리어스 반응을 효과적으로 억제한다. 도 6(a)에 도시된 바와 같이, θt1이 짧을수록 스퓨리어스 반응이 보다 효과적으로 억제된다.
도 6(b)는 동일한 필터 구조에 대한 회로 시뮬레이션 결과로서 두 대역의 비대역폭이 15%인 경우이다. 이 결과들은 J-인버터가 2.4GHz와 5.2GHz에서 동일한 갑슬 가지도록 설계되면(θt1=56.84°), 스퓨리어스 반응은 필터 성능이 비실용적이게 된다. 차단 대역 저지 레벨은 7GHz 근처에서 10dB보다 낮고 추가적인 통과대역은 8GHz 근처에서 나타난다.
반면에, 두 주파수에서 다른 J-인버터 값을 가지도록 설계되면, 이러한 스퓨리어스 반응이 완전히 억제된다. 다시, 이러한 억제는 θt1이 짧아질수록 보다 효과적이 된다. 이는 두 개의 두드러진 통과대역을 가지는 필터가 된다. 차단 대역 특성의 관점에서, 전송선로의 전기적 길이 θt1=은 모든 세 접지 스터브보다 짧아야 한다.
그러나, θt1이 너무 짧으면, 첫 번째 통과대역에서 필터의 성능이 상당히 악화될 수 있다. 이것은 J-인버터가 이상적이지 않고 그 값이
Figure 112010010927880-pat00042
에 따라 변화하기 때문이다. θt1이 너무 짧거나 또는 첫 번째 통과대역의 대역폭이 비교적 크면, J-인버터 값이 대역 내에서 상당히 변화하여서 필터의 성능이 기대되는 것과 다를 수 있다. 유사하게, 두 번째 통과대역에서 필터의 성능이 nθt1에 의존하게 된다. nθt1이 90°보다 매우 크거나 또는 두 번째 통과대역의 대역폭이 비교적 크면, 두 번째 통과대역에서 성능 열화가 상당할 수 있다. 도 6에서, 네 통과대역에서의 리플 레벨을 비교하여 보면 짐작할 수 있다. 필터마다 그 기준이 다르겠지만, 바람직하게는 θt1을 모든 접지 스터브들보다 약간 작게 하는 것이다.
θt1이 차단대역 성능에 결정적인 영향을 미치는 반면, J-인버터 값을 결정하는 다른 파라미터 Yt1은 스터브의 특성 어드미턴스에 영향을 준다. 따라서 Yt1은 특성 어드미턴스가 적절한 레벨이 되도록 결정되어야 한다.
발명자는 본 발명의 실시예에 대한 입증을 위해서, 다양한 필터를 설계하였다. 표 1은 설계된 이중 대역 필터들의 설계 파라미터를 나타낸다.
Figure 112010010927880-pat00043
처음 세 필터들은 0.01dB 리플 레벨을 가지고, 2.4GHz 및 5.2GHz에서 체비셰프 타입 통과대역을 가진다. 모드 세 필터들은 낮은 통과대역에서 360MHz의 동일한 절대 대역폭을 가진다. 필터 A는 두 번째 통과대역에서 n배 큰, 360ㅧn=780MHz의 절대 대역폭을 가지도록 설계되었고, 필터 B는 두 번째 통과대역에서 동일한 360MHz의 절대 대역폭을 가지도록 설계되었다. 마지막으로 필터 C는 두 번째 통과대역에서 n배 작은, 360ㆇn=166MHz의 절대 대역폭을 가지도록 설계되었다.
필터 D는 본 발명의 실시예가 완전히 독립적인 통과대역을 설계할 수 있음을 입증할 수 있도록 설계되었다. 본 발명의 실시예에 따른 이중 대역 필터 설계 방법은 대역폭 뿐만 아니라 두 통과대역의 필터 타입도 조절할 수 있음을 확인할 수 있다. 필터 D의 첫 번째 통과대역은 다른 세 필터와 동일하게, 0.01dB 통과대역 리플 레벨과 15% 비대역폭을 가지는 체비셰프 타입이다. 두 번째 통과대역은 5% 비대역폭을 가지는 maximally-flat time delay 타입이다.
표 1은 모든 필터들의 계산된 설계 파라미터들을 보여준다. 모든 케이스들에서, θt1은 스퓨리어스 반응이 적절하게 억제되도록 선택되었다. Yt1은, 필터 A, B, C에 대하여, 모든 세 접지 스터브들의 특성 어드미턴스가 동일하도록 설계되었다. 그러나 필터 D에서 θt1은 세 접지 스터브들 중 두 개의 특성 어드미턴스가 동일하도록 설계되었다. 이것은 모든 세 접지 스터브가 동일한 특성 임피던스를 가지게 되면 이러한 유형의 필터가 설계될 수 없기 때문이다.
도 7은 필터 A, B, 및 C에 대한 회로 시뮬레이션 결과를 나타내는 그래프이고, 도 8은 필터 D에 대한 회로 시뮬레이션 결과를 나타내는 그래프이다.
필터 C에서, 스퓨리어스 반응이 7GHz 주위에서 보여지는데, 이는 62° 길이의 전송선로의 스퓨리어스 공진에 기인한 것이며, 63.09° 및 67.30° 길이의 접지 스터브들에 의해 제공되는 전송 널(transmission nulls)에 의해 완전히 억제되지 않는다. 그러나 실용적인 관점에서 보면, 이러한 협대역 특성은 손실 때문에 상당히 억제된다.
표 1에 나타난 설계 파라미터들에 의해 암시되듯이, 모든 션트 스터브들의 특성 임피던스는 대역폭이 증가할수록 증가하는 경향이 있다. 또한, 두 중심 주파수의 분리(n)가 증가할수록, 접지 스터브의 요구되는 특성 임피던스는 증가하는 한편, 개방 스터브의 요구되는 특성 임피던스는 감소하는 경향이 있다. n이 감소하면 반대되는 현상이 나타난다.
두 통과대역이 동일한 절대 대역폭을 가지고 동일한 타입이면 n 에는 이론적으로 제한이 없다. 그러나 n 이 너무 크거나 너무 작으면, 혹은 두 통과대역의 절대 대역폭 간의 차이가 너무 크면, 모든 부분의 특성 임피던스가 비현실적이거나 또는 설계 수식에 대한 해가 존재하지 않을 수 있다.
실험적인 입증을 위하여, 발명자는 표 1의 네 필터들을 마이크로스트립 라이으로 제작하였다. 기판은 두께 0.5mm, 비유전율 3.5인 Taconic의 RF-35이고, 각 비아-홀의 반지름은 해당하는 접지 스터브의 폭에 맞도록 선택되었다. 도 9는 제작된 필터들의 사진으로서, (a)는 필터 A를, (b)는 필터 B를, (c)는 필터 C를, (d)는 필터 D를 나타낸다.
도 10은 필터 A, B, 및 C에 대한 S-파라미터 측정 결과를 나타낸다. 도시된 바와 같이, 측정된 결과는 시뮬레이션 결과와 뛰어난 일치를 보인다.
도 11은 다른 통과대역 타입을 가지는 필터 D에 대한 S-파라미터 측정 결과를 나타낸다. 필터 D에서 두 번째 통과대역은 maximally-flat time delay 타입이기 때문에, 그룹 딜레이가 그 특성을 결정하는 가장 중요한 인자이다. 도 12는 모든 필터들에 대하여 두 통과대역의 그룹 딜레이를 보여준다. 도시된 바와 같이, 필터 D에서 두 번째 통과대역은 매우 바람직한 그룹 딜레이 특성을 보여준다.
이상 본 발명의 실시예에 의하면, 일반적인 필터 구조의 변형 없이 두 통과대역을 완전히 독립적으로 설계할 수 있다. 나아가, J-인버터 값을 조절함으로써 스퓨리어스 반응을 억제할 수 있다.
새로운 이중대역 필터 설계 방법을 제안한다. 기본 필터 구조에 어떠한 변형 없이도 두 통과대역의 완전히 독립적인 설계가 가능하다. 즉, 두 대역의 대역폭 뿐만 아니라, 두 대역의 필터 형태 또한 다르게 설계할 수 있다. 두 대역에서 다양한 대역폭 비를 갖는 여러 필터의 실험 결과를 통하여 보다 정확한 J-인버터 등가 모델에 기반한 제안하는 체계적인 필터 합성 방법을 검증한다. 나아가서 첫 번째 대역에서는 대칭적인 구조를 갖는 체비셰프 필터, 두 번째 대역에서는 비대칭적인 구조를 갖는 최대 평탄 시간지연 필터의 응답을 갖는 이중대역 필터를 처음으로 실험적으로 선보인다.
한편, 상술한 본 발명의 실시예들은 컴퓨터에서 실행될 수 있는 프로그램으로 작성가능하고, 컴퓨터로 읽을 수 있는 기록매체를 이용하여 상기 프로그램을 동작시키는 범용 디지털 컴퓨터에서 구현될 수 있다. 상기 컴퓨터로 읽을 수 있는 기록매체는 마그네틱 저장매체(예를 들면, 롬, 플로피 디스크, 하드 디스크 등), 광학적 판독 매체(예를 들면, 시디롬, 디브이디 등) 및 캐리어 웨이브(예를 들면, 인터넷을 통한 전송)와 같은 저장매체를 포함한다.
이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.

Claims (13)

  1. 이중 대역 필터의 설계 방법에 있어서,
    상기 이중 대역 필터는, 캐스캐이드 연결된 (N-1) 단의 전송선로; 제n(n=1, ..., N-1)단 전송선로의 입력단에 마련되는 제n 개방 스터브 및 제n 접지 스터브; 및 제(N-1)단 전송선로의 출력단에 마련되는 제N 개방 스터브 및 제N 접지 스터브를 포함하고,
    각 단 전송선로를 J-인버터 및 상기 J-인버터의 입력단 및 출력단에 각각 마련되는 접지 스터브들로 치환하는 단계;
    상기 J-인버터의 입력단 및 출력단 각각에 연결되는 개방 스터브 및 접지 스터브로 션트 공진기를 구성하는 단계; 및
    각 단에 대하여 상기 J-인버터 및 상기 션트 공진기를 설계하는 단계를 포함하는 것을 특징으로 하는 이중 대역 필터의 설계 방법.
  2. 제1항에 있어서,
    상기 J-인버터 및 상기 션트 공진기를 설계하는 단계는,
    상기 J-인버터에 해당하는 전송선로의 특성 어드미턴스 및 전기적 길이를 결정하는 단계; 및
    상기 션트 공진기를 구성하는 개방 스터브 및 접지 스터브 각각의 특성 어드미턴스 및 전기적 길이를 결정하는 단계를 포함하는 것을 특징으로 하는 이중 대역 필터의 설계 방법.
  3. 이중 대역 필터의 설계 방법에 있어서,
    상기 이중 대역 필터는, 캐스캐이드 연결된 2단의 전송선로; 제n(n=1, 2)단 전송선로의 입력단에 마련되는 제n 개방 스터브 및 제n 접지 스터브; 및 제2단 전송선로의 출력단에 마련되는 제3 개방 스터브 및 제3 접지 스터브를 포함하고,
    제1단 전송선로를 제1 J-인버터 및 상기 제1 J-인버터의 입력단 및 출력단에 각각 마련되는 제1-1 접지 스터브 및 제1-2 접지 스터브로 치환하고, 제2단 전송선로를 제2 J-인버터 및 상기 제2 J-인버터의 입력단 및 출력단에 각각 마련되는 제2-1 접지 스터브 및 제2-2 접지 스터브로 치환하는 단계;
    상기 제1 개방 스터브, 상기 제1 접지 스터브, 및 상기 제1-1 접지 스터브로 제1 션트 공진기를 구성하고, 상기 제2 개방 스터브, 상기 제2 접지 스터브, 상기 제1-2 접지 스터브, 및 상기 제2-1 접지 스터브로 제2 션트 공진기를 구성하고, 상기 제3 개방 스터브, 상기 제3 접지 스터브, 및 상기 제2-2 접지 스터브로 제3 션트 공진기를 구성하는 단계; 및
    상기 제1 내지 제2 J-인버터 및 상기 제1 내지 제3 션트 공진기를 설계하는 단계를 포함하는 것을 특징으로 하는 이중 대역 필터의 설계 방법.
  4. 제3항에 있어서,
    상기 제1 J-인버터 및 상기 제2 J-인버터는 동일하도록 설계되는 것을 특징으로 하는 이중 대역 필터의 설계 방법.
  5. 제4항에 있어서,
    상기 제1 내지 제2 J-인버터 및 상기 제1 내지 제3 션트 공진기를 설계하는 단계는,
    상기 제1 J-인버터를 설계하는 단계;
    상기 제2 션트 공진기를 설계하는 단계; 및
    상기 제1 및 제3 션트 공진기를 설계하는 단계를 포함하는 것을 특징으로 하는 이중 대역 필터의 설계 방법.
  6. 제5항에 있어서,
    상기 제1 J-인버터를 설계하는 단계는 상기 제1 J-인버터에 해당하는 상기 제1단 전송선로의 특성 어드미턴스 및 Yt1 및 전기적 길이 θt1을 결정하는 것을 특징으로 하는 이중 대역 필터의 설계 방법.
  7. 제6항에 있어서,
    상기 제2 션트 공진기를 설계하는 단계는,
    상기 제2 개방 스터브의 특성 어드미턴스 Yo2 및 전기적 길이 θo2와 상기 제2 접지 스터브의 특성 어드미턴스 Yg2 및 전기적 길이 θg2를 결정하는 것을 특징으로 하는 이중 대역 필터의 설계 방법.
  8. 제6항에 있어서,
    상기 제1 및 제3 션트 공진기를 설계하는 단계는,
    상기 제1 개방 스터브의 특성 어드미턴스 Yo1 및 전기적 길이 θo1과 상기 제1 접지 스터브의 특성 어드미턴스 Yg1 및 전기적 길이 θg1을 결정하는 단계; 및
    상기 제3 개방 스터브의 특성 어드미턴스 Yo3 및 전기적 길이 θo3과 상기 제3 접지 스터브의 특성 어드미턴스 Yg3 및 전기적 길이 θg3을 결정하는 단계를 포함하는 것을 특징으로 하는 이중 대역 필터의 설계 방법.
  9. 제6항에 있어서,
    상기 θt1의 결정에 있어서, 상기 θt1을 180°/(1+n)과 다른 값으로 선택하는 것을 특징으로 하는 이중 대역 필터의 설계 방법.
  10. 제7항에 있어서,
    상기 Yo2 및 θo2와 상기 Yg2 및 θg2는 다음 수학식을 이용하여 결정하는 것을 특징으로 하는 이중 대역 필터의 설계 방법.
    Figure 112010010927880-pat00044

    Figure 112010010927880-pat00045

    Figure 112010010927880-pat00046

    Figure 112010010927880-pat00047

    Figure 112010010927880-pat00048

    여기서, B2 및 b2는 상기 제2 션트 공진기의 서셉턴스 및 서셉턴스 슬롭 파라미터를, f1 및 nf1은 첫 번째 및 두 번째 통과대역 각각의 중심 주파수를, gi 는 i 번째 단의 저역 통과 프로토타입(low-pass prototype) 값을, Δ은 비대역폭(fractional bandwidth)을 나타낸다.
  11. 제8항에 있어서,
    상기 Yo1 및 θo1과 상기 Yg1 및 θg1은 다음 수학식을 이용하여 결정하는 것을 특징으로 하는 이중 대역 필터의 설계 방법.
    Figure 112010010927880-pat00049

    Figure 112010010927880-pat00050

    Figure 112010010927880-pat00051

    Figure 112010010927880-pat00052

    여기서, B1 및 b1은 상기 제1 션트 공진기의 서셉턴스 및 서셉턴스 슬롭 파라미터를, f1 및 nf1은 첫 번째 및 두 번째 통과대역 각각의 중심 주파수를, gi 는 i 번째 단의 저역 통과 프로토타입(low-pass prototype) 값을, Δ은 비대역폭(fractional bandwidth)을 나타낸다.
  12. 제8항에 있어서,
    상기 Yo3 및 θo3과 상기 Yg3 및 θg3은 다음 수학식을 이용하여 결정하는 것을 특징으로 하는 이중 대역 필터의 설계 방법.
    Figure 112010010927880-pat00053

    Figure 112010010927880-pat00054

    Figure 112010010927880-pat00055

    Figure 112010010927880-pat00056

    여기서, B3 및 b3은 상기 제3 션트 공진기의 서셉턴스 및 서셉턴스 슬롭 파라미터를, f1 및 nf1은 첫 번째 및 두 번째 통과대역 각각의 중심 주파수를, gi 는 i 번째 단의 저역 통과 프로토타입(low-pass prototype) 값을, Δ은 비대역폭(fractional bandwidth)을 나타낸다.
  13. 제3항 내지 제12항 중 어느 한 항에 기재된 이중 대역 필터의 설계 방법을 실행시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록 매체.
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