KR101042590B1 - Etching method and manufacturing method for pcb using the same - Google Patents

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KR101042590B1 KR1020090135735A KR20090135735A KR101042590B1 KR 101042590 B1 KR101042590 B1 KR 101042590B1 KR 1020090135735 A KR1020090135735 A KR 1020090135735A KR 20090135735 A KR20090135735 A KR 20090135735A KR 101042590 B1 KR101042590 B1 KR 101042590B1
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etching
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이진욱
최창환
이동환
이우진
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삼성전기주식회사
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Abstract

PURPOSE: An etching method and a circuit board manufacturing method using the same are provided to be capable of forming a fine circuit pattern. CONSTITUTION: An etching target is provided(S110). An etching resist is laminated where a fuse pattern and a slit cutting the fuse pattern are formed at the etching target(S120). A fuse in accordance with the fuse pattern is formed, and the etching target is etched until the fuse exposed by the slit is cut(S130).

Description

에칭방법 및 이를 이용한 회로기판 제조방법{Etching method and manufacturing method for PCB using the same}Etching method and manufacturing method for circuit board using same {Etching method and manufacturing method for PCB using the same}

본 발명은 에칭방법 및 이를 이용한 회로기판 제조방법에 관한 것이다.The present invention relates to an etching method and a circuit board manufacturing method using the same.

전자제품이 소형화 및 고집적화 됨에 따라, 이에 사용되는 회로기판의 회로패턴이 미세화되고 있다.As electronic products are miniaturized and highly integrated, circuit patterns of circuit boards used therein are being miniaturized.

그리고, 이러한 회로패턴의 미세화는 회로기판 제조공정에서 에칭공정의 정밀화를 요구하고 있다. 그러나, 에칭은 에칭액의 농도 및 온도 등에 의해서도 그 품질이 달라지므로 정밀한 에칭을 수행하기 어려운 문제가 있다.In addition, the miniaturization of the circuit pattern requires the precision of the etching process in the circuit board manufacturing process. However, since the quality of etching varies according to the concentration and temperature of the etching solution, there is a problem that it is difficult to perform precise etching.

본 발명은 정밀한 에칭을 수행할 수 있는 에칭방법 및 이를 이용한 회로기판 제조방법을 제공하는 것이다.The present invention provides an etching method capable of performing precise etching and a circuit board manufacturing method using the same.

본 발명의 일 측면에 따르면, 에칭 대상물을 제공하는 단계, 상기 에칭 대상물에, 퓨즈패턴 및 상기 퓨즈패턴을 절단시키는 슬릿이 형성된 에칭레지스트를 적층하는 단계, 상기 퓨즈패턴에 상응하는 퓨즈가 형성된 후에 상기 슬릿에 의해 노출된 상기 퓨즈가 절단될 때까지 상기 에칭 대상물을 에칭하는 단계를 포함하는 에칭방법이 제공된다.According to an aspect of the present invention, providing an etching target, laminating an etching resist having a fuse pattern and a slit for cutting the fuse pattern on the etching target, after forming a fuse corresponding to the fuse pattern An etching method is provided that includes etching the etching object until the fuse exposed by a slit is cut.

상기 퓨즈는 에칭 시에 절단되는 절단부와, 상기 절단부의 양단부에 각각 연결된 한 쌍의 전극을 포함하고, 상기 에칭단계는 상기 한 쌍의 전극 사이의 전기적 단선을 감지하여 퓨즈의 절단을 감지할 수 있다.The fuse may include a cutting part cut at the time of etching and a pair of electrodes respectively connected to both ends of the cutting part, and the etching may detect cutting of the fuse by detecting an electrical disconnection between the pair of electrodes. .

상기 제공단계는, 상기 에칭 대상물과 결합되어 있으며 상기 한 쌍의 전극과 연결되는 RF소자를 제공하고, 상기 에칭단계는, 상기 RF소자의 신호를 감지하여 상기 퓨즈의 절단을 감지할 수 있다.The providing step may provide an RF device coupled to the etching target and connected to the pair of electrodes, and the etching step may detect a signal of the RF device to detect the cutting of the fuse.

상기 퓨즈는 에칭 시에 절단되는 절단부와, 상기 절단부에 연결된 복수의 전극을 포함하고, 상기 에칭레지스트는, 에칭으로 상기 각 전극이 단절되도록 상기 절단부에 배치되어 있으며 서로 다른 간격을 가진 복수의 슬릿을 포함하며, 상기 에칭단계는, 상기 복수의 전극 사이의 전기적 단선을 감지하여 퓨즈의 절단을 감지할 수 있다.The fuse includes a cutout cut at the time of etching, and a plurality of electrodes connected to the cutout, and the etching resist includes a plurality of slits disposed at the cutout so as to disconnect the electrodes by etching. Including the etching step, it is possible to detect the disconnection of the plurality of electrodes to detect the cutting of the fuse.

상기 제공단계는, 상기 에칭 대상물과 결합되어 있으며 상기 복수의 전극과 연결되는 RF소자를 제공하고, 상기 에칭단계는, 상기 RF소자의 신호를 감지하여 상기 퓨즈의 절단을 감지할 수 있다.The providing step may provide an RF device coupled to the etching target and connected to the plurality of electrodes, and the etching step may detect a signal of the RF device to detect a cut of the fuse.

상기 퓨즈는 상기 에칭 대상물의 더미영역에 형성될 수 있다.The fuse may be formed in a dummy region of the etching target.

상기 에칭단계는, 상기 에칭 대상물에 에칭액을 도포하는 단계, 상기 퓨즈가 절단되면, 상기 에칭액을 차단하는 차단막을 설치하는 단계를 포함할 수 있다.The etching may include applying an etching solution to the etching target, and installing a blocking film to block the etching solution when the fuse is cut.

또한, 본 발명의 다른 측면에 따르면, 금속층이 형성된 기판을 제공하는 단계, 퓨즈패턴 및 상기 퓨즈패턴을 절단시키는 슬릿이 형성된 에칭레지스트를 상기 금속층에 적층하는 단계, 상기 퓨즈패턴에 상응하는 퓨즈가 형성된 후에 상기 슬릿에 의해 노출된 상기 퓨즈가 절단될 때까지, 상기 금속층을 에칭하여 회로패턴을 형성하는 단계를 포함하는 회로기판 제조방법이 제공된다.In addition, according to another aspect of the invention, providing a substrate with a metal layer, laminating the fuse pattern and the etching resist formed with a slit for cutting the fuse pattern on the metal layer, a fuse corresponding to the fuse pattern is formed Thereafter, a method of manufacturing a circuit board including forming a circuit pattern by etching the metal layer until the fuse exposed by the slit is cut is provided.

상기 퓨즈는 에칭 시에 절단되는 절단부와, 상기 절단부의 양단부에 각각 연결된 한 쌍의 전극을 포함하고, 상기 회로패턴 형성단계는, 상기 한 쌍의 전극 사이의 단선을 감지하여 상기 퓨즈의 절단을 감지할 수 있다.The fuse includes a cutout cut at the time of etching and a pair of electrodes connected to both ends of the cutout, and the circuit pattern forming step detects a cutoff of the fuse by detecting a disconnection between the pair of electrodes. can do.

상기 기판은 상기 한 쌍의 전극과 연결된 RF소자를 더 포함하고, 상기 회로패턴 형성단계는, 상기 RF소자의 신호를 감지하여 상기 퓨즈의 절단을 감지할 수 있다.The substrate may further include an RF device connected to the pair of electrodes, and in the forming of the circuit pattern, detecting the signal of the RF device may detect the cutting of the fuse.

상기 퓨즈는 에칭 시에 절단되는 절단부와, 상기 절단부에 연결된 복수의 전극을 포함하고, 상기 에칭레지스트는, 에칭으로 상기 각 전극이 단절되도록 상기 절단부에 배치되어 있으며 서로 다른 간격을 가진 복수의 슬릿을 포함하며, 상기 회로패턴 형성단계는, 상기 복수의 전극 사이의 전기적 단선을 감지하여 퓨즈의 절단을 감지할 수 있다.The fuse includes a cutout cut at the time of etching, and a plurality of electrodes connected to the cutout, and the etching resist includes a plurality of slits disposed at the cutout so as to disconnect the electrodes by etching. In addition, the circuit pattern forming step, it may detect the disconnection of the fuse by detecting the electrical disconnection between the plurality of electrodes.

상기 기판은 상기 복수의 전극과 연결된 RF소자를 제공하고, 상기 회로패턴 형성단계는, 상기 RF소자의 신호를 감지하여 상기 퓨즈의 절단을 감지할 수 있다.The substrate may provide an RF device connected to the plurality of electrodes, and in the forming of the circuit pattern, sensing the signal of the RF device may detect the cutting of the fuse.

상기 퓨즈는 상기 기판의 더미영역에 형성될 수 있다.The fuse may be formed in a dummy region of the substrate.

상기 회로패턴 형성단계는, 상기 기판에 에칭액을 도포하는 단계, 상기 퓨즈가 절단되면, 상기 에칭액을 차단하는 차단막을 설치하는 단계를 포함할 수 있다.The circuit pattern forming step may include applying an etching solution to the substrate, and installing a blocking film to block the etching solution when the fuse is cut.

본 발명에 따르면, 직접적으로 에칭량을 감지하여 원하는 에칭량에 도달하면 에칭을 중단할 수 있으므로, 정밀한 에칭공정을 수행하여 미세한 회로패턴을 형성할 수 있다. According to the present invention, since the etching amount can be directly sensed and the etching can be stopped when the desired etching amount is reached, a fine circuit pattern can be formed by performing a precise etching process.

이하에서 본 발명의 실시예를 첨부도면을 참조하여 상세하게 설명한다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 에칭방법을 이용한 회로기판 제조방법을 나타낸 순서도이고, 도 2 내지 도 6는 본 발명의 일 실시예에 따른 회로기판 제조방법을 설명하는 도면이다.1 is a flowchart illustrating a circuit board manufacturing method using an etching method according to an embodiment of the present invention, Figures 2 to 6 are views illustrating a circuit board manufacturing method according to an embodiment of the present invention.

본 발명의 일 실시예에 따른 회로기판 제조방법은 회로패턴(12) 형성 시에 원하는 에칭량을 감지하는 것을 특징으로 하는 방법으로서, 기판 제공단계(S110), 에칭레지스트 적층단계(S120) 및 회로패턴 형성단계(S130)를 포함한다.A method of manufacturing a circuit board according to an embodiment of the present invention is a method for detecting a desired etching amount at the time of forming a circuit pattern 12. It includes a pattern forming step (S130).

기판 제공단계(S110)에서는, 에칭 대상물인 금속층(10)이 형성된 기판(5)을 제공한다. In the substrate providing step (S110), the substrate 5 on which the metal layer 10 as an etching target is formed is provided.

도 2에 나타난 바와 같이, 본 실시예의 기판(5)은 복수의 단위기판 영역(11) 으로 이루어진 패널기판으로써, 일면에 복수의 단위기판 영역(11)으로 나누어진 금속층(10)이 적층되어 있다. As shown in FIG. 2, the substrate 5 of the present embodiment is a panel substrate composed of a plurality of unit substrate regions 11, and a metal layer 10 divided into a plurality of unit substrate regions 11 is stacked on one surface thereof. .

에칭레지스트 적층단계(S120)에서는, 형성할 퓨즈(20)의 형상에 상응하여 금속층(10)을 커버하는 퓨즈패턴(31) 및 퓨즈패턴(31)을 절단시키는 슬릿(33)이 형성된 에칭레지스트(30)를 금속층(10)에 적층한다. 이 때, 에칭레지스트(30)에는 형성할 회로패턴(12)에 상응하여 관통된 관통패턴(36)도 형성되어 있다.In the etching resist stacking step (S120), an etching resist having a fuse pattern 31 covering the metal layer 10 and a slit 33 for cutting the fuse pattern 31 corresponding to the shape of the fuse 20 to be formed may be formed. 30) is laminated to the metal layer 10. At this time, the through pattern 36 penetrated corresponding to the circuit pattern 12 to be formed is also formed in the etching resist 30.

이에 따라, 후술할 회로패턴 형성단계(S130)에서 에칭에 의하여 퓨즈패턴(31)에 상응하는 퓨즈(20)가 남게 되고, 형성된 퓨즈(20)는 다시 슬릿(33)에 의해 노출되어 절단될 수 있다. 또한, 금속층(10)에서는 회로패턴(12)으로 형성되지 않는 영역이 관통패턴(36)을 통하여 노출되어 에칭으로 제거될 수 있다.Accordingly, in the circuit pattern forming step S130 to be described later, the fuse 20 corresponding to the fuse pattern 31 remains by etching, and the formed fuse 20 may be exposed and cut by the slit 33 again. have. In addition, in the metal layer 10, a region not formed of the circuit pattern 12 may be exposed through the through pattern 36 to be removed by etching.

이 때, 본 실시예의 퓨즈(20)는 회로기판 제조 후에 절단되어 분리되는 기판(5)의 더미영역(15)에 형성될 수 있다. 즉, 기판(5)에서 분리될 불필요한 영역에 퓨즈(20)이 형성됨으로써, 퓨즈(20)을 위해서 회로기판의 공간이 소모되지는 않는다. In this case, the fuse 20 of the present exemplary embodiment may be formed in the dummy region 15 of the substrate 5 that is cut and separated after the manufacture of the circuit board. That is, since the fuse 20 is formed in an unnecessary area to be separated from the substrate 5, the space of the circuit board is not consumed for the fuse 20.

또한, 후술할 회로패턴 형성단계(S130)에서 전기적 단선을 감지하여 퓨즈(20)의 절단을 감지할 수 있도록, 본 실시예의 퓨즈(20)는 노출되어 에칭 시에 절단되는 절단부(22)와, 절단부(22)의 양단부에 각각 연결된 한 쌍의 전극(24)을 포함할 수 있다.In addition, in the circuit pattern forming step (S130) to be described later to detect the electrical disconnection to detect the cutting of the fuse 20, the fuse 20 of the present embodiment is exposed to the cutting portion 22 is cut at the time of etching, and It may include a pair of electrodes 24 connected to both ends of the cut portion 22, respectively.

도 2에 나타난 바와 같이, 본 실시예의 에칭레지스트(30)에는 더미영역(15) 에 배치되어 있으며 더미패턴(17)과 이격된 퓨즈패턴(31)이 형성되어 있다. 그리고, 퓨즈패턴(31)은 절단부(22)에 상응하는 절단부패턴(32), 한 쌍의 전극(24)에 상응하는 전극패턴(34)으로 이루어진다. 또한, 퓨즈패턴(31)을 절단하는 슬릿(33)은 절단부패턴(32)를 절단하도록 형성되어 있다.As shown in FIG. 2, in the etching resist 30 of the present embodiment, a fuse pattern 31 disposed in the dummy region 15 and spaced apart from the dummy pattern 17 is formed. The fuse pattern 31 includes a cutout pattern 32 corresponding to the cutout 22 and an electrode pattern 34 corresponding to the pair of electrodes 24. In addition, the slit 33 for cutting the fuse pattern 31 is formed to cut the cutout pattern 32.

회로패턴 형성단계(S130)에서는, 퓨즈패턴(31)에 상응하는 퓨즈(20)가 형성된 후에 슬릿(33)에 의해 노출된 퓨즈(20)가 절단될 때까지 금속층(10)을 에칭하여 회로패턴(12)을 형성한다. In the circuit pattern forming step S130, after the fuse 20 corresponding to the fuse pattern 31 is formed, the metal layer 10 is etched by etching the metal layer 10 until the fuse 20 exposed by the slit 33 is cut. (12) is formed.

도 3에 나타난 바와 같이, 금속층(10)이 소정의 에칭량에 도달하면 퓨즈(20)가 에칭에 의해 절단되도록 형성함으로써, 금속층(10)의 에칭량을 직접적으로 확인할 수 있다. As shown in FIG. 3, when the metal layer 10 reaches a predetermined etching amount, the fuse 20 is formed to be cut by etching, whereby the etching amount of the metal layer 10 can be directly confirmed.

구체적으로, 도 4에 나타난 바와 같이, 에칭이 진행됨에 따라 초기에는 퓨즈패턴(31)에 의해 절단부(22)를 구비한 퓨즈(20)가 형성된다. 그리고, 에칭이 더욱 진행되면, 퓨즈(20)의 절단부(22)가 슬릿(33)을 통하여 에칭되어 절단된다. 즉, 금속층(10)이 소정의 에칭량에 도달하면 퓨즈(20)가 절단되도록 슬릿(33)을 설정할 수 있다.Specifically, as shown in FIG. 4, as the etching proceeds, the fuse 20 having the cutout 22 is formed by the fuse pattern 31. When the etching further proceeds, the cut portion 22 of the fuse 20 is etched and cut through the slit 33. That is, when the metal layer 10 reaches a predetermined etching amount, the slit 33 can be set so that the fuse 20 is cut.

따라서, 직접적으로 에칭량을 감지하고 에칭공정을 중단할 수 있으므로, 에칭액의 농도 또는 온도의 편차에 상관 없이 정밀한 에칭공정을 수행하여 미세한 회로패턴(12)을 형성할 수 있다. Therefore, since the etching amount can be directly sensed and the etching process can be stopped, the fine circuit pattern 12 can be formed by performing a precise etching process regardless of the concentration of the etching solution or the temperature variation.

특히, 본 실시예에서는 한 쌍의 전극(24) 사이에서 전기적 단선을 감지하여 퓨즈(20)의 절단을 감지할 수 있다. 구체적으로, 한 쌍의 전극(24) 사이를 통전시켜서, 에칭에 퓨즈(20)이 절단되면 단선을 감지하여 퓨즈(20)의 절단을 감지한다. In particular, in the present embodiment, the electrical break between the pair of electrodes 24 may be detected to detect the cutting of the fuse 20. Specifically, by energizing the pair of electrodes 24, when the fuse 20 is cut in etching, the disconnection is detected to detect the cut of the fuse 20.

이 때, 도 5에 나타난 바와 같이, 한 쌍의 전극(24)에는 무선 신호를 전송하는 RF소자(26)가 연결될 수 있다. 이에 따라, RF소자(26)가 한 쌍의 전극(24) 사이의 단선을 감지한 후에, 신호를 전송하거나 전송하던 신호를 변화시키면 이를 통하여 퓨즈(20)의 절단을 용이하게 감지할 수도 있다. 이를 위해, 금속층(10)에 RF소자(26)가 결합되고, 금속층(10)에서 RF소자(26)와 결합된 부분이 에칭에 의해 퓨즈(20)로 형성될 수 있다.At this time, as shown in Figure 5, the pair of electrodes 24 may be connected to the RF element 26 for transmitting a wireless signal. Accordingly, after the RF element 26 detects disconnection between the pair of electrodes 24, if the signal is transmitted or changed, the cutting of the fuse 20 may be easily detected. To this end, the RF element 26 is coupled to the metal layer 10, and a portion of the metal layer 10 coupled with the RF element 26 may be formed as the fuse 20 by etching.

또한, 퓨즈(20)는 절단부(22)와 연결된 복수의 전극(미도시)을 포함하고 있으며, 절단부(22)에는 복수의 슬릿(33a, 33b, 33c, 33d)이 복수의 전극 각각을 단절시키도록 배치될 수도 있다. 즉, 절단부(22)에서 복수의 슬릿(33a, 33b, 33c, 33d)이 복수의 전극을 연결하는 부분마다 배치되어 에칭에 의해 복수의 전극 간 연결이 끊어질 수 있다. In addition, the fuse 20 includes a plurality of electrodes (not shown) connected to the cutout 22, and a plurality of slits 33a, 33b, 33c, and 33d disconnect the plurality of electrodes in the cutout 22. It may be arranged so that. That is, the plurality of slits 33a, 33b, 33c, and 33d may be disposed at each of the portions connecting the plurality of electrodes in the cutout 22, so that the connection between the plurality of electrodes may be broken by etching.

이를 위해, 도 7 및 도 8에 나타난 바와 같이, 에칭레지스트(30)에는 절단부패턴(32)을 절단시켜 각 전극패턴(35a, 35b, 35c, 35d, 35e)을 고립시키는 복수의 슬릿(33a, 33b, 33c, 33d)이 형성될 수 있다. To this end, as shown in FIGS. 7 and 8, the etching resist 30 cuts the cutout pattern 32 to isolate the electrode patterns 35a, 35b, 35c, 35d, and 35e. 33b, 33c, 33d) may be formed.

이 때, 각 슬릿(33a, 33b, 33c, 33d)의 간격 즉, 슬릿의 폭은 다르게 설정되어 각기 다른 에칭량에서 절단부(22)를 절단시킬 수 있다. 구체적으로, 좁은 폭을 가지는 슬릿(33a)이 사이에 배치된 전극들의 단선은, 넓은 폭을 가지는 슬릿(33d)이 사이에 배치된 전극들의 단선보다 느리게 이루어진다. 즉, 에칭량에 따라 단선 되는 전극이 다르다. 따라서, 각기 다른 에칭량에서 단선되도록 복수의 슬릿(33a, 33b, 33c, 33d)을 설정한 후에, 원하는 에칭량에 단선되는 전극을 감시하여 에칭량을 확인할 수 있다.At this time, the interval of each slit 33a, 33b, 33c, 33d, that is, the width of the slit is set differently so that the cut portions 22 can be cut at different etching amounts. Specifically, the disconnection of the electrodes in which the slits 33a having a narrow width are disposed therebetween is made slower than the disconnection of the electrodes in which the slits 33d having a wide width are disposed therebetween. That is, the electrode disconnected differs according to the etching amount. Therefore, after setting the plurality of slits 33a, 33b, 33c, 33d to be disconnected at different etching amounts, the etching amount can be confirmed by monitoring the electrode disconnected at the desired etching amount.

이 때, 도 9에 나타난 바와 같이, 복수의 전극에는 무선 신호를 전송하는 RF소자(27)가 연결될 수 있다. 이에 따라, RF소자(27)가 복수의 전극 사이의 단선을 감지한 후에, 신호를 전송하거나 전송하던 신호를 변화시키면 이를 통하여 퓨즈(20)의 절단을 용이하게 감지할 수도 있다.At this time, as shown in Figure 9, the plurality of electrodes may be connected to the RF element 27 for transmitting a wireless signal. Accordingly, after the RF element 27 detects disconnection between the plurality of electrodes, if the signal is transmitted or changed, the cutoff of the fuse 20 may be easily detected.

한편, 도 6에 나타난 바와 같이, 본 실시예에서는 스프레이(60)를 통하여 기판(5)에 에칭액이 도포됨으로써 에칭공정이 수행될 수 있다. 이 경우에, 퓨즈(20) 절단이 절단되면 에칭액을 차단하는 차단막(70)이 스프레이(60) 전면에 설치됨으로써, 콘베이어(50)를 통하여 이송되는 기판(5)에 에칭액이 도포되는 것을 중단시켜 에칭공정이 중단될 수 있다.Meanwhile, as shown in FIG. 6, the etching process may be performed by applying the etching solution to the substrate 5 through the spray 60. In this case, when the cut of the fuse 20 is cut, a blocking film 70 that blocks the etching solution is installed on the entire surface of the spray 60, thereby stopping application of the etching solution to the substrate 5 transferred through the conveyor 50. The etching process may be stopped.

상기에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to embodiments of the present invention, those skilled in the art may variously modify the present invention without departing from the spirit and scope of the present invention as set forth in the claims below. And can be changed.

전술한 실시예 외의 많은 실시예들이 본 발명의 특허청구범위 내에 존재한다.Many embodiments other than the above-described embodiments are within the scope of the claims of the present invention.

도 1은 본 발명의 일 실시예에 따른 에칭방법을 이용한 회로기판 제조방법을 나타낸 순서도.1 is a flow chart showing a circuit board manufacturing method using an etching method according to an embodiment of the present invention.

도 2 내지 도 6는 본 발명의 일 실시예에 따른 회로기판 제조방법을 설명하는 도면.2 to 6 illustrate a method of manufacturing a circuit board according to an embodiment of the present invention.

도 7 내지 도 9는 본 발명의 다른 실시예에 따른 회로기판 제조방법을 설명하는 도면.7 to 9 illustrate a circuit board manufacturing method according to another embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

5: 기판 7: 절연층5: substrate 7: insulating layer

10: 금속층 12: 회로패턴10: metal layer 12: circuit pattern

15: 더미영역 20: 퓨즈15: dummy area 20: fuse

22: 절단부 24: 전극22: cutting portion 24: electrode

26, 27: RF소자 30: 에칭레지스트26, 27: RF element 30: etching resist

31: 퓨즈패턴 33: 슬릿31: fuse pattern 33: slit

36: 관통패턴 50: 콘베이어36: through pattern 50: conveyor

60: 스프레이 70: 차단막60: spray 70: barrier film

Claims (14)

에칭 대상물을 제공하는 단계;Providing an etch object; 상기 에칭 대상물에, 퓨즈패턴 및 상기 퓨즈패턴을 절단시키는 슬릿(slit)이 형성된 에칭레지스트를 적층하는 단계; 및Stacking a fuse pattern and an etching resist having a slit for cutting the fuse pattern on the etching target; And 상기 퓨즈패턴에 상응하는 퓨즈가 형성된 후에 상기 슬릿에 의해 노출된 상기 퓨즈가 절단될 때까지 상기 에칭 대상물을 에칭하는 단계를 포함하는 에칭방법.Etching the object to be etched after the fuse corresponding to the fuse pattern is formed until the fuse exposed by the slit is cut. 제1항에 있어서,The method of claim 1, 상기 퓨즈는 에칭 시에 절단되는 절단부와, 상기 절단부의 양단부에 각각 연결된 한 쌍의 전극을 포함하고,The fuse includes a cutout cut at the time of etching and a pair of electrodes connected to both ends of the cutout, 상기 에칭단계는, 상기 한 쌍의 전극 사이의 전기적 단선을 감지하여 퓨즈의 절단을 감지하는 것을 특징으로 하는 에칭방법.The etching method, characterized in that for detecting the break of the fuse by detecting the electrical disconnection between the pair of electrodes. 제2항에 있어서,The method of claim 2, 상기 제공단계는, 상기 에칭 대상물과 결합되어 있으며 상기 한 쌍의 전극과 연결되는 RF소자를 제공하고,The providing step is provided with an RF device coupled to the etching target and connected to the pair of electrodes, 상기 에칭단계는, 상기 RF소자의 신호를 감지하여 상기 퓨즈의 절단을 감지 하는 것을 특징으로 하는 에칭방법.The etching method, the etching method, characterized in that for detecting the signal of the RF element to cut the fuse. 제1항에 있어서,The method of claim 1, 상기 퓨즈는 에칭 시에 절단되는 절단부와, 상기 절단부에 연결된 복수의 전극을 포함하고,The fuse includes a cutout cut at the time of etching and a plurality of electrodes connected to the cutout, 상기 에칭레지스트는, 에칭으로 상기 각 전극이 단절되도록 상기 절단부에 배치되어 있으며 서로 다른 간격을 가진 복수의 슬릿을 포함하며,The etching resist includes a plurality of slits disposed at the cutting portion to cut each electrode by etching and having different intervals, 상기 에칭단계는, 상기 복수의 전극 사이의 전기적 단선을 감지하여 퓨즈의 절단을 감지하는 것을 특징으로 하는 에칭방법.The etching method, characterized in that for detecting the disconnection of the fuse by detecting an electrical disconnect between the plurality of electrodes. 제4항에 있어서,5. The method of claim 4, 상기 제공단계는, 상기 에칭 대상물과 결합되어 있으며 상기 복수의 전극과 연결되는 RF소자를 제공하고,The providing step is provided with an RF device coupled to the etching target and connected to the plurality of electrodes, 상기 에칭단계는, 상기 RF소자의 신호를 감지하여 상기 퓨즈의 절단을 감지하는 것을 특징으로 하는 에칭방법.The etching method, characterized in that for detecting the signal of the RF element to detect the cutting of the fuse. 제1항에 있어서,The method of claim 1, 상기 퓨즈는 상기 에칭 대상물의 더미영역에 형성된 것을 특징으로 하는 에칭방법.And the fuse is formed in a dummy region of the etching target. 제1항에 있어서,The method of claim 1, 상기 에칭단계는,The etching step, 상기 에칭 대상물에 에칭액을 도포하는 단계; 및Applying an etchant to the etching object; And 상기 퓨즈가 절단되면, 상기 에칭액을 차단하는 차단막을 설치하는 단계를 포함하는 것을 특징으로 하는 에칭방법.And when the fuse is cut, providing a blocking film to block the etching solution. 금속층이 형성된 기판을 제공하는 단계;Providing a substrate having a metal layer formed thereon; 퓨즈패턴 및 상기 퓨즈패턴을 절단시키는 슬릿이 형성된 에칭레지스트를 상기 금속층에 적층하는 단계; 및Stacking a fuse pattern and an etching resist having a slit for cutting the fuse pattern on the metal layer; And 상기 퓨즈패턴에 상응하는 퓨즈가 형성된 후에 상기 슬릿에 의해 노출된 상기 퓨즈가 절단될 때까지, 상기 금속층을 에칭하여 회로패턴을 형성하는 단계를 포함하는 회로기판 제조방법.And forming a circuit pattern by etching the metal layer until the fuse exposed by the slit is cut after the fuse corresponding to the fuse pattern is formed. 제8항에 있어서,The method of claim 8, 상기 퓨즈는 에칭 시에 절단되는 절단부와, 상기 절단부의 양단부에 각각 연결된 한 쌍의 전극을 포함하고,The fuse includes a cutout cut at the time of etching and a pair of electrodes connected to both ends of the cutout, 상기 회로패턴 형성단계는, 상기 한 쌍의 전극 사이의 단선을 감지하여 상기 퓨즈의 절단을 감지하는 것을 특징으로 하는 회로기판 제조방법.The circuit pattern forming step, the circuit board manufacturing method, characterized in that for detecting the disconnection between the pair of electrodes to detect the cutting of the fuse. 제9항에 있어서,10. The method of claim 9, 상기 기판은 상기 한 쌍의 전극과 연결된 RF소자를 더 포함하고,The substrate further includes an RF device connected to the pair of electrodes, 상기 회로패턴 형성단계는, 상기 RF소자의 신호를 감지하여 상기 퓨즈의 절단을 감지하는 것을 특징으로 하는 회로기판 제조방법.The circuit pattern forming step, the circuit board manufacturing method characterized in that for detecting the signal of the RF element to detect the cutting of the fuse. 제8항에 있어서,The method of claim 8, 상기 퓨즈는 에칭 시에 절단되는 절단부와, 상기 절단부에 연결된 복수의 전극을 포함하고,The fuse includes a cutout cut at the time of etching and a plurality of electrodes connected to the cutout, 상기 에칭레지스트는, 에칭으로 상기 각 전극이 단절되도록 상기 절단부에 배치되어 있으며 서로 다른 간격을 가진 복수의 슬릿을 포함하며,The etching resist includes a plurality of slits disposed at the cutting portion to cut each electrode by etching and having different intervals, 상기 회로패턴 형성단계는, 상기 복수의 전극 사이의 전기적 단선을 감지하여 퓨즈의 절단을 감지하는 것을 특징으로 하는 회로기판 제조방법.The circuit pattern forming step, the circuit board manufacturing method, characterized in that for detecting the disconnection of the fuse by detecting the electrical disconnection between the plurality of electrodes. 제11항에 있어서,The method of claim 11, 상기 기판은 상기 복수의 전극과 연결된 RF소자를 제공하고,The substrate provides an RF device connected to the plurality of electrodes, 상기 회로패턴 형성단계는, 상기 RF소자의 신호를 감지하여 상기 퓨즈의 절단을 감지하는 것을 특징으로 하는 회로기판 제조방법.The circuit pattern forming step, the circuit board manufacturing method characterized in that for detecting the signal of the RF element to detect the cutting of the fuse. 제8항에 있어서,The method of claim 8, 상기 퓨즈는 상기 기판의 더미영역에 형성된 것을 특징으로 하는 회로기판 제조방법.And the fuse is formed in the dummy region of the substrate. 제8항에 있어서,The method of claim 8, 상기 회로패턴 형성단계는,The circuit pattern forming step, 상기 기판에 에칭액을 도포하는 단계; 및Applying an etchant to the substrate; And 상기 퓨즈가 절단되면, 상기 에칭액을 차단하는 차단막을 설치하는 단계를 포함하는 것을 특징으로 하는 회로기판 제조방법.When the fuse is cut, the circuit board manufacturing method comprising the step of providing a blocking film for blocking the etching solution.
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