KR101041372B1 - InSb-BASED SWITCHING DEVICE AND METHOD FOR FORMING THE SAME - Google Patents

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Abstract

본 발명은 자기논리소자응용을 위해 자기장 제어 눈사태현상을 이용하여 상온 동작하는 InSb 기반 스위칭 소자 및 그의 형성 방법에 관한 것이다. 이 발명의 스위칭 소자는, 자기장을 수직 또는 수평 방향으로 인가시, 일 방향에서 대향하는 타 방향으로 제1 Hall 전계를 형성하도록 동작하는 p형 반도체; 및 상기 p형 반도체와 동일한 방향으로 인가된 자기장에 따라 상기 타 방향에서 대향하는 일 방향으로 제2 Hall 전계를 형성하여 상기 제1 Hall 전계를 억제시키도록 형성된 n형 반도체를 포함한다.The present invention relates to an InSb-based switching device that operates at room temperature using a magnetic field control avalanche for magnetic logic device application, and a method of forming the same. The switching device of the present invention comprises: a p-type semiconductor operative to form a first Hall electric field in another direction opposite to one direction when a magnetic field is applied in a vertical or horizontal direction; And an n-type semiconductor formed to suppress the first Hall electric field by forming a second Hall electric field in one direction opposite to the other direction according to a magnetic field applied in the same direction as the p-type semiconductor.

InSb, 자기전도, 자기논리소자, Hall 전계, 스위칭 InSb, Magnetic conduction, Magnetic logic element, Hall electric field, Switching

Description

ＩｎＳｂ 기반 스위칭 소자 및 그의 형성 방법{InSb-BASED SWITCHING DEVICE AND METHOD FOR FORMING THE SAME}INS-based switching element and method for forming the same {InSb-BASED SWITCHING DEVICE AND METHOD FOR FORMING THE SAME}

본 발명은 반도체 소자에 관한 것으로, 특히 자기논리소자응용을 위해 자기장 제어 눈사태현상을 이용하여 상온 동작하는 InSb 기반 스위칭 소자 및 그의 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to an InSb-based switching device and a method of forming the same, which operate at room temperature using a magnetic field control avalanche phenomenon for magnetic logic device applications.

최근 수십 년간 트랜지스터 집적기술의 발달로 컴퓨터의 연산 능력은 괄목할 만한 성장을 거듭해 왔으나, ITRS(International Technology Roadmap for Semiconductors) 로드맵에 의하면, 이러한 실리콘 집적기술에 기초한 발전은 수년 내에 심각한 물리적 한계에 도달할 것으로 예측된다. 이에 대한 대안으로 스핀트로닉 연산, 단전자 트랜지스터(SET), molecular electronic RTD, 나노 CMOS 등에 대한 연구가 활발히 진행되고 있다. 특히, 휴대전화 등에서 요구되는 영상처리 기기에서는 병렬연산, 논리기능과 메모리 사이의 보다 빠른 상호작용, 재설정 가능한 논리 기능이 요구되고 있으며, 이러한 요구는 일반적인 컴퓨터로 확장될 것으로 보인다.  In recent decades, with the development of transistor integrated technology, the computing power of computers has grown remarkably, but according to the International Technology Roadmap for Semiconductors (ITRS) roadmap, advances based on these silicon integrated technologies will reach serious physical limits in the coming years. Is expected. As an alternative to this, researches on spintronic operations, single-electron transistors (SET), molecular electronic RTDs, and nano CMOSs have been actively conducted. In particular, image processing devices required in mobile phones, etc., require parallel operations, faster interaction between logic functions and memories, and resettable logic functions, which are expected to be extended to general computers.

컴퓨터의 CPU는 트랜지스터 기술을 기반으로 한 개의 반도체 칩에 제작된 디 지털 엔진이다. 상보성 금속산화물반도체(CMOS)로 이루어진 디지털회로는 크게 조합논리(combinational logic) 회로와 순차논리(sequential logic) 회로의 두 가지 종류로 나누어지는데, 조합논리 회로는 NAND, NOR, XOR 등의 논리 연산자를 조합하여 구성한 것으로 인가된 입력에 대해 즉시 연산 결과를 출력하고, 순차논리 회로는 래치나 레지스터와 같이 중간결과를 저장할 수 있는 저장소를 두어 순서에 따라 차례차례 일을 하여 최종결과를 출력한다. 기존의 CMOS 논리 회로에서는, 조합논리 회로만으로 불가능한 보다 복잡한 논리 회로를 구현하기 위하여, 조합논리 회로의 결과 정보를 순차논리 회로에 저장하는 방식을 사용하여 현재의 입력뿐만 아니라 현재의 출력에 의해서도 다음 단의 출력을 결정하는 회로를 구성하여 왔다.The computer's CPU is a digital engine built on a semiconductor chip based on transistor technology. Digital circuits composed of complementary metal oxide semiconductors (CMOS) are divided into two types: combinational logic circuits and sequential logic circuits. Combination logic circuits use logic operators such as NAND, NOR, and XOR. The combinational output immediately outputs the result of the operation, and the sequential logic circuit has a storage that can store intermediate results, such as latches and registers, and works in sequence to output the final result. In the conventional CMOS logic circuit, in order to implement a more complicated logic circuit that is not possible with only the combined logic circuit, the result information of the combined logic circuit is stored in the sequential logic circuit. A circuit for determining the output of has been constructed.

근래에 들어 정보 저장 소자로 사용되어 오던 Magneto-resistive Random Access Memory (MRAM)소자를 논리회로 구현에 이용함으로써, 기존의 트랜지스터로 구현되어 오던 CMOS 논리소자를 대체할 자기논리소자(magneto-logic device)에 대한 연구가 활발히 진행 중이다[A. Ney, Proceeding of International Conference on Electromagnetics in Advanced Applications, ICEAA 2007, 605 (2007)].Magneto-resistive Random Access Memory (MRAM) devices, which have recently been used as information storage devices, are used to implement logic circuits, thereby replacing magneto-logic devices that can replace CMOS logic devices implemented with conventional transistors. Research is actively underway [A. Ney, Proceeding of International Conference on Electromagnetics in Advanced Applications, ICEAA 2007, 605 (2007)].

자기논리소자란 서브마이크론 이하의 강자성물질의 자화방향이 불 논리(Boolean logic)의 "1"과 "0"에 대응하도록 제작된 소자를 의미한다. 입력은 소자를 구성하는 강자성 물질들의 자화방향이고, 논리 기능을 하는 출력은 전류, 전압 또는 출력단의 자화방향 등이 될 수 있다. The magnetic logic device refers to a device manufactured such that the magnetization direction of a ferromagnetic material of submicron or less corresponds to "1" and "0" of Boolean logic. The input is a magnetization direction of the ferromagnetic materials constituting the device, and the output functioning as a logic may be a current, voltage, or magnetization direction of the output terminal.

기존의 논리소자에서는 데이터의 연산과 저장이 서로 다른 곳에서 이루어졌으나, 자기논리소자에서는 이들 기능이 한 곳에서 이루어지며, 이러한 자기논리소 자의 대표적인 특성은 기억된 정보가 비휘발성(non-volatility)이며 재설정(re-configurable) 가능하다는데 있다. In conventional logic devices, data is calculated and stored in different places, but in magnetic logic devices, these functions are performed in one place. A typical characteristic of such magnetic logic devices is that stored information is non-volatility. It is re-configurable.

효과적인 자기논리소자는 병렬연산이 가능하고, 논리연산부와 메모리 사이의 보다 빠른 상호 작용에 의해 에너지 소모율을 감소시키고 연산 속도를 증가시키며, 논리가 빠르게 재설정 가능하므로, 이를 응용한 칩은 여러 가지 기능을 단일 칩에서 수행할 수 있다. An effective magnetic logic device can perform parallel operation, reduce the energy consumption rate, increase the operation speed, and reset the logic quickly by the faster interaction between the logic operation unit and the memory. It can be done on a single chip.

자기논리소자는 2000년 초반에 그 개념이 등장하였고, 아주 최근에야 그에 대한 실험적 연구가 진행 중인 첨단 분야이며, 현재 자기논리소자를 실현하기 위해 국제적으로 다양한 연구팀에서 연구를 진행하고 있다. 다양한 원리의 소자들이 제안되고 있으며, 대표적인 기술 및 대표적인 연구팀들을 나열한다면 다음과 같다. The concept of magnetic logic device appeared in the early 2000s, and it is a high-tech field where experimental research is being conducted very recently. Currently, various research teams are researching internationally to realize magnetic logic device. Devices of various principles have been proposed, and representative technologies and representative research teams are listed as follows.

자기터널접합(Magnetic Tunneling Junction; MTJ) 현상을 기반으로 두고, 독일의 Paul Drude Institute 팀은 획기적 기능의 자기논리소자를 제안하였고[A. Ney, C. Pampuch, R. Koch and K. H. Ploog, Nature 425, 485 (2003); A. Ney, J. S. Harris, Appl. Phys. Lett. 86, 013502 (2005)], 자기논리소자의 연구를 위한 유럽 컨소시엄의 주축인 연구팀인 독일의 Bielefeld 대학교는 2개의 MTJ로 대부분의 논리 게이트를 구현하는 방법을 제시하였고 초기 연구 성과를 보유하고 있다[V. Hㆆink, D. Meyners, J. Schmalhorst, G. Reiss, D. Junk, D. Engel and A. Ehresmann, Appl. Phys. Lett. 91, 162505 (2007)]. Based on the Magnetic Tunneling Junction (MTJ) phenomenon, the German Dr. Paul Drude Institute team proposed a groundbreaking magnetic logic device [A. Ney, C. Pampuch, R. Koch and K. H. Ploog, Nature 425, 485 (2003); A. Ney, J. S. Harris, Appl. Phys. Lett. 86, 013502 (2005)], Bielefeld University, Germany, a research team headed by the European Consortium for the study of magnetic logic devices, presented a method for implementing most logic gates with two MTJs and has early research results. V. H.ink, D. Meyners, J. Schmalhorst, G. Reiss, D. Junk, D. Engel and A. Ehresmann, Appl. Phys. Lett. 91, 162505 (2007).

프랑스의 LIRMM University of Montpellier 에서는 FPGA(field programmable gate array)에 MTJ를 결합하여 기존 FPGA 기술과 스핀 기술을 결합하는 소자를 연 구하였으며, MTJ 기술을 가장 현실적인 방법으로 현재의 반도체 기술과 접목시킨 것으로 평가받고 있다[N. Bruchon, G. Cambon, L. Torres, and G. Sassatelli, Proceedings of 2005 International Conference on Field Programmable Logic and Applications, 687 (2005)]. 현재 MTJ를 이용한 자기논리 소자가 가장 활발히 연구되고 있고 재설정을 위한 아이디어가 탁월하나, 이 기술을 이용하여 논리 게이트를 위한 CMOS와 같은 어레이 구조를 만들기에는 자기저항이 너무 작아 아직은 실효성에 의문을 받고 있다. 또한 자기논리 회로 구현을 위해 다층 입력 구조의 MTJ 소자들을 서로 연결하게 되면 유연성을 잃게 되며, 서로 독립된 입력 선들을 연결 시 배선이 복잡해지고, 균일하지 않은 구동 전류가 필요하여, 다층 입력 구조의 MTJ 소자는 MTJ를 쌓은 후 그 위에 서로 절연된 금속 입력 선 세 층을 쌓아야하는 공정상의 어려움도 있다. LIRMM University of Montpellier, France, has studied a device that combines conventional FPGA technology with spin technology by combining an MTJ with a field programmable gate array (FPGA) and evaluated that the MTJ technology is combined with current semiconductor technology in the most realistic way. Have received [N. Bruchon, G. Cambon, L. Torres, and G. Sassatelli, Proceedings of 2005 International Conference on Field Programmable Logic and Applications, 687 (2005)]. Currently, magnetic logic devices using MTJ are the most actively studied and the idea for resetting is excellent, but the magneto-resistance is too small to make CMOS-like array structure using this technology. . In addition, when the MTJ elements of the multi-layer input structure are connected to each other to implement a magnetic logic circuit, flexibility is lost. When the independent input lines are connected to each other, the wiring becomes complicated and a nonuniform driving current is required. There is also a process difficulty in stacking three layers of metal input wire that are insulated from each other after stacking the MTJ.

또한, 미국의 UC San Diego University 에서는 반도체에 주입된 스핀 축적을 전기적 신호화하여 논리회로에 응용할 수 있음을 제안하였다. 이 기술은 스핀 축적을 전기 신호화했다는 것과 반도체 소자라는 면에서 창의성과 응용성이 뛰어나다고 평가되나[H. Dery, P. Dalal, L . Cywinski and L. J. Sham, Nature 447 (2007)], 스핀트로닉스의 난제인 반도체 스핀 주입이 전제되어야 한다는 문제가 있다. In addition, UC San Diego University of the United States proposed that the spin accumulation injected into the semiconductor can be applied to logic circuits by electrical signaling. This technique is said to be excellent in creativity and applicability in terms of electrical signaling of spin accumulation and semiconductor devices [H. Dery, P. Dalal, L. Cywinski and L. J. Sham, Nature 447 (2007)], a problem that requires spin-injection of semiconductor spin, a challenge for spintronics.

또한, 미국의 University of Illinois at Urbana-Champaign 에서는 반도체위에 설치된 마이크로 마그넷에 의한 홀 효과를 이용한 소자 즉, 기존의 CMOS에 부분적으로 홀 소자를 사용하여 논리 게이트 구성하였다[L. Kothari, and N. P. Carter, IEEE Transaction on computers 56, 161 (2007)]. 이 기술에 따르면 마이 크로 마그넷의 국소자기장 형성 기술을 주목할 만하나, 재설정 기능에 기존 CMOS 소자를 사용하였다는 문제점이 있다. 즉, 100% 자기논리소자라 부를 수 없다. In addition, at the University of Illinois at Urbana-Champaign in the United States, a logic gate is constructed using the Hall effect of a micro-magnet installed on a semiconductor, that is, a Hall element partially in the conventional CMOS [L. Kothari, and N. P. Carter, IEEE Transaction on computers 56, 161 (2007). According to this technique, the local magnetic field formation technique of the micro magnet is noteworthy, but there is a problem that the conventional CMOS device is used for the reset function. That is, it cannot be called 100% magnetic logic element.

그 외 자구벽이동기술[D. A. Allwood, G. Xiong, C. C. Faulkner, D. Atkinson, D. Petit, R. P. Cowburn, Science 309, 1688 (2005)], 탄소나노튜브[I. Zutic and M. Fuhrer, Nature Phys. 1, 85 (2005); S. Sahoo, et al. Nature Phys. 1, 99 (2005)], 단전자 트랜지스터기술[P. N. Hai, S. Sugahara and M. Tanaka, Japanese Journal of Appled Physics 46, 6579 (2007)], 등 다양한 기술이 자기논리소자를 실현하기 위해 도입되고 있으나, 아직은 학술적 의의만 있고 대전력의 필요, 대량생산의 어려움, 극저온에서만 실현 가능한 문제점들이 있다. Other magnetic domain wall moving technology [D. A. Allwood, G. Xiong, C. C. Faulkner, D. Atkinson, D. Petit, R. P. Cowburn, Science 309, 1688 (2005)], carbon nanotubes [I. Zutic and M. Fuhrer, Nature Phys. 1, 85 (2005); S. Sahoo, et al. Nature Phys. 1, 99 (2005)], single-electron transistor technology [P. N. Hai, S. Sugahara and M. Tanaka, Japanese Journal of Appled Physics 46, 6579 (2007)], have been introduced to realize magnetic logic devices. Difficulties in mass production, problems that can be realized only at cryogenic temperatures.

상기의 기술들이 공통적으로 극복해야 할 문제는 다음과 같다. 논리회로는 수많은 단위 논리소자의 어레이 형태의 집합적 모임으로 이루어지는데, 이를 위해서 단위 논리소자의 on/off 구별이 분명해야 한다. MTJ, 스핀축적, 자구벽이동 등에 기초한 논리 소자는 단위 논리 소자의 on/off 신호비가 기껏해야 수 배 정도 밖에 안 되므로, 이 정도의 신호비로는 어레이형 논리 소자를 구성할 수 없다. 참고로 CMOS기반 어레이형 논리소자는 저항의 변화가 수 오더(order)인 FET의 스위칭 작용에 의해 동작한다. 그리고 아직까지 상기 기술을 사용한 자기논리소자는 극저온에서 동작하고 있으므로 이를 실용에 쓰기위해 동작온도를 상온으로 올릴 수 있는 부가적 연구가 필요하다.Common problems to be overcome by the above techniques are as follows. Logic circuits consist of a collective collection in the form of an array of numerous unit logic elements. For this purpose, the on / off distinction between unit logic elements must be clear. Logic elements based on MTJ, spin accumulation, magnetic domain wall movement, and the like have an on / off signal ratio of unit logic elements at most several times, and thus, an array type logic element cannot be formed at this signal ratio. For reference, CMOS-based array logic devices are operated by the switching action of the FET whose resistance changes by several orders. And yet, since the magnetic logic device using the above technique is operating at very low temperatures, additional research is required to increase the operating temperature to room temperature in order to use it for practical use.

본 발명은 자기논리소자응용을 위해 자기장 제어 눈사태현상을 이용하여 상온 동작하는 InSb 기반 스위칭 소자 및 그의 형성 방법을 제공한다.The present invention provides an InSb-based switching device that operates at room temperature using a magnetic field control avalanche for magnetic logic device application, and a method of forming the same.

본 발명의 스위칭 소자는, 자기장을 수직 또는 수평 방향으로 인가시, 일 방향에서 대향하는 타 방향으로 제1 Hall 전계를 형성하도록 동작하는 p형 반도체; 및 상기 p형 반도체와 동일한 방향으로 인가된 자기장에 따라 상기 타 방향에서 대향하는 일 방향으로 제2 Hall 전계를 형성하여 상기 제1 Hall 전계를 억제시키도록 형성된 n형 반도체를 포함한다.The switching device of the present invention comprises: a p-type semiconductor operative to form a first Hall electric field in another direction opposite to one direction when a magnetic field is applied in a vertical or horizontal direction; And an n-type semiconductor formed to suppress the first Hall electric field by forming a second Hall electric field in one direction opposite to the other direction according to a magnetic field applied in the same direction as the p-type semiconductor.

또한 본 발명의 스위칭 소자 형성 방법은, a) 자기장을 수직 또는 수평 방향으로 인가시, 일 방향에서 대향하는 타 방향으로 제1 Hall 전계를 형성하도록 p형 반도체를 형성하는 단계; 및 b) 상기 p형 반도체와 동일한 방향으로 인가된 자기장에 따라 상기 타 방향에서 대향하는 일 방향으로 제2 Hall 전계를 형성하여 상기 제1 Hall 전계를 억제시킬 수 있는 n형 반도체를 상기 p형 반도체 위에 형성하는 단계를 포함한다.In addition, the switching element forming method of the present invention, a) when the magnetic field is applied in the vertical or horizontal direction, forming a p-type semiconductor to form a first Hall electric field in the other direction opposite to one direction; And b) an n-type semiconductor capable of suppressing the first Hall electric field by forming a second Hall electric field in one direction opposite to the other direction according to a magnetic field applied in the same direction as the p-type semiconductor. Forming above.

본 발명의 스위칭 소자는 400%이상의 자기전도 변화가 가능하고, 자기장에 의해 소자의 on/off가 결정되어 기억 및 논리소자로 이용될 수 있다. 더욱이 본 소자는 상온에서 동작이 가능하고, 비휘발성(non-volatility)이며 재설정 가능(re-configurable)하다.The switching element of the present invention can change the magnetic conductivity of more than 400%, the on / off of the element is determined by the magnetic field can be used as a memory and a logic element. Moreover, the device can operate at room temperature, is non-volatility and re-configurable.

본 발명의 InSb는 상온 전자이동도 40,000cm2/Vs 이상의 고속 전자이동도의 특성을 보이므로, 소자의 동작속도가 수백 GHz이상의 초고속이 가능하다. 즉, 본 발명의 스위칭 소자는 자기논리소자라는 "기능"뿐 아니라 "동작속도"에서도 차세대 반도체소자 및 회로로 응용되기 적절한 소자이다. 소자의 설계 및 공정의 개선에 의해 소자의 성능은 더욱 향상될 수 있으며, 400%의 자기전도 변화는 측정 장치의 제한 내에서 얻어진 값이므로, 측정 장치의 개선에 따라 최대 자기전도 변화는 더욱 커질 수 있다. InSb of the present invention exhibits the characteristics of high-speed electron mobility of room temperature electron mobility of 40,000 cm 2 / Vs or more, and thus the device can operate at a very high speed of several hundred GHz or more. That is, the switching device of the present invention is a device suitable for application to next-generation semiconductor devices and circuits not only in the "function" of the magnetic logic device but also in the "operation speed". The performance of the device can be further improved by improving the design and process of the device, and since the change in the magnetic conductivity of 400% is obtained within the limits of the measuring device, the maximum magnetic conductivity change can be increased with the improvement of the measuring device. have.

이하 첨부된 도면을 참조하여 본 발명의 실시예들에 대해 상세히 설명한다. 다만, 이하의 설명에서는 본 발명의 요지를 불필요하게 흐릴 우려가 있는 경우, 널리 알려진 기능이나 구성에 관한 구체적 설명은 생략하기로 한다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the following description, well-known functions or constructions will not be described in detail if they obscure the subject matter of the present invention.

도 1은 본 발명의 실시예에 따른 눈사태 현상을 설명하기 위한 예시도이고, 도 2는 본 발명의 실시예에 따른 외부 전압에 따른 반도체에서의 전류 흐름을 보이는 예시도이다. 반도체에서 눈사태 현상(Avalanche process)이란 자유전자가 외부 전압에 의해 생성된 전기장에 의해 가속될 경우 속도가 어느 이상이 되어 충분한 운동에너지를 얻었을 때, 반도체내의 원자와 충돌하여 부가적인 자유전자를 만들어 내는 현상이다. 전기장이 충분히 크다면, 원래의 자유전자와 부가적인 자유전자 모두 가속되므로 반도체내의 자유전자는 지수적으로 증가하게 된다. 이 결과를 외부에서 볼 때 반도체는 도 2에 도시된 바와 같이 일정 전압이상에서 전류가 갑작스럽 게 증가하는 현상을 보여 마치 일종의 스위치와 같이 동작한다. 이런 현상은 반도체내에서는 일반적인 현상이지만, 전하(특히 전자)의 이동도가 클 때 용이하게 발생한다.1 is an exemplary view for explaining an avalanche phenomenon according to an embodiment of the present invention, Figure 2 is an illustration showing a current flow in the semiconductor according to the external voltage according to an embodiment of the present invention. The avalanche process in a semiconductor is when the free electrons are accelerated by an electric field generated by an external voltage, when the velocity is above a certain level and a sufficient kinetic energy is obtained, they collide with atoms in the semiconductor to create additional free electrons. It is a phenomenon. If the electric field is large enough, both free and additional free electrons are accelerated and the free electrons in the semiconductor increase exponentially. When viewed from the outside, the semiconductor shows a phenomenon in which a current suddenly increases above a certain voltage as shown in FIG. 2, and thus acts as a kind of switch. This phenomenon is common in semiconductors, but occurs easily when the mobility of charges (especially electrons) is large.

도 3에 도시된 바와 같이 만약 반도체에 외부 자기장(B-field)이 부가적으로 자유전자의 운동 방향(Ex)과 수직으로 가해진다면, 자유 전자는 자기장내에서 원형운동을 한다. 시간이 경과하면 자유전자의 운동에너지가 감소하여 눈사태 현상은 억제된다.As shown in FIG. 3, if an external magnetic field B-field is additionally applied perpendicularly to the direction of motion E x of the free electrons, the free electrons are circular in the magnetic field. Over time, the kinetic energy of the free electrons decreases to suppress the avalanche phenomenon.

도 4에 도시된 바와 같이 소자의 폭이 좁아진다면, 소자 양옆 벽의 edge state를 통해 jump하듯이 흐르는 전자의 비율이 높아지게 된다. 이는 자기장에 의한 전하의 원형운동에 영향 받지 않으므로, 눈사태 현상은 상대적으로 강화된다. 즉, 소자의 폭이 좁을수록 눈사태 현상은 강화된다. As shown in FIG. 4, when the width of the device is narrowed, the ratio of electrons flowing as if jumping through the edge state of the side walls of the device is increased. Since it is not affected by the circular motion of electric charges by magnetic fields, the avalanche phenomenon is relatively enhanced. In other words, the narrower the width of the device, the more the avalanche phenomenon is enhanced.

도 5는 본 발명의 실시예에 따른 자기장에 의해 형성된 Hall 전위에 따른 눈사태 현상의 강화를 보이는 예시도이다. 자기장이 가해지면, 소자내의 전하의 재분포로 인해 Hall 전계(

Figure 112009071073371-pat00001
)가 형성된다. 이때 반도체 내부의 자유전자는 Hall 전계(
Figure 112009071073371-pat00002
)와 주어진 인가전압에 의한 전계(
Figure 112009071073371-pat00003
)의 합을 전계로 느끼고, 가속된다. 이 경우 전하의 가속으로 인하여 운동에너지가 증가하여 결과적으로 눈사태 현상은 강화된다. 5 is an exemplary view showing the enhancement of the avalanche phenomenon according to the Hall potential formed by the magnetic field according to the embodiment of the present invention. When a magnetic field is applied, the Hall
Figure 112009071073371-pat00001
) Is formed. Free electrons inside the semiconductor
Figure 112009071073371-pat00002
) And the electric field due to a given applied voltage (
Figure 112009071073371-pat00003
The sum of) is felt by the electric field and is accelerated. In this case, the kinetic energy increases due to the acceleration of the charge, and as a result, the avalanche phenomenon is intensified.

도 6a 및 6b는 본 발명의 실시예에 따른 소자의 설계 방향을 보이는 예시도 이다. 도 6a에서 보이는 바와 같이 p-형 반도체 상에 n-형 반도체를 성장시켜 소자에 수직한 방향(B-field1)으로 예컨대, 아래쪽에서 위쪽 방향으로 자기장을 가했을 경우 p-형 반도체에서는 소자의 오른쪽 방향에 (+)극이 형성되고 소자의 왼쪽 방향에 (-)극이 형성되어 오른쪽에서 왼쪽 방향으로 Hall 전계가 형성되고, n-형 반도체에서는 소자의 왼쪽 방향에 (+)극이 형성되고 소자의 오른쪽 방향에 (-)극이 형성되어 왼쪽에서 오른쪽 방향으로 Hall 전계가 형성되어 n-형 반도체와 p-형 반도체에서의 자기장에 의한 Hall 전계는 서로 상쇄된다. 또한, 소자에 수직한 방향으로 예컨대, 위쪽에서 아래쪽 방향으로 자기장을 가했을 경우 p-형 반도체에서는 소자의 왼쪽 방향에 (+)극이 형성되고 소자의 오른쪽 방향에 (-)극이 형성되어 왼쪽에서 오른쪽 방향으로 Hall 전계가 형성되고, n-형 반도체에서는 소자의 오른쪽 방향에 (+)극이 형성되고 소자의 왼쪽 방향에 (-)극이 형성되어 오른쪽에서 왼쪽 방향으로 Hall 전계가 형성되어 n-형 반도체와 p-형 반도체에서의 자기장에 의한 Hall 전계는 서로 상쇄된다. 6A and 6B are exemplary views showing a design direction of a device according to an embodiment of the present invention. As shown in FIG. 6A, when an n-type semiconductor is grown on a p-type semiconductor and a magnetic field is applied in a direction perpendicular to the device (B-field1), for example, from bottom to top, the right direction of the device in the p-type semiconductor A positive electrode is formed at the left side of the device, and a negative electrode is formed at the left side of the device to form a Hall electric field from right to left.In an n-type semiconductor, a positive electrode is formed at the left side of the device. The negative pole is formed in the right direction and the Hall electric field is formed from the left to the right, and the Hall electric field caused by the magnetic fields in the n-type semiconductor and the p-type semiconductor cancels each other out. In the case of applying a magnetic field in a direction perpendicular to the device, for example, from top to bottom, in a p-type semiconductor, a positive electrode is formed on the left side of the device and a negative electrode is formed on the right side of the device. Hall electric field is formed in the right direction, and in the n-type semiconductor, a positive electrode is formed in the right direction of the device and a negative electrode is formed in the left direction of the device, and a Hall electric field is formed in the right-to-left direction. Hall fields caused by magnetic fields in the p-type semiconductor and the p-type semiconductor cancel each other out.

도 6b에서 보이는 바와 같이 p-형 반도체 상에 n-형 반도체를 성장시켜 소자에 평행한 방향(B-field2)으로 예컨대, 왼쪽에서 오른쪽 방향으로 자기장을 가했을 경우 p-형 반도체에서는 소자의 아래쪽 방향에 (+)극이 형성되고 소자의 위쪽 방향에 (-)극이 형성되어 아래쪽에서 위쪽 방향으로 Hall 전계가 형성되고, n-형 반도체에서는 소자의 위쪽 방향에 (+)극이 형성되고 소자의 아래쪽 방향에 (-)극이 형성되어 위쪽에서 아래쪽 방향으로 Hall 전계가 형성되어 n-형 반도체와 p-형 반도체에서의 자기장에 의한 Hall 전계는 서로 상쇄된다. 또한, 소자에 평행한 방향 예 컨대 오른쪽에서 왼쪽 방향으로 자기장을 가했을 경우 p-형 반도체에서는 소자의 위쪽 방향에 (+)극이 형성되고 소자의 아래쪽 방향에 (-)극이 형성되어 위쪽에서 아래쪽 방향으로 Hall 전계가 형성되고, n-형 반도체에서는 소자의 아래쪽 방향에 (+)극이 형성되고 소자의 위쪽 방향에 (-)극이 형성되어 아래쪽에서 위쪽 방향으로 Hall 전계가 형성되어 n-형 반도체와 p-형 반도체에서의 자기장에 의한 Hall 전계는 서로 상쇄된다.As shown in FIG. 6B, when an n-type semiconductor is grown on a p-type semiconductor and a magnetic field is applied in a direction parallel to the device (B-field2), for example, from left to right, the downward direction of the device in the p-type semiconductor A positive electrode is formed on the device, and a negative electrode is formed on the upper side of the device to form a Hall field from the bottom to the upper side.In the n-type semiconductor, a positive electrode is formed on the upper side of the device. The negative pole is formed in the downward direction, and the Hall electric field is formed from the upper to the downward direction, and the Hall electric field caused by the magnetic fields in the n-type semiconductor and the p-type semiconductor cancels each other out. In addition, when a magnetic field is applied in a direction parallel to the device, for example, from right to left, in a p-type semiconductor, a positive electrode is formed in the upper direction of the device, and a negative electrode is formed in the downward direction of the device. Hall field is formed in the direction, and in the n-type semiconductor, (+) pole is formed in the downward direction of the device, and (-) pole is formed in the upward direction of the device, and the Hall electric field is formed in the downward direction from the n-type semiconductor. Hall fields caused by magnetic fields in semiconductors and p-type semiconductors cancel each other out.

이와 같이 p-형 반도체 상에 n-형 반도체를 성장시키고, p-형 반도체 상에 n-형 반도체에 동일한 방향으로 자기장을 인가하면 Hall 효과를 억제시킬 수 있어 눈사태 현상을 방지할 수 있다.As such, when the n-type semiconductor is grown on the p-type semiconductor and the magnetic field is applied to the n-type semiconductor on the p-type semiconductor in the same direction, the Hall effect can be suppressed, thereby preventing an avalanche phenomenon.

도 7은 본 발명의 실시예에 따른 스위칭 소자의 예시도이다. 본 실시예에서는 상온에서 40,000cm2/Vs 이상의 전자이동도를 갖는 InSb를 반도체 물질로 사용한다. 본 실시예에서는 ion getter 펌프 및 Cryogenic 펌프를 주 펌프로 사용하는 Compact 21E 분자선성장장비(MBE)를 이용하여 소자를 제작한다. As 및 Sb 소스 공급 장치로 Valved cracker를 사용한다. In 및 Ga 소스 공급원으로 일반적인 K-cell을 사용하며, p형 도핑을 위해 Be를 사용한다. 620℃의 고온 As 분위기하에서 표면 산화막을 제거한 반절연 GaAs 반도체 기판(미도시) 상에 반절연 GaAs buffer(66)를 580℃도에서 약 300nm 두께로 성장시키고, Be을 사용하여 p형 InSb층(65)을 6um 두께로 성장시킨다. p형 InSb층(65)의 도핑(doping) 밀도는 4.448x1017/cm3 이고, 홀(hole)의 이동도는 415 cm2/Vs로 측정된다. p형 InSb층(65) 위에 의도적으로 도핑하지 않은 n형 InSb층(64)을 0.2um 두께로 성장시켜 본 발명의 스위칭 소자를 형성하였으며, n형 InSb층(64)의 도핑 밀도는 2.7x1016/cm3 이고, 전자의 이동도는 40,000 cm2/Vs로 측정된다. 7 is an exemplary view of a switching device according to an embodiment of the present invention. In the present embodiment, InSb having an electron mobility of 40,000 cm 2 / Vs or more at room temperature is used as a semiconductor material. In this embodiment, the device is manufactured using a Compact 21E Molecular Line Growth Equipment (MBE) using an ion getter pump and a Cryogenic pump as main pumps. Valved crackers are used for As and Sb source feeders. Common K-cells are used for In and Ga source sources, and Be is used for p-type doping. A semi-insulated GaAs buffer 66 is grown to about 300 nm at 580 ° C. on a semi-insulated GaAs semiconductor substrate (not shown) in which a surface oxide film is removed under a high temperature As atmosphere of 620 ° C., and a p-type InSb layer is formed using Be. 65) is grown to 6um thick. The doping density of the p-type InSb layer 65 is 4.448x10 17 / cm 3, and the mobility of the holes is measured at 415 cm 2 / Vs. The n-type InSb layer 64 which was not intentionally doped on the p-type InSb layer 65 was grown to a thickness of 0.2 um to form the switching device of the present invention, and the doping density of the n-type InSb layer 64 was 2.7x10 16. / cm 3 , and the electron mobility is measured at 40,000 cm 2 / Vs.

위의 과정으로 형성된 스위칭 소자를 일반적인 식각공정을 이용하여 소자간의 절연이 가능하도록 충분한 깊이(예를 들어 9μm 이상)로 식각하여 메사(mesa)를 형성한다. 전기적 접촉을 위한 금속 컨텍트층(61)은 n형 InSb층(64) 위에 인듐 또는 타이타늄/금/인듐 다층막을 전자빔증발기를 이용하여 형성한다. 게이트 절연막(62) 및 게이트 금속(63)은 계속된 측정을 위한 구조로 n형 InSb층(64) 위에 형성된다. 소자의 길이는 100um로 금속 컨텍트층(61)간의 거리를 나타내고, 소자의 너비는 10um 일 수 있다.The switching element formed by the above process is etched to a sufficient depth (for example, 9μm or more) to enable insulation between the elements using a general etching process to form a mesa (mesa). A metal contact layer 61 for electrical contact is formed on the n-type InSb layer 64 using an indium or titanium / gold / indium multilayer film using an electron beam evaporator. Gate insulating film 62 and gate metal 63 are formed over n-type InSb layer 64 in a structure for continued measurement. The length of the device is 100 um, indicating the distance between the metal contact layers 61, and the width of the device may be 10 um.

본 실시예에서 반도체 기판은 GaAs, InP, Si, Ge, GaP, 사파이어, 세라믹, glass 및 quartz 등의 반절연 또는 반전도 반도체 및 도체를 포함할 수 있고, 버퍼층은 반도체 기판이 GaAs 일 경우 InGaPㅇAlGaP, 반도체 기판이 InP 일 경우 InAlAs, 반도체 기판이 사파이어일 경우 Ga(Al)N, 반도체 기판이 Si 일 경우 SiOx, SiNx, Ga(Al)N 를 포함할 수 있다. 그리고, p형 반도체는 Be을 사용하여 도핑(doping)된 InSb 반도체를 포함하고, n형 반도체는 도핑되지 않은 InSb 반도체를 포함할 수 있다.In the present embodiment, the semiconductor substrate may include semi-insulated or semi-conducting semiconductors and conductors such as GaAs, InP, Si, Ge, GaP, sapphire, ceramic, glass, and quartz, and the buffer layer may be InGaPO when the semiconductor substrate is GaAs. AlGaP, InAlAs when the semiconductor substrate is InP, Ga (Al) N when the semiconductor substrate is Sapphire, and SiOx, SiNx, Ga (Al) N when the semiconductor substrate is Si. The p-type semiconductor may include an InSb semiconductor doped with Be, and the n-type semiconductor may include an undoped InSb semiconductor.

도 8은 상온에서 자기장이 소자의 표면에 수직하게 가해질 때(도 6a 참조) 두 금속 컨텍트층(61)간의 자기장의 변화에 따른 전류 변화를 보이는 예시도이고, 도 9는 상온에서 자기장이 소자의 표면에 수직하게 가해질 때(도 6a 참조) 두 금속 컨텍트층(61)간의 인가전압의 변화에 따른 전류 변화를 보이는 예시도이다. 도 8 및 도 9를 참조하면 자기장에 의한 Hall 전계의 억제로 인해 억제되는 눈사태현상을 보이는 것으로, 자기장의 변화에 따라 일정 전압에서 급격한 전류의 변화를 보인다. 이는 일정 전압을 기준으로 스위칭 효과가 있음을 나타내며, 자기장에 의한 눈사태 효과의 상온 측정 결과이다. 자기전도의 변화는 400%이상이며, 인가전압에 따른 자기전도의 변화도 나타낸다.FIG. 8 is an exemplary view showing a change in current according to a change in a magnetic field between two metal contact layers 61 when a magnetic field is applied perpendicular to the surface of the device at room temperature (see FIG. 6A), and FIG. When applied perpendicular to the surface (see Fig. 6a) is an exemplary view showing a change in current according to the change in the applied voltage between the two metal contact layer 61. 8 and 9 show an avalanche phenomenon suppressed by the suppression of the Hall electric field by the magnetic field, and shows a sudden change in the current at a constant voltage according to the change of the magnetic field. This indicates that there is a switching effect based on a constant voltage, and is the result of room temperature measurement of the avalanche effect by the magnetic field. The change in magnetic conductivity is 400% or more, and the change in magnetic conductivity according to the applied voltage is also shown.

도 10은 상온에서 자기장이 소자의 표면과 수평하게 가해질 때(도 6b 참조) 두 금속 컨텍트층(61)간의 자기장의 변화에 따른 전류 변화를 보이는 예시도이고, 도 11은 상온에서 자기장이 소자의 표면과 수평하게 가해질 때(도 6b 참조) 두 금속 컨텍트층(61)간의 인가전압의 변화에 따른 전류 변화를 보이는 예시도이다. 도 10 및 도 11을 참조하면, 자기장이 소자에 수직한 방향으로 인가되었을 경우에 비해 자기장이 소자에 평행한 방향으로 인가되면 edge 전류의 효과에 의해 강화되는 눈사태현상을 보이는 것으로 자기장의 변화에 따라 일정 전압에서 급격한 전류의 변화를 보인다. 이는 일정 전압을 기준으로 스위칭 효과가 있음을 나타내며, 또한 자기장에 의한 눈사태효과의 상온 측정 결과이다. 자기전도의 변화는 400%이상이며, 인가전압에 따른 자기전도의 변화도 나타낸다.FIG. 10 is an exemplary view showing a current change according to a change in a magnetic field between two metal contact layers 61 when a magnetic field is applied horizontally to the surface of the device at room temperature (see FIG. 6B), and FIG. When applied horizontally to the surface (see Fig. 6b) is an exemplary view showing the current change according to the change in the applied voltage between the two metal contact layer 61. Referring to FIGS. 10 and 11, when the magnetic field is applied in a direction parallel to the device, the avalanche phenomenon is enhanced by the effect of edge current. It shows a sharp current change at a certain voltage. This indicates that there is a switching effect based on a constant voltage, and is also the result of room temperature measurement of the avalanche effect by the magnetic field. The change in magnetic conductivity is 400% or more, and the change in magnetic conductivity according to the applied voltage is also shown.

예를 들어 도 9를 참조하면, 본 발명의 스위칭 소자에 6.7V의 인가전압을 가했을 때 소자에 가해지는 자기장이 200 가우스 이상이라면 소자에 흐르는 전류는 20 mA이하이고, 자기장이 가해지지 않는다면 100mA 이상의 큰 전류가 흐를 수 있음 을 알 수 있다. 본 실시 예에서 측정에 사용한 측정 장치의 전류 제한이 100mA이므로 측정 전류의 최대값이 100mA로 제한된다. 측정 장치의 개선에 의해 최대로 흐를 수 있는 전류값은 변경될 수 있다. 즉 400%이상의 자기전도 변화가 가능할 수 있다. For example, referring to FIG. 9, when the applied voltage of 6.7 V is applied to the switching device of the present invention, the current flowing through the device is 20 mA or less, if the magnetic field is 200 gauss or more, and 100 mA or more if the magnetic field is not applied. It can be seen that a large current can flow. Since the current limit of the measuring device used for the measurement in this embodiment is 100 mA, the maximum value of the measured current is limited to 100 mA. With the improvement of the measuring device the current value which can flow to the maximum can be changed. That is, a change in magnetic conductivity of 400% or more may be possible.

또한, 도 8 내지 도 11은 상온에서 자기장이 각각 소자의 표면과 수직하거나, 전류의 방향과 수직으로 가해질 때 두 금속 컨텍트층(61)간의 인가전압과 자기장의 변화에 따른 전류 변화를 보인다. 도 8내지 도 11의 도면을 참조하면 각 실시 예에서 자기장의 방향에 따라 단일 소자 내에서 인가전압 및 자기장의 변화에 따른 자기전도의 변화 방향의 선택이 가능함을 보인다. 이는 소자의 설계의 자유도를 증가시킨다.8 to 11 show changes in applied voltage and magnetic field between two metal contact layers 61 when the magnetic field is perpendicular to the surface of the device or perpendicular to the direction of the current at room temperature. Referring to the drawings of FIGS. 8 to 11, it is possible to select the change direction of the magnetic conductance according to the change of the applied voltage and the magnetic field in a single device according to the direction of the magnetic field in each embodiment. This increases the freedom of design of the device.

상기 방법들은 특정 실시예들을 통하여 설명되었지만, 상기 방법들은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의해 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광데이터 저장장치 등이 있으며, 또한 케리어 웨이브(예를 들어 인터넷을 통한 전송)의 형태로 구현되는 것도 포함한다. 또한, 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고, 상기 실시예들을 구현하기 위한 기능적인(functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야 의 프로그래머들에 의해 용이하게 추론될 수 있다.While the above methods have been described through specific embodiments, the methods may also be implemented as computer readable code on a computer readable recording medium. Computer-readable recording media include all kinds of recording devices that store data that can be read by a computer system. Examples of computer-readable recording media include ROM, RAM, CD-ROM, magnetic tape, floppy disks, optical data storage devices, and the like, which are also implemented in the form of carrier waves (for example, transmission over the Internet). Include. The computer readable recording medium can also be distributed over network coupled computer systems so that the computer readable code is stored and executed in a distributed fashion. In addition, functional programs, codes, and code segments for implementing the above embodiments can be easily inferred by programmers in the art to which the present invention belongs.

또한, 본 명세서에서는 본 발명이 일부 실시예들과 관련하여 설명되었지만, 본 발명이 속하는 기술분야의 당업자가 이해할 수 있는 본 발명의 정신 및 범위를 벗어나지 않는 범위에서 다양한 변형 및 변경이 이루어질 수 있다는 점을 알아야 할 것이다. 또한, 그러한 변형 및 변경은 본 명세서엣 첨부된 특허청구의 범위 내에 속하는 것으로 생각되어야 한다. In addition, while the present invention has been described in connection with some embodiments, it is to be understood that various modifications and changes can be made without departing from the spirit and scope of the invention as will be understood by those skilled in the art. You will need to know Also, such modifications and variations are intended to fall within the scope of the claims appended hereto.

도 1은 본 발명의 실시예에 따른 눈사태 현상을 설명하기 위한 예시도.1 is an exemplary view for explaining an avalanche phenomenon according to an embodiment of the present invention.

도 2는 본 발명의 실시예에 따른 외부 전압에 따른 반도체에서의 전류 흐름을 보이는 예시도.2 is an exemplary view showing a current flow in a semiconductor according to an external voltage according to an embodiment of the present invention.

도 3은 본 발명의 실시예에 따른 자기장이 가해졌을 때 자유전자의 원형운동이 눈사태현상을 억제하는 것을 보이는 예시도.3 is an exemplary view showing that the circular motion of free electrons suppresses an avalanche when a magnetic field is applied according to an embodiment of the present invention.

도 4는 본 발명의 실시예에 따른 자기장이 가해졌을 때 소자의 선폭이 눈사태현상에 끼치는 영향을 보이는 예시도.Figure 4 is an exemplary view showing the effect of the line width of the device affects the avalanche when a magnetic field is applied according to an embodiment of the present invention.

도 5는 본 발명의 실시예에 따른 자기장에 의해 형성된 Hall 전위에 따른 눈사태 현상의 강화에 대해 나타내고 있는 예시도.5 is an exemplary view showing the enhancement of the avalanche phenomenon according to the Hall potential formed by the magnetic field according to the embodiment of the present invention.

도 6a 및 도 6b는 본 발명의 실시예에 따른 Hall 전계 상쇄를 위한 방법을 보이는 예시도. 6A and 6B are exemplary views showing a method for canceling Hall electric field according to an embodiment of the present invention.

도 7은 본 발명의 실시예에 따른 스위칭 소자를 보이는 예시도. 7 is an exemplary view showing a switching device according to an embodiment of the present invention.

도 8 내지 도 11은 본 발명의 실시예에 따른 전류 변화를 보이는 예시도.8 to 11 is an exemplary view showing a change in current according to an embodiment of the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

61: 컨텍트층 61: contact layer

62: 게이트 절연막62: gate insulating film

63: 게이트 금속63: gate metal

64: n형 반도체64: n-type semiconductor

65: p형 반도체65 p-type semiconductor

66: GaAs 버퍼층66: GaAs buffer layer

Claims (17)

스위칭 소자에 있어서,In the switching element, 자기장을 수직 또는 수평 방향으로 인가시, 일 방향에서 대향하는 타 방향으로 제1 Hall 전계를 형성하도록 동작하는 p형 반도체; 및 A p-type semiconductor operable to form a first Hall electric field in another direction opposite to one direction when the magnetic field is applied in a vertical or horizontal direction; And 상기 p형 반도체와 동일한 방향으로 인가된 자기장에 따라 상기 타 방향에서 대향하는 일 방향으로 제2 Hall 전계를 형성하여 상기 제1 Hall 전계를 억제시키도록 형성된 n형 반도체를 포함하는 스위칭 소자.And an n-type semiconductor formed to suppress the first Hall electric field by forming a second Hall electric field in one direction opposite to the other direction according to a magnetic field applied in the same direction as the p-type semiconductor. 제1항에 있어서,The method of claim 1, 상기 자기장을 수직으로 아래쪽에서 위쪽 방향으로 인가시, 상기 p형 반도체에서는 오른쪽에서 왼쪽으로 상기 제1 Hall 전계를 형성하고, 상기 n형 반도체에서는 왼쪽에서 오른쪽으로 상기 제2 Hall 전계를 형성하며, When the magnetic field is applied vertically downward to upward, the first Hall electric field is formed from right to left in the p-type semiconductor, and the second Hall electric field is formed from left to right in the n-type semiconductor. 상기 자기장을 수직으로 위쪽에서 아래쪽 방향으로 인가시, 상기 p형 반도체에서는 왼쪽에서 오른쪽으로 상기 제1 Hall 전계를 형성하고, 상기 n형 반도체에서는 오른쪽에서 왼쪽으로 상기 제2 Hall 전계를 형성하는 스위칭 소자.When the magnetic field is applied vertically from top to bottom, the switching element to form the first Hall electric field from left to right in the p-type semiconductor, and the second Hall electric field from right to left in the n-type semiconductor . 제1항에 있어서,The method of claim 1, 상기 자기장을 수평으로 왼쪽에서 오른쪽 방향으로 인가시, 상기 p형 반도체에서는 아래쪽에서 위쪽으로 상기 제1 Hall 전계를 형성하고, 상기 n형 반도체에서 는 위쪽에서 아래쪽으로 상기 제2 Hall 전계를 형성하고, When the magnetic field is applied horizontally from left to right, the first Hall electric field is formed from the bottom to the upper side in the p-type semiconductor, and the second Hall electric field is formed from the upper side to the lower side in the n-type semiconductor. 상기 자기장을 수평으로 오른쪽에서 왼쪽 방향으로 인가시, 상기 p형 반도체에서는 위쪽에서 아래쪽으로 상기 제1 Hall 전계를 형성하고, 상기 n형 반도체에서는 아래쪽에서 위쪽으로 상기 제2 Hall 전계를 형성하는 스위칭 소자.When the magnetic field is applied horizontally from right to left, the switching element to form the first Hall electric field from top to bottom in the p-type semiconductor, and the second Hall electric field from bottom to top in the n-type semiconductor . 제1항 내지 제3항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 3, 상기 p형 반도체는,The p-type semiconductor, 반도체 기판위에 형성된 버퍼층 위에 형성되는 스위칭 소자.A switching element formed over a buffer layer formed on a semiconductor substrate. 제4항에 있어서,5. The method of claim 4, 상기 p형 반도체 및 상기 n형 반도체는,The p-type semiconductor and the n-type semiconductor, 수평 또는 수직의 동일한 방향으로 자기장이 인가된 경우 각각에 의해 형성된 상기 제1 및 제2 Hall 전계를 억제시키도록 두께 및 도핑(doping) 농도가 조절 가능한 스위칭 소자.A switching element in which thickness and doping concentration are adjustable so as to suppress the first and second Hall electric fields formed by each when a magnetic field is applied in the same direction horizontally or vertically. 제5항에 있어서,The method of claim 5, 상기 p형 반도체는, 두께 6um, 도핑(doping) 밀도는 4.448x1017/cm3 이고The p-type semiconductor, a thickness of 6um, the doping density is 4.448x10 17 / cm 3 상기 n형 반도체는, 두께 0.2um, 도핑 밀도는 2.7x1016/cm3 인 것을 특징으로 하는 스위칭 소자.The n-type semiconductor, the switching element, characterized in that the thickness 0.2um, the doping density is 2.7x10 16 / cm 3 . 제6항에 있어서,The method of claim 6, 상기 스위칭 소자의 전기 접촉을 위한 컨텍트층; 및A contact layer for electrical contact of said switching element; And 각종 측정을 위한 게이트Gate for various measurements 를 더 포함하는 스위칭 소자.Switching element further comprising. 제7항에 있어서,The method of claim 7, wherein 상기 컨텍트층은,The contact layer, 상기 n형 반도체 위에 형성되고, 인듐 단일막 또는 타이타늄-금-인듐 다층막인 것을 특징으로 하는 스위칭 소자.The switching element formed on the said n-type semiconductor, It is an indium single film or a titanium-gold-indium multilayer film. 제8항에 있어서,The method of claim 8, 상기 반도체 기판은 GaAs, InP, Si, Ge, GaP, 사파이어, 세라믹, glass 및 quartz와, 이들의 혼합물로부터 구성된 군으로부터 선택된 반절연 또는 반전도 반도체 및 도체를 포함하는 스위칭 소자.The semiconductor substrate includes a semi-insulating or semiconducting semiconductor and a conductor selected from the group consisting of GaAs, InP, Si, Ge, GaP, Sapphire, ceramic, glass and quartz, and mixtures thereof. 제9항에 있어서,10. The method of claim 9, 상기 버퍼층은,The buffer layer, 상기 반도체 기판이 GaAs 일 경우 InGaP, AlGaP, If the semiconductor substrate is GaAs, InGaP, AlGaP, 상기 반도체 기판이 InP일 경우 InAlAs, 상기 반도체 기판이 사파이어일 경 우 Ga(Al)N, InAlAs when the semiconductor substrate is InP, Ga (Al) N, when the semiconductor substrate is Sapphire 상기 반도체 기판이 Si일 경우 SiOx, SiNx, Ga(Al)N를 포함하고, When the semiconductor substrate is Si, it contains SiOx, SiNx, Ga (Al) N, 상기 p형 반도체는 Be을 사용하여 도핑(doping)된 InSb 반도체를 포함하며, The p-type semiconductor includes an InSb semiconductor doped using Be, 상기 n형 반도체는 도핑되지 않은 InSb 반도체를 포함하는 스위칭 소자.And the n-type semiconductor comprises an undoped InSb semiconductor. 스위칭 소자 형성 방법에 있어서,In the switching element formation method, a) 자기장을 수직 또는 수평 방향으로 인가시, 일 방향에서 대향하는 타 방향으로 제1 Hall 전계를 형성하도록 p형 반도체를 형성하는 단계; 및a) forming a p-type semiconductor to form a first Hall electric field in the other direction opposite to one direction when the magnetic field is applied in the vertical or horizontal direction; And b) 상기 p형 반도체와 동일한 방향으로 인가된 자기장에 따라 상기 타 방향에서 대향하는 일 방향으로 제2 Hall 전계를 형성하여 상기 제1 Hall 전계를 억제시킬 수 있는 n형 반도체를 상기 p형 반도체 위에 형성하는 단계를 포함하는 스위칭 소자 형성 방법. b) an n-type semiconductor capable of suppressing the first Hall electric field by forming a second Hall electric field in one direction opposite to the other direction according to a magnetic field applied in the same direction as the p-type semiconductor, on the p-type semiconductor Forming a switching element comprising the step of forming. 제11항에 있어서,The method of claim 11, 상기 p형 반도체는 반도체 기판위에 형성된 버퍼층 위에 형성되며, The p-type semiconductor is formed on a buffer layer formed on a semiconductor substrate, 상기 자기장을 수직으로 아래쪽에서 위쪽 방향으로 인가시, 상기 p형 반도체에서는 오른쪽에서 왼쪽으로 상기 제1 Hall 전계를 형성하고, 상기 n형 반도체에서는 왼쪽에서 오른쪽으로 상기 제2 Hall 전계를 형성하며, When the magnetic field is applied vertically downward to upward, the first Hall electric field is formed from right to left in the p-type semiconductor, and the second Hall electric field is formed from left to right in the n-type semiconductor. 상기 자기장을 수직으로 위쪽에서 아래쪽 방향으로 인가시, 상기 p형 반도체에서는 왼쪽에서 오른쪽으로 상기 제1 Hall 전계를 형성하고, 상기 n형 반도체에서 는 오른쪽에서 왼쪽으로 상기 제2 Hall 전계를 형성하는 스위칭 소자 형성 방법.Switching to form the first Hall electric field from left to right in the p-type semiconductor, and the second Hall electric field from right to left in the n-type semiconductor when the magnetic field is applied vertically from the top to the bottom. Device Formation Method. 제11항에 있어서,The method of claim 11, 상기 p형 반도체는 반도체 기판위에 형성된 버퍼층 위에 형성되며, The p-type semiconductor is formed on a buffer layer formed on a semiconductor substrate, 상기 자기장을 수평으로 왼쪽에서 오른쪽 방향으로 인가시, 상기 p형 반도체에서는 아래쪽에서 위쪽으로 상기 제1 Hall 전계를 형성하고, 상기 n형 반도체에서는 위쪽에서 아래쪽으로 상기 제2 Hall 전계를 형성하고, When the magnetic field is applied horizontally from left to right, the first Hall electric field is formed from the bottom to the upper side in the p-type semiconductor, and the second Hall electric field is formed from the upper side to the lower side in the n-type semiconductor. 상기 자기장을 수평으로 오른쪽에서 왼쪽 방향으로 인가시, 상기 p형 반도체에서는 위쪽에서 아래쪽으로 상기 제1 Hall 전계를 형성하고, 상기 n형 반도체에서는 아래쪽에서 위쪽으로 상기 제2 Hall 전계를 형성하는 스위칭 소자 형성 방법.When the magnetic field is applied horizontally from right to left, the switching element to form the first Hall electric field from top to bottom in the p-type semiconductor, and the second Hall electric field from bottom to top in the n-type semiconductor Forming method. 제11항 내지 제13항 중 어느 한 항에 있어서,14. The method according to any one of claims 11 to 13, 상기 p형 반도체 및 상기 n형 반도체는,The p-type semiconductor and the n-type semiconductor, 수평 또는 수직의 동일한 방향으로 자기장이 인가된 경우 각각에 의해 형성된 상기 제1 및 제2 Hall 전계를 억제시키도록 두께 및 도핑(doping) 농도가 조절 가능하며, When the magnetic field is applied in the same direction horizontally or vertically, the thickness and doping concentration are adjustable to suppress the first and second Hall electric fields formed by each, 상기 p형 반도체는, 두께 6um, 도핑(doping) 밀도는 4.448x1017/cm3 이고The p-type semiconductor, a thickness of 6um, the doping density is 4.448x10 17 / cm 3 상기 n형 반도체는, 두께 0.2um, 도핑 밀도는 2.7x1016/cm3 인 것을 특징으로 하는 스위칭 소자 형성 방법.The n-type semiconductor has a thickness of 0.2um, the doping density is 2.7x10 16 / cm 3 The method of forming a switching element. 제14항에 있어서,The method of claim 14, c) 상기 n형 반도체 위에 상기 스위칭 소자의 전기 접촉을 위한 컨텍트층을 형성하는 단계; 및c) forming a contact layer for electrical contact of the switching element over the n-type semiconductor; And d) 각종 측정을 위한 게이트를 형성하는 단계d) forming gates for various measurements 를 더 포함하는 스위칭 소자 형성 방법.Switching element formation method further comprising. 제15항에 있어서,The method of claim 15, 상기 단계 c)는,Step c) is 인듐 단일막 또는 타이타늄-금-인듐 다층막으로 상기 컨텍트층을 형성하는 것을 특징으로 하는 스위칭 소자 형성 방법.And the contact layer is formed of an indium single layer or a titanium-gold-indium multilayer. 제12항 또는 제13항에 있어서,The method according to claim 12 or 13, 상기 반도체 기판은 GaAs, InP, Si, Ge, GaP, 사파이어, 세라믹, glass 및 quartz와, 이들의 혼합물로부터 구성된 군으로부터 선택된 반절연 또는 반전도 반도체 및 도체를 포함하며, The semiconductor substrate includes a semi-insulating or semiconducting semiconductor and a conductor selected from the group consisting of GaAs, InP, Si, Ge, GaP, Sapphire, ceramic, glass and quartz, and mixtures thereof, 상기 버퍼층은, 상기 반도체 기판이 GaAs 일 경우 InGaP, AlGaP, 상기 반도체 기판이 InP일 경우 InAlAs, 상기 반도체 기판이 사파이어일 경우 Ga(Al)N, 상기 반도체 기판이 Si일 경우 SiOx, SiNx, Ga(Al)N를 포함하고, The buffer layer may include InGaP, AlGaP when the semiconductor substrate is GaAs, InAlAs when the semiconductor substrate is InP, Ga (Al) N when the semiconductor substrate is sapphire, and SiOx, SiNx, Ga ( Al) N, 상기 p형 반도체는 Be을 사용하여 도핑(doping)된 InSb 반도체를 포함하며, The p-type semiconductor includes an InSb semiconductor doped using Be, 상기 n형 반도체는 도핑되지 않은 InSb 반도체를 포함하는 스위칭 소자 형성 방법.And the n-type semiconductor comprises an undoped InSb semiconductor.
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