KR101035447B1 - 프로세서 클러스터를 식별하는 인터럽트에 대한 프로세서 선택 - Google Patents
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Abstract
Description
도 1은 본 발명들의 일부 실시예들에 따른, 다중-코어 프로세서 패키지들, 입/출력 허브 및 디바이스를 포함하는 시스템을 대표하는 블록도이다.
도 2는 본 발명들의 일부 실시예들에 따른, 다중-코어 프로세서 패키지들, 입/출력 허브 및 디바이스를 포함하는 시스템을 대표하는 블록도이다.
도 3은 본 발명들의 일부 실시예들에서의 이용을 위한 회로 보드 상의 소켓들을 대표하는 블록도이다.
도 4는 본 발명들의 일부 실시예들에서의 이용을 위한 물리적인 APIC ID 레지스터(register)를 대표하는 블록도이다.
도 5는 본 발명들의 일부 실시예들에서의 이용을 위한 논리적 APIC ID 레지스터를 대표하는 블록도이다.
도 6은 논리적 APIC ID 생성 로직을 대표하는 블록도이다.
도 7은 본 발명들의 일부 실시예들에서의 이용을 위한 물리적 APIC ID로부터의 논리적 APIC ID의 생성을 도시한다.
도 8은 본 발명들의 일부 실시예들에 따라 패키지 마다 4개의 코어 및 코어 마다 2개의 논리적 프로세서들을 갖는 2개의 소켓 시스템에 대한 물리적 및 논리적 APIC ID들을 도시한다.
도 9는 본 발명들의 일부 실시예들에서의 이용을 위한 다중 엔트리(multiple entry)들을 갖는 APIC 재지정 표(redirection table)를 대표하는 블록도이다.
도 10은 본 발명들의 일부 실시예들에서의 이용을 위한 APIC 재지정 표 엔트리를 대표하는 블록도이다.
14: IOH I/O APIC
18: 재지정 로직
20: 프로세서 선택 로직
26: PCIe 디바이스
28: PCIe I/O APIC
30: 인터럽트 인터페이스 회로
42, 52: 언코어
64, 66: 메모리
Claims (13)
- 프로세서들의 클러스터를 각각 포함하는 복수의 프로세서 패키지; 및
상호접속들을 통해 상기 복수의 프로세서 패키지에 연결되고, 인터럽트들이 지정되는(directed) 프로세서들의 클러스터를 식별하기 위한 프로세서 클러스터 식별 번호를 각각 갖는 인터럽트들과 연관된 논리적 목적지 식별 번호들을 수신하는 프로세서 선택 로직을 포함하는 입/출력(I/O) 허브 - 상기 논리적 목적지 식별 번호들의 각각은 식별된 프로세서들의 클러스터 내의 어떤 프로세서들이 인터럽트들 중 대응하는 하나를 수신하는 데에 이용가능한지를 식별하기 위한 것임 -
를 포함하고,
상기 프로세서 선택 로직은 상기 인터럽트를 수신하는 데에 이용가능한 프로세서들 중 하나를 선택하기 위한 것이고, 상기 이용가능한 프로세서들 중 선택된 하나는 상기 논리적 목적지 식별 번호들에서의 대응하는 비트의 상대적인 위치를 통해 식별되고, 상기 인터럽트는 대응하는 상호접속 상의 선택된 이용가능한 프로세서에 보내지고 상기 인터럽트는 상기 선택된 이용가능한 프로세서를 포함하지 않는 프로세서 패키지들에는 보내지지 않는 인터럽트 제어 장치. - 제1항에 있어서,
상기 프로세서 선택 로직은 상기 선택 시에 상기 이용가능한 프로세서들의 전력 상태들에 따라 인터럽트를 수신하는 프로세서를 선택하는 인터럽트 제어 장치. - 제1항에 있어서,
상기 프로세서 선택 로직은 상기 이용가능한 프로세서들의 프로세서 우선 순위(priority)들에 따라 인터럽트를 수신하는 프로세서를 선택하는 인터럽트 제어 장치. - 제1항에 있어서,
상기 프로세서 선택 로직은 상기 선택 시에 상기 이용가능한 프로세서들의 전력 상태들 및 프로세서 우선 순위들에 따라 인터럽트를 수신하는 프로세서를 선택하는 인터럽트 제어 장치. - 제1항에 있어서,
상기 클러스터는 상기 프로세서 클러스터 식별 번호가 식별할 수 있는 프로세서들의 클러스터들 중에 있는 프로세서들의 제1 클러스터 및 제2 클러스터이고, 상기 제1 클러스터를 포함하는 제1 프로세서 패키지 및 상기 제2 클러스터를 포함하는 제2 프로세서 패키지를 더 포함하는 인터럽트 제어 장치. - 제5항에 있어서,
상기 프로세서 클러스터 식별 번호가 식별할 수 있는 프로세서들의 클러스터들 중에 있는 프로세서들의 제3 및 제4 클러스터들을 더 포함하는 인터럽트 제어 장치. - 제1항에 있어서,
상기 논리적 목적지 식별 번호들을 포함하는 엔트리(entry)들을 포함하는 재지정 표(redirection table)를 더 포함하는 인터럽트 제어 장치. - 제7항에 있어서,
상기 장치는, 인덱스들로서 작용하는 값들을 상기 재지정 표에 제공하는 디바이스들과 인터페이스하는 인터페이스 회로를 포함하는 인터럽트 제어 장치. - 제1항에 있어서,
상기 논리적 목적지 식별 번호들 중 일부는 식별된 프로세서들의 클러스터 내의 하나의 프로세서만을 인터럽트들 중 대응하는 하나를 수신하는 데에 이용가능한 것으로서 식별하고, 이 경우 그 하나의 프로세서는 상기 이용가능한 프로세서들 중 선택된 하나인 인터럽트 제어 장치. - 제1항에 있어서,
통상은 상기 프로세서들 중 하나만이 상기 대응하는 인터럽트를 수신하는 데에 선택되지만, 일부 환경에서는 복수의 프로세서가 상기 대응하는 인터럽트를 수신하는 데에 선택될 수 있는 인터럽트 제어 장치. - 상호접속들을 통해 칩셋에 각각 연결되는 복수의 프로세서 패키지에 포함되는 프로세서들의 다수의 클러스터들 중 어떤 클러스터에 인터럽트들이 지정되는지를 프로세서 클러스터 식별 번호로부터 결정하는 단계;
상기 인터럽트들과 연관된 논리적 목적지 식별 번호들을 수신하는 단계 - 상기 논리적 목적지 식별 번호들의 각각은 식별된 프로세서들의 클러스터 내의 특정 프로세서들을 인터럽트들 중 대응하는 하나를 수신하는 데에 이용가능한 것으로서 식별하기 위한 것임 - ; 및
상기 인터럽트를 수신하는 데에 이용가능한 프로세서들 중 적어도 하나를 선택하는 단계 - 상기 이용가능한 프로세서들 중 선택된 적어도 하나는 상기 논리적 목적지 식별 번호들에서의 대응하는 비트의 상대적인 위치를 통해 식별되고, 상기 인터럽트는 대응하는 상호접속 상의 선택된 이용가능한 프로세서에 보내지고 상기 인터럽트는 상기 선택된 이용가능한 프로세서를 포함하지 않는 프로세서 패키지들에는 보내지지 않음 -
를 포함하는 인터럽트 제어 방법. - 제11항에 있어서,
프로세서 선택 로직은 상기 선택 시에 상기 이용가능한 프로세서들의 전력 상태들 및 프로세서 우선 순위들에 따라 인터럽트를 수신하는 프로세서를 선택하는 인터럽트 제어 방법. - 제11항에 있어서,
상기 논리적 목적지 식별 번호들을 수신하는 단계 후, 그리고 상기 인터럽트를 수신하는 데에 이용가능한 프로세서들 중 적어도 하나를 선택하는 단계 전에, 재지정 표를 통해 상기 논리적 목적지 식별 번호들을 선택하는 단계를 더 포함하는 인터럽트 제어 방법.
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