KR101030600B1 - Serial I / O Interface Using Phase Modulation Technology - Google Patents

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KR101030600B1
KR101030600B1 KR1020100033059A KR20100033059A KR101030600B1 KR 101030600 B1 KR101030600 B1 KR 101030600B1 KR 1020100033059 A KR1020100033059 A KR 1020100033059A KR 20100033059 A KR20100033059 A KR 20100033059A KR 101030600 B1 KR101030600 B1 KR 101030600B1
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locked loop
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강진구
박형민
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인하대학교 산학협력단
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Abstract

PURPOSE: A serial input and output interface using phase modulation technology is provided to change only the falling edge by using a fixed rising edge as clock information. CONSTITUTION: A transmission module(TX) is comprised of a phase locked loop, a pulse regenerator, and an encoder. The transmission module converts parallel binary data into serial phase data in the encoder by using multiple clocks with low jitter generated in the phase locked loop. The transmission module transmits the changed data. A reception module(RX) is comprised of a DLL(Delay Locked Loop) and a decoder and generates a multiple recovery clock by using the rising edge of the phase data received from the transmission module as a reference clock. The reception module recovers the phase data to the parallel binary data in the decoder by using the generated multiple recovery clock.

Description

위상 변조 기술을 이용한 직렬 입출력 인터페이스{omitted}Serial I / O Interface Using Phase Modulation Technology

본 발명은 입출력 인터페이스에 관한 것으로서, 특히 위상 변조 기술을 이용한 직렬 입출력 인터페이스에 관한 것이다.TECHNICAL FIELD The present invention relates to an input / output interface, and more particularly, to a serial input / output interface using a phase modulation technique.

최근 CMOS 공정의 발전으로 시스템의 동작 속도와 집적도가 비약적으로 증가하고 있는데, 데이터 전송 속도가 높아지면서 전송 채널의 특성으로 인해 신호의 왜곡 및 감쇠 현상 또한 심각한 문제가 되고 있다. 이러한 채널 대역폭의 제한으로 인하여, NRZ(Non-Return-to-Zero) 방식을 이용한 데이터 통신에서는 전송 속도가 제한을 받고 있다. 이러한 문제점을 해결하고 효율적인 데이터 전송이 가능한 방법으로 위상 변조 기술(phase modulation technique)이 있다.
Recent advances in the CMOS process have dramatically increased the operating speed and integration of the system. As the data transmission speed increases, signal distortion and attenuation are also serious problems due to the characteristics of the transmission channel. Due to the limitation of the channel bandwidth, the transmission rate is limited in data communication using a non-return-to-zero (NRZ) method. A phase modulation technique is a method that solves this problem and enables efficient data transmission.

도 1은 위상 변조 방식을 타임 도메인(time domain)에서 나타낸 것으로서, 특히 상승 에지(rising edge)와 하강 에지(falling edge)를 모두 변조하여 데이터를 전송하는 방식을 나타내는 도면이다. 도 1에 도시된 방식은, 상승 에지와 하강 에지를 모두 변조하여 데이터를 전송하므로 효율적인 데이터 전송이 가능하다. 그러나 이 방식은 클록 정보를 포함하지 않아 클록 도메인(clock domain)이 서로 다른 오프-칩 인터페이스(off-chip interface)에서는 사용의 제한이 따른다는 문제점이 있다.FIG. 1 illustrates a phase modulation scheme in a time domain. In particular, FIG. 1 illustrates a method of transmitting data by modulating both a rising edge and a falling edge. The method shown in FIG. 1 modulates both the rising edge and the falling edge to transmit data, thereby enabling efficient data transmission. However, this method does not include clock information, so there is a problem in that the use of an off-chip interface with different clock domains is limited.

본 발명은 기존에 제안된 방법들의 상기와 같은 문제점들을 해결하기 위해 제안된 것으로서, 상승 에지를 고정하여 클록 정보로 사용하고 하강 에지만을 변형하여 데이터를 전송함으로써 오프-칩 인터페이스에도 적용이 가능한, 위상 변조 기술을 이용한 직렬 입출력 인터페이스를 제공하는 것을 그 목적으로 한다.The present invention is proposed to solve the above problems of the conventionally proposed methods, which can be applied to an off-chip interface by fixing the rising edge as clock information and transmitting only the falling edge to transmit data. It is an object of the present invention to provide a serial input / output interface using a modulation technique.

상기한 목적을 달성하기 위한 본 발명의 특징에 따른, 위상 변조 기술을 이용한 직렬 입출력 인터페이스는,In accordance with a feature of the present invention for achieving the above object, a serial input and output interface using a phase modulation technique,

위상 고정 루프(Phase Locked Loop; PLL), 펄스 재생성기(pulse regenerator) 및 인코더로 구성되며, 상기 위상 고정 루프에서 생성된 낮은 지터(jitter)를 갖는 다중 클록을 이용하여 인코더에서 병렬 이진 데이터를 직렬 위상 데이터(phase data)로 변형한 후 데이터를 전송하는 송신 모듈; 및It consists of a phase locked loop (PLL), a pulse regenerator, and an encoder, and serially parallelizes binary data at the encoder using multiple clocks with low jitter generated in the phase locked loop. A transmission module for transmitting data after transforming the phase data into phase data; And

지연 고정 루프(Delay Locked Loop; DLL) 및 디코더로 구성되며, 상기 지연 고정 루프에서 상기 송신 모듈로부터 입력받은 위상 데이터의 상승 에지(rising edge)를 기준 클록으로 이용하여 다중 복원 클럭을 생성하고, 상기 생성된 다중 복원 클록을 이용하여 상기 디코더에서 위상 데이터를 병렬 이진 데이터로 복원하는 수신 모듈을 포함하여 구성되는 것을 그 구성상의 특징으로 한다.
A delay locked loop (DLL) and a decoder, and generating a multiple recovery clock using a rising edge of phase data received from the transmitting module as a reference clock in the delay locked loop; And a receiving module for recovering phase data into parallel binary data in the decoder by using the generated multiple recovery clock.

바람직하게는, 상기 인코더는,Preferably, the encoder,

상기 펄스 재생성기로부터 입력받은 기준 클록(REF CLK)을 입력 데이터에 따라 하강 에지(falling edge)를 변조시킴으로써 위상 데이터를 생성할 수 있다.
Phase data may be generated by modulating a falling edge of the reference clock REF CLK received from the pulse regenerator according to input data.

바람직하게는, 상기 디코더는,Preferably, the decoder,

플립플롭 어레이(F/F 어레이), 복수의 XOR 게이트, 및 디지털 인코더로 구성되며,A flip-flop array (F / F array), a plurality of XOR gates, and a digital encoder,

상기 플립플롭 어레이는, 상기 지연 고정 루프에서 생성된 다중 클록의 위상에 따라 차례로 위상 데이터를 검출하고, 상기 검출된 위상 데이터의 하강 에지에 의해서 상기 플립플롭 어레이의 출력 값이 1에서 0으로 변하면, 상기 플립플롭 어레이와 연결된 XOR 게이트만 논리적 레벨 ‘High’가 되고 나머지 XOR 게이트는 논리적 레벨 ‘Low’가 되며, 상기 복수의 XOR 게이트의 논리적 레벨에 따라 상기 디지털 인코더는 병렬 이진 데이터를 생성할 수 있다.The flip-flop array detects phase data in sequence according to the phases of the multiple clocks generated in the delay locked loop, and when the output value of the flip-flop array changes from 1 to 0 by the falling edge of the detected phase data, Only an XOR gate connected to the flip-flop array becomes a logical level 'High' and the remaining XOR gates become a logical level 'Low', and the digital encoder may generate parallel binary data according to the logical levels of the plurality of XOR gates. .

본 발명에서 제안하고 있는 위상 변조 기술을 이용한 직렬 입출력 인터페이스에 따르면, 상승 에지를 고정하여 클록 정보로 사용하고 하강 에지만을 변형하여 데이터를 전송함으로써 오프-칩 인터페이스에도 적용이 가능하다.According to the serial input / output interface using the phase modulation technique proposed by the present invention, the rising edge is fixed as clock information, and only the falling edge is modified to transmit data, thereby being applicable to the off-chip interface.

도 1은 상승 에지(rising edge)와 하강 에지(falling edge)를 모두 변조하여 데이터를 전송하는 위상 변조 방식을 타임 도메인(time domain)에서 나타내는 도면.
도 2는 상승 에지를 고정하여 클록 정보로 사용하고 하강 에지만을 변형하여 데이터를 전송하는, 본 발명에서 제안하고 있는 위상 변조 방식을 타임 도메인에서 나타내는 도면.
도 3은 본 발명에서 제안하고 있는 위상 변조 기술을 이용한 직렬 입출력 인터페이스의 구성을 나타내는 블록도.
도 4는 본 발명의 일 실시예에 따른 송신 모듈(TX)의 인코더의 세부 구성을 나타내는 도면.
도 5는 본 발명의 일 실시예에 따른 수신 모듈(RX)의 세부 구성을 나타내는 도면.
도 6은 본 발명의 일 실시예에 따른 송신 모듈(TX)에서 출력되는 위상 데이터의 아이-다이어그램(eye-diagram)을 나타내는 도면.
도 7은 본 발명의 일 실시예에 따른 수신 모듈(RX)에서 복원 클록(recovery CLK)을 이용하여 복원한 4bit 데이터를 나타내는 도면.1 is a diagram illustrating a phase modulation scheme in a time domain in which data is transmitted by modulating both a rising edge and a falling edge; FIG.
2 is a diagram illustrating a phase modulation scheme proposed in the present invention in the time domain in which rising edges are fixed as clock information and only falling edges are transmitted to transmit data.
3 is a block diagram showing the configuration of a serial input / output interface using a phase modulation technique proposed in the present invention.
4 is a diagram illustrating a detailed configuration of an encoder of a transmission module TX according to an embodiment of the present invention.
5 is a diagram illustrating a detailed configuration of a receiving module RX according to an embodiment of the present invention.
6 is a diagram illustrating an eye-diagram of phase data output from a transmission module TX according to an embodiment of the present invention.
7 is a diagram illustrating 4-bit data recovered using a recovery clock (CLK) in a receiving module RX according to an embodiment of the present invention.

이하에서는 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 바람직한 실시예를 상세하게 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다. 또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일 또는 유사한 부호를 사용한다.
Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily carry out the present invention. However, in describing the preferred embodiment of the present invention in detail, if it is determined that the detailed description of the related known function or configuration may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted. The same or similar reference numerals are used throughout the drawings for portions having similar functions and functions.

덧붙여, 명세서 전체에서, 어떤 부분이 다른 부분과 ‘연결’되어 있다고 할 때, 이는 ‘직접적으로 연결’되어 있는 경우뿐만 아니라, 그 중간에 다른 소자를 사이에 두고 ‘간접적으로 연결’되어 있는 경우도 포함한다. 또한, 어떤 구성요소를 ‘포함’한다는 것은, 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
In addition, throughout the specification, when a part is 'connected' to another part, it is not only 'directly connected' but also 'indirectly connected' with another element in between. Include. In addition, the term 'comprising' of an element means that the element may further include other elements, not to exclude other elements unless specifically stated otherwise.

도 2는 상승 에지를 고정하여 클록 정보로 사용하고 하강 에지만을 변형하여 데이터를 전송하는, 본 발명에서 제안하고 있는 위상 변조 방식을 타임 도메인에서 나타내는 도면이다. 도 2에 도시된 바와 같이, 본 발명에서 제안하고 있는 위상 변조 방식은, 상승 에지를 고정하여 클록 정보로 사용하고 하강 에지만을 변형하여 데이터를 전송함으로써 오프-칩 인터페이스(off-chip interface)에도 적용이 가능하다. 본 방식은 N-비트 데이터를 값에 따라 2n개의 하강 에지 중 해당 위상에 위치시켜 한 클록 주기에 N-비트를 전송함으로써 클록 속도(clock rate)보다 N배 빠른 직렬 전송 속도를 갖게 되는 장점을 갖는다. 도 2에서 기준 클록(REF CLK)은 OCLK(Original CLK)로부터 많은 하강 에지 위치(falling edge position)를 갖기 위해 변형된 클록이다. 이 CLK은 수신 모듈(RX)에서 복원 클록(recovery CLK)을 생성하기 위해 최소 펄스 폭(Tmin)을 필요로 한다. 위상 데이터(phase data)는 Tmin과 함께 dT의 간격을 갖는 2n개의 하강 에지 위치를 갖는다. 이때, 데이터 전송 속도는 다음 수학식 1과 같다.FIG. 2 is a diagram illustrating a phase modulation scheme proposed in the present invention in which the rising edge is fixed as clock information and only the falling edge is modified to transmit data. As shown in FIG. 2, the phase modulation scheme proposed by the present invention is applied to an off-chip interface by fixing rising edges as clock information and transmitting only data by changing only falling edges. This is possible. This method has the advantage of having the serial transfer rate N times faster than the clock rate by transferring N-bits in one clock period by placing N-bit data in the corresponding phase among 2 n falling edges according to the value. Have The reference clock REF CLK in FIG. 2 is a clock modified to have many falling edge positions from the original CLK (OCLK). This CLK requires a minimum pulse width T min in order to generate a recovery clock in the receiving module RX. Phase data is spaced at dT with T min 2 n falling edge positions. At this time, the data transmission rate is as shown in Equation 1 below.

Figure 112010022945018-pat00001
Figure 112010022945018-pat00001

본 발명의 일 실시예에서는, n=4, dT=180㎰, Tmin=650㎰를 적용하였다.
In an embodiment of the present invention, n = 4, dT = 180 ms, T min = 650 ms was applied.

도 3은 본 발명에서 제안하고 있는 위상 변조 기술을 이용한 직렬 입출력 인터페이스의 구성을 나타내는 블록도이다. 도 3에 도시된 바와 같이, 본 발명에서 제안하고 있는 위상 변조 기술을 이용한 직렬 입출력 인터페이스는, 송신 모듈(TX)과 수신 모듈(RX)을 포함하여 구성될 수 있다.
3 is a block diagram showing the configuration of a serial input / output interface using a phase modulation technique proposed in the present invention. As shown in FIG. 3, the serial input / output interface using the phase modulation technique proposed by the present invention may include a transmission module TX and a reception module RX.

송신 모듈(TX)은, 위상 고정 루프(Phase Locked Loop; PLL), 펄스 재생성기(pulse regenerator) 및 인코더로 구성될 수 있다. 위상 고정 루프(PLL)는 PVT(공정, 공급전압, 온도) 변화에 의한 잡음(noise)을 보상해 줌으로써 낮은 지터(jitter)를 갖는 다중 클록을 생성한다. 인코더는 위상 고정 루프(PLL)의 다중 클록을 이용하여 병렬 이진 데이터를 직렬 위상 데이터로 변형한 후 데이터를 전송한다.
The transmission module TX may be configured with a phase locked loop (PLL), a pulse regenerator, and an encoder. The phase locked loop (PLL) compensates for noise caused by PVT (process, supply voltage, and temperature) changes, resulting in multiple clocks with low jitter. The encoder transforms parallel binary data into serial phase data using multiple clocks of a phase locked loop (PLL) and transmits the data.

수신 모듈(RX)은, 지연 고정 루프(Delay Locked Loop; DLL)와 디코더로 구성될 수 있다. 지연 고정 루프(DLL)는 입력받은 위상 데이터의 상승 에지(rising edge)를 기준 클럭으로 이용하여 다중 복원 클럭을 생성한다. 디코더는 지연 고정 루프(DLL)에서 생성된 다중 복원 클록을 이용하여 위상 데이터를 병렬 이진 데이터로 복원한다.
The receiving module RX may be configured of a delay locked loop (DLL) and a decoder. The delay locked loop (DLL) generates a multiple recovery clock by using the rising edge of the input phase data as a reference clock. The decoder restores the phase data to parallel binary data using multiple recovery clocks generated in the delay lock loop (DLL).

송신 모듈(TX)과 수신 모듈(RX)의 세부 구성에 대하여, 도 4 및 도 5를 참조하여 더욱 상세히 살펴보기로 한다.
Detailed configurations of the transmission module TX and the reception module RX will be described in more detail with reference to FIGS. 4 and 5.

도 4는 본 발명의 일 실시예에 따른 송신 모듈(TX)의 인코더의 세부 구성을 나타내는 도면이다. 도 4에 도시된 바와 같이, 송신 모듈(TX)의 인코더는, 펄스 재생성기로부터 입력받은 기준 클록(REF CLK)을 입력 데이터에 따라 도 2와 같이 하강 에지(falling edge)를 변조시킴으로써 위상 데이터를 생성한다. 입력 데이터에 의한 SEL 신호에 따라 선택된 2개의 De MUX의 출력이 각각 논리적 레벨‘Low’가 되고, 이 출력들에 의해서 제어되는 NOR 게이트의 출력 중 한 개만 논리적 레벨‘High’가 되면서 이와 연결된 오른쪽 패스 게이트(Pass Gate; PG)만 온(on)이 된다. 이어서 왼쪽 패스 게이트(PG)들이 위상 고정 루프(PLL)에서 입력받은 다중 클록(Φ3~Φ18)에 따라 차례로 온이 되면서 두 패스 게이트(PG)가 모두 켜지는 시점에서 하강 에지가 발생하게 된다.
4 is a diagram illustrating a detailed configuration of an encoder of a transmission module TX according to an embodiment of the present invention. As shown in FIG. 4, the encoder of the transmitting module TX modulates the falling edge of the reference clock REF CLK received from the pulse regenerator according to the input data as shown in FIG. 2. Create The output of the two De MUXs selected according to the SEL signal by the input data is at the logical level 'Low', and only one of the outputs of the NOR gate controlled by these outputs is at the logical level 'High' and the right pass connected to it. Only Pass Gate (PG) is turned on. Subsequently, the left pass gates PG are sequentially turned on according to the multiple clocks Φ 3 to Φ 18 received from the phase locked loop PLL, and a falling edge occurs when both pass gates PG are turned on.

도 5는 본 발명의 일 실시예에 따른 수신 모듈(RX)의 세부 구성을 나타내는 도면이다. 도 5에 도시된 바와 같이, 수신 모듈(RX)은 지연 고정 루프(DLL)와 디코더로 구성되는데, 지연 고정 루프(DLL)는 송신 모듈(TX)로부터 입력받은 위상 데이터의 상승 에지를 이용하여 복원 클록을 생성한다. 지연 고정 루프(DLL)에서 생성된 복원 클록은 송신 모듈(TX)의 인코더에 입력된 것과 같은 위상을 가지는 순서로 디코더의 플립플롭 어레이(F/F array)에 연결된다. F/F array는 지연 고정 루프(DLL)에서 생성된 다중 클록의 위상에 따라 차례로 위상 데이터를 검출한다. 위상 데이터의 하강 에지에 의해서 F/F array의 출력 값이 1에서 0으로 변하면, F/F과 연결된 하나의 XOR 게이트만 논리적 레벨 ‘High’가 되고 나머지는 논리적 레벨 ‘Low’가 된다. 디지털 인코더(Digital encoder)는 16개의 ‘High’입력 신호에 따라 각각 0000(2)에서 1111(2)까지 값을 출력함으로써 병렬 데이터를 복원한다.
5 is a diagram illustrating a detailed configuration of a receiving module RX according to an embodiment of the present invention. As shown in FIG. 5, the receiving module RX includes a delay locked loop DLL and a decoder. The delay locked loop DLL restores the rising edge of the phase data received from the transmitting module TX. Generate a clock. The recovery clock generated in the delay lock loop DLL is connected to the decoder's flip-flop array (F / F array) in the order of having the same phase as that input to the encoder of the transmission module TX. The F / F array detects phase data in sequence according to the phases of multiple clocks generated in a delay locked loop (DLL). When the output value of the F / F array changes from 1 to 0 due to the falling edge of the phase data, only one XOR gate connected to the F / F becomes logical level 'High' and the rest becomes logical level 'Low'. The digital encoder restores parallel data by outputting a value from 0000 (2) to 1111 (2) according to 16 'High' input signals, respectively.

도 6은 본 발명의 일 실시예에 따른 송신 모듈(TX)에서 출력되는 위상 데이터의 아이-다이어그램(eye-diagram)을 나타내는 도면이다. 도 6에서, 피크-투-피크 지터(Pick-to-pick jitter)는 10.8㎰이다. 도 6으로부터, 상승 에지는 고정되고 하강 에지가 16개의 위상으로 변조되는 것을 분명하게 확인할 수 있다. 측정된 하강 에지 간의 간격은 180㎰이다.
FIG. 6 is a diagram illustrating an eye-diagram of phase data output from a transmission module TX according to an embodiment of the present invention. In Fig. 6, the pick-to-pick jitter is 10.8 Hz. From Figure 6 it can be clearly seen that the rising edge is fixed and the falling edge is modulated in 16 phases. The gap between the measured falling edges is 180 mm.

도 7은 본 발명의 일 실시예에 따른 수신 모듈(RX)에서 복원 클록(recovery CLK)을 이용하여 복원한 4bit 데이터를 나타내는 도면이다. 도 7에 도시된 바와 같이, 복원된 4bit 데이터는 250㎒로 동기되어 있어 1Gb/s의 전송 속도를 나타낸다. 다음 표 1은 본 발명에서 제안하는 회로에 대한 시뮬레이션 결과를 요약하여 나타낸 것이다.FIG. 7 is a diagram illustrating 4-bit data recovered using a recovery clock (CLK) in the reception module RX according to an embodiment of the present invention. As shown in Fig. 7, the restored 4bit data is synchronized at 250 MHz, indicating a transmission rate of 1 Gb / s. Table 1 summarizes the simulation results for the circuit proposed by the present invention.

공정fair CMOS 0.18㎛CMOS 0.18㎛ 공급 전압Supply voltage 1.8V1.8 V 데이터 속도Data rate 1Gbps1 Gbps 클록 속도Clock speed 250㎒250 MHz 송신 모듈 출력 지터(p-p)Transmit Module Output Jitter (p-p) 10.8㎰10.8㎰ 전력 소비Power consumption TX: 6㎽, RX: 6㎽TX: 6㎽, RX: 6㎽

이상 설명한 본 발명은 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에 의하여 다양한 변형이나 응용이 가능하며, 본 발명에 따른 기술적 사상의 범위는 아래의 특허청구범위에 의하여 정해져야 할 것이다.The present invention described above may be variously modified or applied by those skilled in the art, and the scope of the technical idea according to the present invention should be defined by the following claims.

TX: 송신 모듈 Encoder: 인코더
Pulse Regenerator: 펄스 재생성기 PLL: 위상 고정 루프
RX: 수신 모듈 DLL: 지연 고정 루프
Decoder: 디코더TX: Transmission Module Encoder: Encoder
Pulse Regenerator: Pulse Regenerator PLL: Phase Locked Loop
RX: Receive Module DLL: Delay Locked Loop
Decoder: Decoder

Claims (3)

위상 변조 기술을 이용한 직렬 입출력 인터페이스로서,

위상 고정 루프(Phase Locked Loop; PLL), 펄스 재생성기(pulse regenerator) 및 인코더로 구성되며, 상기 위상 고정 루프에서 생성된 낮은 지터(jitter)를 갖는 다중 클록을 이용하여 인코더에서 병렬 이진 데이터를 직렬 위상 데이터(phase data)로 변형한 후 데이터를 전송하는 송신 모듈; 및

지연 고정 루프(Delay Locked Loop; DLL) 및 디코더로 구성되며, 상기 지연 고정 루프에서 상기 송신 모듈로부터 입력받은 위상 데이터의 상승 에지(rising edge)를 기준 클록으로 이용하여 다중 복원 클럭을 생성하고, 상기 생성된 다중 복원 클록을 이용하여 상기 디코더에서 위상 데이터를 병렬 이진 데이터로 복원하는 수신 모듈

을 포함하여 구성되는 것을 특징으로 하는, 위상 변조 기술을 이용한 직렬 입출력 인터페이스.
A serial input / output interface using phase modulation technology

It consists of a phase locked loop (PLL), a pulse regenerator, and an encoder, and serially parallelizes binary data at the encoder using multiple clocks with low jitter generated in the phase locked loop. A transmission module for transmitting data after transforming the phase data into phase data; And

A delay locked loop (DLL) and a decoder, and generating a multiple recovery clock using a rising edge of phase data received from the transmitting module as a reference clock in the delay locked loop; Receiving module for recovering phase data into parallel binary data in the decoder using the generated multiple recovery clock

Serial input and output interface using a phase modulation technology, characterized in that comprises a.
제1항에 있어서, 상기 인코더는,
상기 펄스 재생성기로부터 입력받은 기준 클록(REF CLK)을 입력 데이터에 따라 하강 에지(falling edge)를 변조시킴으로써 위상 데이터를 생성하는 것을 특징으로 하는, 위상 변조 기술을 이용한 직렬 입출력 인터페이스.
The method of claim 1, wherein the encoder,
And generating a phase data by modulating a falling edge according to input data of the reference clock REF CLK received from the pulse regenerator.
제1항에 있어서, 상기 디코더는,
플립플롭 어레이(F/F 어레이), 복수의 XOR 게이트, 및 디지털 인코더로 구성되며,
상기 플립플롭 어레이는, 상기 지연 고정 루프에서 생성된 다중 클록의 위상에 따라 차례로 위상 데이터를 검출하고, 상기 검출된 위상 데이터의 하강 에지에 의해서 상기 플립플롭 어레이의 출력 값이 1에서 0으로 변하면, 상기 플립플롭 어레이와 연결된 XOR 게이트만 논리적 레벨 ‘High’가 되고 나머지 XOR 게이트는 논리적 레벨 ‘Low’가 되며, 상기 복수의 XOR 게이트의 논리적 레벨에 따라 상기 디지털 인코더는 병렬 이진 데이터를 생성하는 것을 특징으로 하는, 위상 변조 기술을 이용한 직렬 입출력 인터페이스.The method of claim 1, wherein the decoder,
A flip-flop array (F / F array), a plurality of XOR gates, and a digital encoder,
The flip-flop array detects phase data in sequence according to the phases of the multiple clocks generated in the delay locked loop, and when the output value of the flip-flop array changes from 1 to 0 by the falling edge of the detected phase data, Only an XOR gate connected to the flip-flop array becomes a logical level 'High' and the remaining XOR gates become a logical level 'Low', wherein the digital encoder generates parallel binary data according to the logical levels of the plurality of XOR gates. Serial input / output interface using phase modulation technique.
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* Cited by examiner, † Cited by third party
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US5577071A (en) 1994-02-25 1996-11-19 Motorola, Inc. Method for and apparatus to extract a frequency reference, a time reference and data from a single information system
KR100694726B1 (en) 1998-09-10 2007-03-15 실리콘 이미지, 인크.(델라웨어주 법인) A system and method for sending and receiving data signals over a clock signal line

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