KR101029041B1 - Charge trap flash memory device and method of fabricating the same - Google Patents

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Abstract

전하트랩 플래시 기억소자 및 그 제조방법이 개시된다. 본 발명에 따른 전하트랩 플래시 기억소자는 채널영역에 의해 분리된 소스영역과 드레인영역을 갖는 반도체 기판 상에 터널링 절연막과 칼코제나이드계 화합물 박막으로 이루어진 전하트랩층을 차례로 구비한다. 그리고 전하트랩층 상에 블로킹 절연막과 콘트롤 게이트를 차례로 구비한다. 본 발명에 따른 전하트랩 플래시 기억소자 제조방법에서는 반도체 기판 상에 터널링 절연막을 형성하고 터널링 절연막 상에 전하트랩층으로서 칼코제나이드계 화합물 박막을 형성한다. 그리고 전하트랩층 상에 블로킹 절연막을 형성한 후 블로킹 절연막 상에 콘트롤 게이트를 형성한다. 본 발명에 따르면, 전하트랩층으로 실리콘 질화막보다 트랩의 밀도가 높고, 벌크 내부에 안정된 트랩을 함유하고 있는 칼코제나이드계 화합물을 사용함으로써 데이터 유지 기능 특성을 향상시킬 수 있다.Disclosed are a charge trap flash memory device and a method of manufacturing the same. The charge trap flash memory device according to the present invention includes a charge trap layer composed of a tunneling insulating film and a chalcogenide compound thin film on a semiconductor substrate having a source region and a drain region separated by a channel region. A blocking insulating film and a control gate are sequentially provided on the charge trap layer. In the method for manufacturing a charge trap flash memory device according to the present invention, a tunneling insulating film is formed on a semiconductor substrate and a chalcogenide-based compound thin film is formed as a charge trap layer on the tunneling insulating film. After forming a blocking insulating layer on the charge trap layer, a control gate is formed on the blocking insulating layer. According to the present invention, data retention function characteristics can be improved by using a chalcogenide-based compound having a trap density higher than that of a silicon nitride film and containing a stable trap in the bulk as the charge trap layer.

CTF, SONOS, GST, 전하트랩층, 플래시 기억소자 CTF, SONOS, GST, Charge Trap Layer, Flash Memory

Description

전하트랩 플래시 기억소자 및 그 제조방법{Charge trap flash memory device and method of fabricating the same}Charge trap flash memory device and method for fabricating the same

도 1은 종래의 플로팅 게이트 형태의 플래시 기억소자의 구조를 나타내는 단면도,1 is a cross-sectional view showing the structure of a conventional flash memory device in the form of a floating gate;

도 2는 종래의 SONOS 기억소자의 구조를 나타내는 단면도,2 is a cross-sectional view showing the structure of a conventional SONOS memory device;

도 3은 본 발명에 따른 전하트랩 플래시 기억소자의 일 실시예의 구조를 나타내는 단면도,3 is a cross-sectional view showing the structure of an embodiment of a charge trap flash memory device according to the present invention;

도 4는 SiO2 상에 형성된 GST(Ge2Sb2Te5) 박막의 표면 SEM(scanning electron microscopy) 사진,4 is a scanning electron microscopy (SEM) photograph of a surface of a Ge 2 Sb 2 Te 5 (GST) thin film formed on SiO 2 ;

도 5는 TiO2 상에 형성된 GST 박막의 표면 SEM 사진,5 is a SEM image of the surface of the GST thin film formed on TiO 2 ,

도 6은 GST의 결정구조를 나타내는 도면,6 is a view showing a crystal structure of GST,

도 7은 본 발명에 따른 전하트랩 플래시 기억소자 제조방법의 바람직한 일 실시예를 나타내는 흐름도,7 is a flowchart illustrating a preferred embodiment of a method for manufacturing a charge trap flash memory device according to the present invention;

도 8은 본 발명에 따른 전하트랩 플래시 기억소자 제조방법 중 Ge-Sb-Te 화합물 박막을 형성하는 방법에 대한 바람직한 일 실시예를 나타내는 흐름도, 8 is a flowchart illustrating a preferred embodiment of a method of forming a Ge-Sb-Te compound thin film in a method of manufacturing a charge trap flash memory device according to the present invention;

도 9는 본 발명에 따른 전하트랩 플래시 기억소자 제조방법 중 Ge-Sb-Te 화 합물 박막 형성시, Sb를 증착하는 과정에 대한 바람직한 일 실시예를 나타내는 흐름도,9 is a flowchart illustrating a preferred embodiment of a process of depositing Sb when forming a Ge-Sb-Te compound thin film in a method of manufacturing a charge trap flash memory device according to the present invention;

도 10은 본 발명에 따른 전하트랩 플래시 기억소자 제조방법 중 Ge-Sb-Te 화합물 박막 형성시, Te를 증착하는 과정에 대한 바람직한 일 실시예를 나타내는 흐름도, FIG. 10 is a flowchart illustrating a preferred embodiment of a process of depositing Te when forming a Ge-Sb-Te compound thin film in a method of manufacturing a charge trap flash memory device according to the present invention; FIG.

도 11은 본 발명에 따른 전하트랩 플래시 기억소자 제조방법 중 Ge-Sb-Te 화합물 박막 형성시, Ge를 증착하는 과정에 대한 바람직한 일 실시예를 나타내는 흐름도,11 is a flowchart illustrating a preferred embodiment of a process of depositing Ge when forming a Ge-Sb-Te compound thin film in a method of manufacturing a charge trap flash memory device according to the present invention;

도 12는 본 발명에 따른 전하트랩 플래시 기억소자 제조방법 중 Ge-Sb-Te 화합물 박막을 형성하는 일 실시예에 대한 가스의 공급 순서를 간략하게 나타낸 도면,12 is a view briefly illustrating a gas supply sequence for an embodiment of forming a Ge-Sb-Te compound thin film in the method for manufacturing a charge trap flash memory device according to the present invention;

도 13은 본 발명에 따른 전하트랩 플래시 기억소자 제조방법에 따라 형성한 GST 박막의 AES 깊이 분포(depth profile)를 나타내는 도면,FIG. 13 is a view showing an AES depth profile of a GST thin film formed by a method for manufacturing a charge trap flash memory device according to the present invention; FIG.

도 14는 본 발명에 따른 전하트랩 플래시 기억소자 제조방법 중 Ge-Sb-Te 화합물 박막을 형성하는 방법에 대한 바람직한 다른 실시예를 나타내는 흐름도, 그리고,14 is a flowchart showing another preferred embodiment of the method for forming a Ge-Sb-Te compound thin film in the method for manufacturing a charge trap flash memory device according to the present invention;

도 15는 본 발명에 따른 전하트랩 플래시 기억소자 제조방법 중 Ge-Sb-Te 화합물 박막을 형성하는 다른 실시예에 대한 가스의 공급 순서를 간략하게 나타낸 도면이다.FIG. 15 is a view briefly illustrating a gas supply sequence for another embodiment of forming a Ge-Sb-Te compound thin film in the method of manufacturing a charge trap flash memory device according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

300: 반도체 기판 310: 소스영역 320: 드레인영역300: semiconductor substrate 310: source region 320: drain region

330: 터널링 절연막 335: 버퍼층 340: 전하트랩층 330 tunneling insulating film 335 buffer layer 340 charge trap layer

350: 블로킹 절연막 360: 콘트롤 게이트 370: 채널350: blocking insulating film 360: control gate 370: channel

본 발명은 반도체 비휘발성 기억소자 및 그 제조방법에 관한 것으로서, 보다 상세하게는, 플래시 기억소자 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor nonvolatile memory device and a method for manufacturing the same, and more particularly, to a flash memory device and a method for manufacturing the same.

최근 정보통신 산업의 눈부신 발전으로 인하여 각종 기억소자의 수요가 증가하고 있다. 특히 휴대용 단말기, MP3 플레이어 등에 필요한 기억소자는 전원이 꺼지더라도 기록된 데이터가 지워지지 않는 비휘발성(nonvolatile)이 요구되고 있다. 이러한 비휘발성 기억소자는 전기적으로 데이터의 저장과 소거가 가능하고 전원이 공급되지 않아도 데이터의 보존이 가능하기 때문에, 다양한 분야에서 그 응용이 증가하고 있다.Recently, due to the remarkable development of the information and communication industry, the demand for various memory devices is increasing. In particular, memory devices required for portable terminals, MP3 players and the like are required to be nonvolatile, in which recorded data is not erased even when the power is turned off. Such nonvolatile memory devices can be electrically stored and erased, and data can be stored even when power is not supplied. Therefore, their applications are increasing in various fields.

대표적인 비휘발성 기억소자는 전기적으로 격리된 플로팅 게이트를 갖는 플래시 기억소자(flash memory device)이다. 플래시 기억소자는 수십 또는 수백 바이트 이상의 블록 단위로 데이터를 소거하고 바이트 또는 페이지 단위로 기록할 수 있는 반도체 비휘발성 기억소자의 일종이다.Exemplary nonvolatile memory devices are flash memory devices having electrically isolated floating gates. Flash memory devices are a type of semiconductor nonvolatile memory device capable of erasing data in blocks of tens or hundreds of bytes or more and writing data in bytes or pages.

도 1은 종래의 플로팅 게이트 형태의 플래시 기억소자의 구조를 나타내는 단면도이다. 1 is a cross-sectional view showing the structure of a conventional flash memory device in the form of a floating gate.

도 1을 참조하면, 종래의 플로팅 게이트 형태의 플래시 기억소자는 반도체 기판(100) 상에 터널링(tunneling) 절연막(110), 폴리 실리콘(poly-Si) 플로팅 게이트(120), 폴리간 절연막(inter-poly dielectric, IPD)(130) 및 콘트롤 게이트(140)가 차례로 적층되는 구조를 갖는다. 이러한 종래의 플로팅 게이트 형태의 플래시 기억소자는 기본적으로 프로그래밍(programming)과 소거(erase)가 고전압에서 이루어진다. 따라서 필연적으로 각각의 절연막(110, 130)에 원치 않는 누설전류(leakage current)가 발생할 가능성이 높을 뿐 아니라 반복적인 프로그래밍과 소거에 의해 터널링 절연막(110)의 열화가 진행된다. 이러한 특성으로 인하여 타 기억소자에 비해 높은 수준의 신뢰성과 저 누설전류 특성을 요구받는다. 따라서 데이터의 저장과 보존에 중요한 역할을 하는 폴리간 절연막(130)과 터널링 절연막(110)의 두께는 스케일링되지 못하고 일정 두께를 유지하여야만 한다. 결국 이러한 구조상의 한계로 인하여 나노미터 영역으로 갈수록 소자 축소화에 한계를 보이고 있다. Referring to FIG. 1, a conventional flash memory device having a floating gate type includes a tunneling insulating layer 110, a poly-Si floating gate 120, and an interpoly insulating layer on a semiconductor substrate 100. a poly dielectric (IPD) 130 and a control gate 140 are sequentially stacked. In such a conventional floating gate type flash memory device, programming and erasing are basically performed at a high voltage. Therefore, inevitably, unwanted leakage currents are generated in each of the insulating layers 110 and 130 as well as deterioration of the tunneling insulating layer 110 by repetitive programming and erasing. Due to these characteristics, high level of reliability and low leakage current characteristics are required compared to other memory devices. Therefore, the thicknesses of the inter-poly insulating film 130 and the tunneling insulating film 110, which play an important role in data storage and preservation, are not to be scaled and must be kept at a predetermined thickness. As a result, due to such structural limitations, there is a limit to device shrinkage toward the nanometer region.

이러한 한계를 극복하기 위한 일환으로 Si, Ge 등의 반도체 나노점(nanodot) 이나 실리콘 질화막, 혹은 금속 나노결정(nanocrystal) 등을 전하트랩층(charge trap layer)으로 사용하는 전하트랩 플래시 기억소자(charge-trap flash memory, CTF)가 연구되고 있다. 이 중에서 현재 실리콘 질화막을 전하트랩층으로 이용하고 있는 SONOS(poly-Si-oxide-nitride-oxide-silicon) 기억소자가 활발히 연구되고 있다. As part of overcoming these limitations, a charge trap flash memory device using a semiconductor nanodot such as Si or Ge, a silicon nitride film, or a metal nanocrystal as a charge trap layer is used as a charge trap layer. trap flash memory (CTF) is being studied. Among these, SONOS (poly-Si-oxide-nitride-oxide-silicon) memory devices using silicon nitride films as charge trap layers have been actively studied.

도 2는 종래의 SONOS 기억소자의 구조를 나타내는 단면도이다. 2 is a cross-sectional view showing the structure of a conventional SONOS memory device.

도 2를 참조하면, SONOS 기억소자는 반도체 기판(200)상에 터널링 절연 막(210), 전하트랩층(220), 블로킹 절연막(230) 및 콘트롤 게이트(240)가 차례로 적층된 구조를 갖는다. 이는 MOSFET(metal-oxide semiconductor field effect transistor) 구조에서 게이트 산화막이 단순히 ONO(oxide-nitride-oxide)막과 같은 다중 절연막으로 대체된 구조에 해당한다. 일반적으로 SONOS 기억소자는 터널링 절연막(210)과 블로킹 절연막(230)은 실리콘 산화막(SiO2)으로, 전하트랩층(220)은 실리콘 질화막(SiN)으로, 그리고 콘트롤 게이트(240)는 폴리 실리콘 박막으로 구성된다. Referring to FIG. 2, the SONOS memory device has a structure in which a tunneling insulating film 210, a charge trap layer 220, a blocking insulating film 230, and a control gate 240 are sequentially stacked on the semiconductor substrate 200. This corresponds to a structure in which a gate oxide film is simply replaced by a multiple insulating film such as an oxide-nitride-oxide (ONO) film in a metal oxide semiconductor field effect transistor (MOSFET) structure. In general, the SONOS memory device includes a tunneling insulating film 210 and a blocking insulating film 230 as a silicon oxide film (SiO 2 ), a charge trap layer 220 as a silicon nitride film (SiN), and a control gate 240 as a polysilicon thin film. It consists of.

SONOS 기억소자의 기본적인 동작은 실리콘 질화막의 트랩 준위를 이용한 것이다. 콘트롤 게이트(240)에 양전압이 인가되면, 터널링 절연막(210)을 통하여 전자가 터널링되어 전하트랩층(220)내의 트랩에 포획된다. 전하트랩층(220) 내에 전자가 쌓임에 따라 소자의 문턱전압(threshold voltage)이 상승하여 프로그램 상태(program state)가 된다. 콘트롤 게이트(240)에 음전압을 걸어주면 전하트랩층(220) 내의 트랩에 포획되어 있던 전자가 터널링 절연막(210)을 통하여 반도체 기판(200)으로 빠져나간다. 이와 동시에, 반도체 기판(200)으로부터 정공(hole)이 터널링 절연막(210)을 터널링하여 전하트랩층(220)의 트랩에 포획된다. 이로 인해 소자의 문턱전압이 낮아져 소거상태(erase state)가 된다.The basic operation of a SONOS memory device is to use the trap level of the silicon nitride film. When a positive voltage is applied to the control gate 240, electrons are tunneled through the tunneling insulating layer 210 to be trapped in the trap in the charge trap layer 220. As electrons accumulate in the charge trap layer 220, a threshold voltage of the device is increased to become a program state. When a negative voltage is applied to the control gate 240, electrons trapped in the trap in the charge trap layer 220 exit the semiconductor substrate 200 through the tunneling insulating layer 210. At the same time, holes from the semiconductor substrate 200 tunnel through the tunneling insulating film 210 and are trapped in the trap of the charge trap layer 220. As a result, the threshold voltage of the device is lowered, resulting in an erase state.

전하트랩 플래시 기억소자의 주요한 문제점은 프로그램과 소거의 동작 속도와 데이터 유지 기능(retention)의 문제이다. 빠른 동작 속도를 위해서 터널링 절연막의 두께를 얇게 할 경우 누설 전류 문제로 인해 데이터 유지 기능 특성이 나빠 지게 된다. SONOS 기억소자는 이러한 프로그램과 소거의 동작속도와 데이터 유지 기능 특성의 교환(trade-off)에 의한 성능의 한계를 극복하지 못하고 있다. 전하트랩 플래시 기억소자의 가장 중요한 문제인 데이터 유지 기능 문제를 개선하기 위해서는 전하트랩층이 보유하는 트랩의 밀도를 높이고 에너지 갭(gap)에서의 트랩의 깊이를 깊고 일정하게 하여야 할 것이다.The major problems of charge trap flash memory devices are the operation speed of the program and erase and the problem of data retention. If the thickness of the tunneling insulating layer is thinned for the high operation speed, the data retention function is deteriorated due to the leakage current problem. SONOS memory devices do not overcome the limitations of performance due to trade-off of the program and erase speeds and data retention functions. In order to improve the data retention function problem, which is the most important problem of the charge trap flash memory device, it is necessary to increase the density of traps held by the charge trap layer and to make the trap depth in the energy gap deep and constant.

이에 대한 대안으로 반도체의 나노점이나 금속 나노 결정을 전하트랩층으로 사용하는 것이 있다. 그러나 Si, Ge 등의 반도체 나노점을 전하트랩층으로 사용할 경우, 그 사이즈가 작아질수록 양자 제한(quantum confinement)에 의해 포텐셜 장벽(potential barrier)이 얕아져서 데이터 유지 기능 특성이 나빠진다는 문제점이 있다. An alternative to this is to use semiconductor nanopoints or metal nanocrystals as charge trap layers. However, when the semiconductor nanopoints such as Si and Ge are used as the charge trap layer, the smaller the size, the lower the potential barrier due to quantum confinement, resulting in poor data retention function characteristics. .

한편, 금속 나노 결정을 전하트랩층으로 사용할 경우, 일함수(work function) 엔지니어링을 통해 포텐셜 우물(potential well)의 깊이를 조절할 수 있다. 또한, 반도체에 비해 상태 밀도(density of state)의 수가 많아 전하의 안정적인 트랩에 유리하다는 장점을 지니고 있다. 그러나 스케일링이 진행될수록 금속 나노 결정의 겹침이 없이 높은 밀도의 나노 결정을 형성하는 방법에 있어서 한계가 있고, 금속 나노 결정의 열적 안정성 문제로 인해 후속 공정에 대한 제약이 야기되는 문제점이 있다.Meanwhile, when the metal nanocrystal is used as the charge trap layer, the depth of the potential well may be controlled through work function engineering. In addition, the number of states of the state (density of state) compared to the semiconductor has the advantage that it is advantageous for the stable trap of the charge. However, as scaling progresses, there is a limitation in the method of forming high-density nanocrystals without overlapping metal nanocrystals, and there is a problem that limitations on subsequent processes occur due to thermal stability problems of the metal nanocrystals.

본 발명이 이루고자 하는 기술적 과제는, 데이터 유지 기능 특성이 개선된 전하트랩 플래시 기억소자 및 그 제조방법을 제공하는 데 있다.An object of the present invention is to provide a charge trap flash memory device having improved data retention function characteristics and a method of manufacturing the same.

상기의 기술적 과제를 달성하기 위한, 본 발명에 따른 전하트랩 플래시 기억소자는 채널영역에 의해 분리된 소스영역과 드레인영역을 갖는 반도체 기판; 상기 반도체 기판의 채널영역 상에 형성된 터널링 절연막; 상기 터널링 절연막 상에 형성된 칼코제나이드계 화합물 박막으로 이루어진 전하트랩층; 상기 전하트랩층 상에 형성된 블로킹 절연막; 및 상기 블로킹 절연막 상에 형성된 콘트롤 게이트;를 구비한다.According to an aspect of the present invention, there is provided a charge trap flash memory device comprising: a semiconductor substrate having a source region and a drain region separated by a channel region; A tunneling insulating layer formed on the channel region of the semiconductor substrate; A charge trap layer made of a chalcogenide compound thin film formed on the tunneling insulating film; A blocking insulating film formed on the charge trap layer; And a control gate formed on the blocking insulating layer.

본 발명에 따른 전하트랩 플래시 기억소자에 있어서, 상기 전하트랩층은 Ge-Te 화합물, Sb-Te 화합물, Ge-Sb-Te 화합물, In-Sb-Te 화합물, Ga-Se-Te 화합물, Sn-Sb-Te 화합물 및 In-Se-Ge 화합물 중에서 선택된 1종 이상 또는 그것에 Bi가 더 첨가된 것으로 이루어질 수 있다.In the charge trap flash memory device according to the present invention, the charge trap layer is a Ge-Te compound, Sb-Te compound, Ge-Sb-Te compound, In-Sb-Te compound, Ga-Se-Te compound, Sn- At least one selected from the Sb-Te compound and the In-Se-Ge compound or Bi may be further added thereto.

본 발명에 따른 전하트랩 플래시 기억소자에 있어서, 상기 블로킹 절연막은 실리콘 산화막 또는 실리콘 산화막보다 유전율이 높은 고유전율 박막일 수 있고, 상기 고유전율 박막은 Al2O3, HfO2, ZrO2 및 HfAlO 중에서 선택된 1종 이상을 포함하는 박막일 수 있다.In the charge trap flash memory device according to the present invention, the blocking insulating film may be a silicon oxide film or a high dielectric constant thin film having a higher dielectric constant than the silicon oxide film, and the high dielectric constant thin film is selected from among Al 2 O 3 , HfO 2 , ZrO 2, and HfAlO. It may be a thin film including one or more selected.

본 발명에 따른 전하트랩 플래시 기억소자에 있어서, 상기 터널링 절연막 상에 버퍼층이 형성되고 상기 버퍼층 상에 상기 전하트랩층이 형성될 수 있다. In the charge trap flash memory device according to the present invention, a buffer layer may be formed on the tunneling insulating layer, and the charge trap layer may be formed on the buffer layer.

본 발명에 따른 전하트랩 플래시 기억소자에 있어서, 상기 터널링 절연막은 실리콘 산화막(SiO2), 실리콘 질화막, 실리콘 산화막 및 실리콘 질화막이 차례로 적 층된 구조의 복합층(Si3N4/SiO2/Si3N4), 실리콘 산화막과 하프늄 산화막의 복합층(SiO2/HfO2) 및 조성을 달리하는 실리콘 산화막의 복합층(SiOx/SiO2) 중 어느 하나일 수 있다. In the charge trap flash memory device according to the present invention, the tunneling insulating layer is a composite layer (Si 3 N 4 / SiO 2 / Si 3) having a structure in which a silicon oxide layer (SiO 2 ), a silicon nitride layer, a silicon oxide layer, and a silicon nitride layer are sequentially stacked. N 4 ), the composite layer (SiO 2 / HfO 2 ) of the silicon oxide film and the hafnium oxide film, and the composite layer (SiO x / SiO 2 ) of the silicon oxide film having different compositions.

본 발명에 따른 전하트랩 플래시 기억소자에 있어서, 상기 버퍼층은 HfO2, TiO2, ZrO2, Ta2O5, SrTiO3 및 HfAlO 중에서 선택된 1종 이상을 포함하는 박막으로 이루어질 수 있다.In the charge trap flash memory device according to the present invention, the buffer layer may be formed of a thin film including at least one selected from HfO 2 , TiO 2 , ZrO 2 , Ta 2 O 5 , SrTiO 3, and HfAlO.

본 발명에 따른 전하트랩 플래시 기억소자에 있어서, 상기 콘트롤 게이트는 폴리 실리콘(poly-Si) 박막 및 폴리 실리콘 박막보다 일함수(work function)가 큰 박막 중 어느 하나일 수 있다.In the charge trap flash memory device according to the present invention, the control gate may be one of a polysilicon thin film and a thin film having a larger work function than the polysilicon thin film.

본 발명에 따른 전하트랩 플래시 기억소자에 있어서, 상기 폴리 실리콘 박막보다 일함수가 큰 박막은 TaN, HfN, ZrN, Pt, Ru 및 Ir 중에서 선택된 1종 이상을 포함하는 박막일 수 있다.In the charge trap flash memory device according to the present invention, the thin film having a larger work function than the polysilicon thin film may be a thin film including at least one selected from TaN, HfN, ZrN, Pt, Ru, and Ir.

상기의 기술적 과제를 달성하기 위한, 본 발명에 따른 전하트랩 플래시 기억소자 제조방법은 반도체 기판 상에 터널링 절연막을 형성하는 단계; 상기 터널링 절연막 상에 전하트랩층으로서 칼코제나이드계 화합물 박막을 형성하는 단계; 상기 전하트랩층 상에 블로킹 절연막을 형성하는 단계; 및 상기 블로킹 절연막 상에 콘트롤 게이트를 형성하는 단계;를 갖는다.According to an aspect of the present invention, there is provided a method for manufacturing a charge trap flash memory device, the method including: forming a tunneling insulating layer on a semiconductor substrate; Forming a chalcogenide-based compound thin film as a charge trap layer on the tunneling insulating film; Forming a blocking insulating layer on the charge trap layer; And forming a control gate on the blocking insulating layer.

본 발명에 따른 전하트랩 플래시 기억소자 제조방법에 있어서, 상기 전하트랩층은 Ge-Te 화합물, Sb-Te 화합물, Ge-Sb-Te 화합물, In-Sb-Te 화합물, Ga-Se-Te 화합물, Sn-Sb-Te 화합물 및 In-Se-Ge 화합물 중에서 선택된 1종 이상으로 또는 그것에 Bi를 더 첨가하여 형성할 수 있다.In the method for manufacturing a charge trap flash memory device according to the present invention, the charge trap layer is a Ge-Te compound, Sb-Te compound, Ge-Sb-Te compound, In-Sb-Te compound, Ga-Se-Te compound, It can be formed by one or more selected from Sn-Sb-Te compound and In-Se-Ge compound or by further adding Bi to it.

본 발명에 따른 전하트랩 플래시 기억소자 제조방법에 있어서, 상기 칼코제나이드계 화합물 박막은 원자층증착(ALD) 방법 및 사이클릭 CVD 방법 중 적어도 어느 하나의 방법을 이용하여 형성할 수 있다.In the method for manufacturing a charge trap flash memory device according to the present invention, the chalcogenide-based compound thin film may be formed using at least one of an atomic layer deposition (ALD) method and a cyclic CVD method.

본 발명에 따른 전하트랩 플래시 기억소자 제조방법에 있어서, 상기 Ge-Sb-Te 화합물 박막을 형성하는 단계는, Sb를 증착하는 과정, Te를 증착하는 과정 및 Ge를 증착하는 과정 각각을 적어도 1회 포함하는 수퍼사이클을 적어도 1회 반복하는 것을 포함하고, 상기 Sb를 증착하는 과정은, Sb를 포함하는 소스를 공급하는 단계와, 상기 Sb를 포함하는 소스를 환원시키기 위한 제1반응가스를 공급하는 단계 및 상기 제1반응가스를 퍼지하는 퍼지가스를 공급하는 단계를 포함하는 제1서브사이클을 적어도 1회 반복하는 과정이고, 상기 Te를 증착하는 과정은, Te를 포함하는 소스를 공급하는 단계와, 상기 Te를 포함하는 소스를 환원시키기 위한 제2반응가스를 공급하는 단계 및 상기 제2반응가스를 퍼지하는 퍼지가스를 공급하는 단계를 포함하는 제2서브사이클을 적어도 1회 반복하는 과정이고, 상기 Ge를 증착하는 과정은, Ge를 포함하는 소스를 공급하는 단계와, 상기 Ge를 포함하는 소스를 환원시키기 위한 제3반응가스를 공급하는 단계 및 상기 제3반응가스를 퍼지하는 퍼지가스를 공급하는 단계를 포함하는 제3서브사이클을 적어도 1회 반복하는 과정을 갖는다.In the method of manufacturing a charge trap flash memory device according to the present invention, the forming of the Ge-Sb-Te compound thin film may include depositing Sb, depositing Te, and depositing Ge at least once. The method may further include repeating a supercycle including at least one time, and depositing the Sb may include supplying a source including Sb and supplying a first reaction gas for reducing the source including Sb. And repeating the first subcycle at least once including supplying a purge gas for purging the first reaction gas, and depositing the Te comprises: supplying a source including Te; At least a second subcycle including supplying a second reaction gas for reducing the source containing Te and supplying a purge gas for purging the second reaction gas; The process of repeating once, and depositing the Ge, supplying a source containing Ge, supplying a third reaction gas for reducing the source containing Ge and the third reaction gas And repeating the third subcycle at least once including supplying a purge gas to purge the gas.

본 발명에 따른 전하트랩 플래시 기억소자 제조방법에 있어서, 상기 Sb를 증착하는 과정은, 상기 Sb를 포함하는 소스를 공급하는 단계와 상기 Sb를 포함하는 소스를 환원시키기 위한 제1반응가스를 공급하는 단계 사이에 상기 Sb를 포함하는 소스를 퍼지하기 위한 퍼지가스를 공급하는 단계를 더 포함할 수 있다.In the method of manufacturing a charge trap flash memory device according to the present invention, the depositing of the Sb may include supplying a source including the Sb and supplying a first reaction gas for reducing the source including the Sb. The method may further include supplying a purge gas for purging a source including the Sb between the steps.

본 발명에 따른 전하트랩 플래시 기억소자 제조방법에 있어서, 상기 Te를 증착하는 과정은, 상기 Te를 포함하는 소스를 공급하는 단계와 상기 Te를 포함하는 소스를 환원시키기 위한 제2반응가스를 공급하는 단계 사이에 상기 Te를 포함하는 소스를 퍼지하기 위한 퍼지가스를 공급하는 단계를 더 포함할 수 있다.In the method of manufacturing a charge trap flash memory device according to the present invention, the depositing of the Te may include supplying a source including the Te and supplying a second reaction gas for reducing the source including the Te. The method may further include supplying a purge gas for purging a source including the Te between the steps.

본 발명에 따른 전하트랩 플래시 기억소자 제조방법에 있어서, 상기 Ge를 증착하는 과정은, 상기 Ge를 포함하는 소스를 공급하는 단계와 상기 Ge를 포함하는 소스를 환원시키기 위한 제3반응가스를 공급하는 단계 사이에 상기 Ge를 포함하는 소스를 퍼지하기 위한 퍼지가스를 공급하는 단계를 더 포함할 수 있다.In the method of manufacturing a charge trap flash memory device according to the present invention, the depositing of Ge may include supplying a source including the Ge and supplying a third reaction gas for reducing the source including the Ge. The method may further include supplying a purge gas for purging a source including Ge between the steps.

본 발명에 따른 전하트랩 플래시 기억소자 제조방법에 있어서, 상기 수퍼사이클은 상기 Sb를 증착하는 과정, 상기 Te를 증착하는 과정, 상기 Ge를 증착하는 과정 및 상기 Te를 증착하는 과정이 순차적으로 이루어질 수 있다.In the method of manufacturing a charge trap flash memory device according to the present invention, the supercycle may be performed by sequentially depositing the Sb, depositing the Te, depositing the Ge, and depositing the Te. have.

본 발명에 따른 전하트랩 플래시 기억소자 제조방법에 있어서, 상기 수퍼사이클은 상기 Sb를 증착하는 과정, 상기 Ge를 증착하는 과정, 상기 Te를 증착하는 과정 및 상기 Ge를 증착하는 과정이 순차적으로 이루어질 수 있다.In the method of manufacturing a charge trap flash memory device according to the present invention, the supercycle may be performed by depositing the Sb, depositing the Ge, depositing the Te, and depositing the Ge. have.

본 발명에 따른 전하트랩 플래시 기억소자 제조방법에 있어서, 상기 제1반응가스, 상기 제2반응가스 및 상기 제3반응가스는 H2 및 NH3 중 적어도 어느 하나를 포함할 수 있다.In the method of manufacturing a charge trap flash memory device according to the present invention, the first reaction gas, the second reaction gas and the third reaction gas may include at least one of H 2 and NH 3 .

본 발명에 따른 전하트랩 플래시 기억소자 제조방법에 있어서, 상기 Ge-Sb-Te 화합물 박막을 형성하는 단계는, 상기 Ge를 포함하는 소스, 상기 Sb를 포함하는 소스, 상기 Te를 포함하는 소스, 상기 제1반응가스, 상기 제2반응가스 및 상기 제3반응가스 중 적어도 어느 하나를 플라즈마로 활성화시킨 것을 이용할 수 있다.In the method of manufacturing a charge trap flash memory device according to the present invention, the forming of the Ge-Sb-Te compound thin film may include: a source including Ge, a source including Sb, a source including Te, and At least one of the first reaction gas, the second reaction gas, and the third reaction gas may be activated by plasma.

본 발명에 따른 전하트랩 플래시 기억소자 제조방법에 있어서, 상기 Ge-Sb-Te 화합물 박막을 형성하는 단계는, 100 내지 400℃의 공정 온도와 0.1 내지 10 Torr의 공정 압력에서 수행할 수 있다.In the method of manufacturing a charge trap flash memory device according to the present invention, the forming of the Ge-Sb-Te compound thin film may be performed at a process temperature of 100 to 400 ° C. and a process pressure of 0.1 to 10 Torr.

본 발명에 따른 전하트랩 플래시 기억소자 제조방법에 있어서, 상기 터널링 절연막은 실리콘 산화막(SiO2), 실리콘 질화막, 실리콘 산화막 및 실리콘 질화막이 차례로 적층된 구조의 복합층(Si3N4/SiO2/Si3N4), 실리콘 산화막과 하프늄 산화막의 복합층(SiO2/HfO2) 및 조성을 달리하는 실리콘 산화막의 복합층(SiOx/SiO2) 중 어느 하나로 형성할 수 있다. In the method for manufacturing a charge trap flash memory device according to the present invention, the tunneling insulating film is a composite layer (Si 3 N 4 / SiO 2 /) in which a silicon oxide film (SiO 2 ), a silicon nitride film, a silicon oxide film, and a silicon nitride film are sequentially stacked. Si 3 N 4 ), a silicon oxide film and a hafnium oxide film (SiO 2 / HfO 2 ) and a silicon oxide film having a different composition (SiO x / SiO 2 ) can be formed of any one.

본 발명에 따른 전하트랩 플래시 기억소자 제조방법에 있어서, 상기 실리콘 질화막, 실리콘 산화막 및 실리콘 질화막이 차례로 적층된 구조의 복합층을 형성함에 있어서, 상기 실리콘 질화막은 원자층증착(atomic layer deposition, ALD) 방법에 의하여 형성하고, 상기 실리콘 산화막은 원자층증착 방법 또는 열적 산화방법에 의하여 형성할 수 있다.In the method for manufacturing a charge trap flash memory device according to the present invention, in forming a composite layer having a structure in which the silicon nitride film, the silicon oxide film, and the silicon nitride film are sequentially stacked, the silicon nitride film is formed by atomic layer deposition (ALD). The silicon oxide film may be formed by an atomic layer deposition method or a thermal oxidation method.

본 발명에 따른 전하트랩 플래시 기억소자 제조방법에 있어서, 상기 블로킹 절연막 형성 단계는 400℃ 이하의 공정 온도에서 수행할 수 있다. In the method of manufacturing a charge trap flash memory device according to the present invention, the forming of the blocking insulating film may be performed at a process temperature of 400 ° C. or less.

본 발명에 따른 전하트랩 플래시 기억소자 제조방법에 있어서, 상기 블로킹 절연막은 원자층증착 방법으로 형성할 수 있으며, Al2O3, HfO2, ZrO2 및 HfAlO 중에서 선택된 1종 이상을 포함할 수 있다.In the method for manufacturing a charge trap flash memory device according to the present invention, the blocking insulating film may be formed by an atomic layer deposition method, and may include one or more selected from Al 2 O 3 , HfO 2 , ZrO 2, and HfAlO. .

본 발명에 따른 전하트랩 플래시 기억소자 제조방법에 있어서, 상기 터널링 절연막을 형성하는 단계 이후에 버퍼층을 형성하는 단계를 더 포함할 수 있고 상기 버퍼층은 원자층증착 방법에 의해 형성할 수 있다.In the method of manufacturing a charge trap flash memory device according to the present invention, the method may further include forming a buffer layer after forming the tunneling insulating layer, and the buffer layer may be formed by an atomic layer deposition method.

본 발명에 의하면, 전하트랩층으로 트랩의 밀도가 높고 벌크 내부에 안정된 트랩을 함유하고 있는 칼코제나이드계 화합물을 사용함으로써 데이터 유지 기능 특성을 향상시킬 수 있다.According to the present invention, the data retention function characteristic can be improved by using a chalcogenide-based compound having a high trap density and a stable trap in the bulk as the charge trap layer.

이하에서 첨부된 도면들을 참조하여 본 발명에 따른 전하트랩 플래시 기억소자 및 그 제조방법의 바람직한 실시예에 대해 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. Hereinafter, exemplary embodiments of a charge trap flash memory device and a method of manufacturing the same will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you.

도 3은 본 발명에 따른 전하트랩 플래시 기억소자의 바람직한 일 실시예의 구조를 나타내는 단면도이다.3 is a cross-sectional view showing the structure of a preferred embodiment of a charge trap flash memory device according to the present invention.

도 3을 참조하면, 본 발명에 따른 전하트랩 플래시 기억소자는 채널(370)에 의해 분리된 소스영역(310)과 드레인영역(320)을 갖는 반도체 기판(300), 터널링 절연막(330), 버퍼층(335), 전하트랩층(340), 블로킹 절연막(350) 및 콘트롤 게이 트(360)를 구비한다.Referring to FIG. 3, the charge trap flash memory device according to the present invention includes a semiconductor substrate 300 having a source region 310 and a drain region 320 separated by a channel 370, a tunneling insulating layer 330, and a buffer layer. 335, charge trap layer 340, blocking insulating film 350, and control gate 360.

반도체 기판(300)은 실리콘을 사용하며 채널(370)에 의해 소스영역(310)과 드레인영역(320)으로 분리된다. The semiconductor substrate 300 uses silicon and is separated into the source region 310 and the drain region 320 by the channel 370.

터널링 절연막(330)은 반도체 기판(300)의 채널(370) 상에 형성되며, 두께는 20 내지 60Å 정도이다. 터널링 절연막(330)은 실리콘 산화막(SiO2), 실리콘 질화막, 실리콘 산화막 및 실리콘 질화막이 차례로 적층된 구조의 복합층(Si3N4/SiO2/Si3N4), 실리콘 산화막과 하프늄 산화막의 복합츨(SiO2/HfO2) 및 조성을 달리하는 실리콘 산화막의 복합층(SiOx/SiO2) 중 어느 하나로 이루어질 수 있다.The tunneling insulating layer 330 is formed on the channel 370 of the semiconductor substrate 300, and has a thickness of about 20 to 60 μm. The tunneling insulating layer 330 is formed of a composite layer (Si 3 N 4 / SiO 2 / Si 3 N 4 ), a silicon oxide film, and a hafnium oxide film in which a silicon oxide film (SiO 2 ), a silicon nitride film, a silicon oxide film, and a silicon nitride film are stacked in this order. The composite layer (SiO 2 / HfO 2 ) and the composite layer (SiO x / SiO 2 ) of the silicon oxide film having a different composition may be formed.

단일막이 아닌 복잡한 구조를 갖는 박막을 터널링 절연막(330)으로 사용하게 되면 터널링 절연막(330)의 에너지 밴드 구조가 달라져서, 저전압과 고전압에서의 터널링 특성이 달라지게 된다. 즉, 저전압에서는 터널링이 용이하게 일어나지 않는 반면에 고전압에서는 터널링이 용이하게 일어나게 되어, 소자의 프로그래밍 전압을 낮출 수 있고, 전하의 데이터 유지 기능이 우수하게 된다.When a thin film having a complex structure, rather than a single layer, is used as the tunneling insulating layer 330, the energy band structure of the tunneling insulating layer 330 is changed, and the tunneling characteristics at low voltage and high voltage are changed. In other words, while tunneling does not occur easily at low voltage, tunneling occurs easily at high voltage, thereby lowering the programming voltage of the device and improving the data retention function of the charge.

버퍼층(335)은 터널링 절연막(330) 상에 형성되며, HfO2, TiO2, ZrO2, Ta2O5, SrTiO3 및 HfAlO 중에서 선택된 1종 이상을 포함하는 박막으로 이루어질 수 있다. 후술할 전하트랩층(340)으로 사용되는 칼코제나이드계 화합물 박막을 실리콘 산화막(SiO2), 실리콘 질화막(Si3N4) 또는 알루미늄 산화막(Al2O3) 상에 증착하는 경우 연속적인 박막으로 박막이 형성되지 않고 아일랜드(island) 형태로 형성된다. The buffer layer 335 is formed on the tunneling insulating layer 330 and may be formed of a thin film including at least one selected from HfO 2 , TiO 2 , ZrO 2 , Ta 2 O 5 , SrTiO 3, and HfAlO. When the chalcogenide compound thin film used as the charge trap layer 340 to be described later is deposited on a silicon oxide film (SiO 2 ), a silicon nitride film (Si 3 N 4 ) or an aluminum oxide film (Al 2 O 3 ) As a result, the thin film is not formed but is formed in an island form.

도 4 및 도 5는 하지막 특성에 따른 GST(Ge2Sb2Te5) 박막의 증착 형태를 나타낸 SEM(scanning electron microscopy) 사진이다. 4 and 5 are scanning electron microscopy (SEM) photographs showing the deposition form of a Ge 2 Sb 2 Te 5 (GST) thin film according to the underlying film characteristics.

GST 박막은 후술할 전하트랩층(340)을 구성하는 칼코제나이드계 화합물 박막 중 하나이다. 도 4에 도시된 바와 같이 GST 박막이 터널링 절연막(330)인 SiO2 상에 형성된 경우는 GST 박막 표면 거칠기(roughness)가 거칠다. 이는 GST 박막 증착 초기에 연속적인 박막이 형성되지 않음을 의미한다. 반면에 도 5에 도시된 바와 같이 GST 박막이 버퍼층(335)인 TiO2 상에 형성된 경우는 GST 박막의 표면이 매끄럽다. 이는 GST 박막이 연속적인 박막으로 형성된 것임을 의미한다. 따라서, 버퍼층(335)은 칼코제나이드계 화합물 박막이 연속적인 박막으로 증착되게 하는 시드 층(seed layer)의 역할을 하게 된다. 다만 전하의 터널링을 방해하지 않아야 하므로 버퍼층(335)은 형성되지 않게 하거나, 형성되더라도 5Å 정도로 아주 얇게 형성된 것이 바람직하다.The GST thin film is one of the chalcogenide-based compound thin films constituting the charge trap layer 340 to be described later. As shown in FIG. 4, when the GST thin film is formed on SiO 2, which is the tunneling insulating layer 330, the surface roughness of the GST thin film is rough. This means that no continuous thin film is formed at the beginning of GST thin film deposition. On the other hand, when the GST thin film is formed on TiO 2 , the buffer layer 335, as shown in FIG. 5, the surface of the GST thin film is smooth. This means that the GST thin film is formed of a continuous thin film. Accordingly, the buffer layer 335 serves as a seed layer to allow the chalcogenide-based compound thin film to be deposited as a continuous thin film. However, the buffer layer 335 may not be formed or may be formed to be very thin as much as 5 μs even if it does not interfere with tunneling of charges.

전하트랩층(340)은 칼코제나이드계 화합물 박막으로 형성된다. 상기 칼코제나이드계 화합물은 Ge-Te 화합물, Sb-Te 화합물, Ge-Sb-Te 화합물, In-Sb-Te 화합물, Ga-Se-Te 화합물, Sn-Sb-Te 화합물 및 In-Se-Ge 화합물이거나 이들의 조합일 수 있다. 또한 이러한 칼코제나이드계 화합물에 Bi를 더 첨가하여 전하트랩층(340)이 형성될 수 있다. 칼코제나이드계 3원 화합물이 구조적으로 트랩을 많이 가지기 때문에 칼코제나이드계 3원 화합물(ternary alloy)이 바람직하게 이용될 수 있다. 더욱 바람직하게는 Ge-Sb-Te 화합물이 이용될 수 있고, 특히 화학량론 상(stoichiometric) Ge2Sb2Te5 조성을 갖는 GST가 이용될 수 있다.The charge trap layer 340 is formed of a chalcogenide-based compound thin film. The chalcogenide compounds include Ge-Te compounds, Sb-Te compounds, Ge-Sb-Te compounds, In-Sb-Te compounds, Ga-Se-Te compounds, Sn-Sb-Te compounds, and In-Se-Ge Compounds or combinations thereof. In addition, the charge trap layer 340 may be formed by further adding Bi to the chalcogenide-based compound. Since chalcogenide ternary compounds have many traps in their structure, chalcogenide ternary alloys may be preferably used. More preferably Ge-Sb-Te compounds can be used, in particular GST with stoichiometric Ge 2 Sb 2 Te 5 composition.

GST는 준안정상으로 FCC(face centered cubic) 구조를 갖고, 안정상으로 HCP(hexagonal close-packed) 구조를 갖는 합금 물질로서 도 6에 나타낸 바와 같이 FCC 결정 상태에서 뒤틀린 암염(distorted rock-salt) 구조를 가진다. 이때 410 자리(site)는 Te이 위치하고, 420 자리 중 약 40%씩은 Ge와 Sb가 위치하며, 약 20%는 공공(vacancy)이 위치한다.즉 이와 같은 구조는 단위 셀당 약 0.6개의 공공을 가지게 되므로 GST의 결함 밀도(defect density)는 2×1021cm-3 정도이다. 이러한 결함 밀도 값은 종래 SONOS 기억소자(도 2 참조)에서 전하트랩층(220)으로 사용되고 있는 실리콘 질화막의 결함 밀도로 일반적으로 보고되는 1019cm-3에 비해 2차수(order) 정도 높다.GST is an alloy material having a face centered cubic (FCC) structure in a metastable phase, and a hexagonal close-packed (HCP) structure in a stable phase, and as shown in FIG. 6, a distorted rock-salt structure in an FCC crystal state. Has At 410 sites, Te is located, about 40% of the 420 are Ge and Sb, and about 20% is vacancy, which means that this structure has about 0.6 holes per unit cell. Therefore, the defect density of the GST is about 2 x 10 21 cm -3 . This defect density value is about 2 orders of magnitude higher than that of 10 19 cm -3 , which is generally reported as the defect density of the silicon nitride film used as the charge trap layer 220 in the conventional SONOS memory device (see FIG. 2).

한편, 종래 SONOS 기억소자의 적층구조(도 2 참조)에서 전하트랩으로 사용되는 결함은 터널링 절연막(210)인 실리콘 산화막과 전하트랩층(220)인 실리콘 질화막의 경계부분(interface)에 상당량 분포한다. 반면에 상술한 GST의 결함 밀도는 GST 벌크(bulk) 내부에 균일하게 분포하는 공공 밀도(vacancy density)만을 고려하여 계산한 것이다. 따라서 전하트랩층의 벌크 내부의 트랩 밀도만을 고려한다면 GST 박막의 결함 밀도는 실리콘 질화막의 결함 밀도보다 훨씬 더 크게 된다. Meanwhile, defects used as charge traps in a stacked structure of a conventional SONOS memory device (see FIG. 2) are substantially distributed in the interface between the silicon oxide film, which is the tunneling insulating film 210, and the silicon nitride film, which is a charge trap layer 220. . On the other hand, the defect density of the above-described GST is calculated in consideration of only the vacancy density uniformly distributed in the GST bulk. Therefore, considering only the trap density inside the bulk of the charge trap layer, the defect density of the GST thin film is much larger than that of the silicon nitride film.

박막 내의 결함은 트랩으로 작용하므로 결국 GST 박막의 트랩 밀도가 실리콘 질화막의 트랩 밀도보다 훨씬 더 크다. 결국 GST 박막은 벌크 내부에 안정적인 트랩을 함유하고 있고, GST 박막의 트랩 밀도는 종래 SONOS 기억소자에서 사용되는 실리콘 질화막의 트랩밀도보다 훨씬 크게 된다. 따라서 상술한 바와 같이 데이터 유지 기능 특성은 전하트랩층(340)이 보유하는 트랩의 밀도가 증가하고 트랩의 깊이가 깊을수록 향상되므로 데이터 보유 기능 특성 측면에서 GST 박막이 실리콘 질화막에 비해 우수하다고 할 수 있다. 그리고 Ge 또는 Sb의 양을 미세하게 조절하여 Ge2+xSb2Te5 또는 Ge2Sb2 + xTe5를 형성할 경우, Ge-Te 또는 Sb-Te간의 국부적인 결합 상태를 변화시킴으로써 격자의 뒤틀림 정도가 미세하게 변화하여 트랩의 밀도를 조절하거나 더욱 증가시킬 수 있다.Defects in the thin film act as a trap, so the trap density of the GST thin film is much higher than the trap density of the silicon nitride film. As a result, the GST thin film contains a stable trap in the bulk, and the trap density of the GST thin film is much larger than that of the silicon nitride film used in the conventional SONOS memory device. Therefore, as described above, the data retention function is improved as the density of the trap held by the charge trap layer 340 increases and the depth of the trap is deep. Therefore, the GST thin film is superior to the silicon nitride film in terms of the data retention function. have. When the amount of Ge or Sb is finely adjusted to form Ge 2 + x Sb 2 Te 5 or Ge 2 Sb 2 + x Te 5 , the lattice of the lattice may be changed by changing the local bonding state between Ge-Te or Sb-Te. The degree of warpage may change slightly to adjust or even increase the density of the trap.

블로킹 절연막(350)은 전하트랩층(340) 상에 형성되며, 두께는 300 내지 400Å 정도로 형성된다. 블로킹 절연막(350)은 실리콘 산화막이나 실리콘 산화막보다 유전율이 높은 고유전율 박막으로 형성될 수 있다. 고유전율 박막은 HfO2, Al2O3, ZrO2 및 HfAlO 중에서 적어도 하나를 포함할 수 있다. HfO2, Al2O3, ZrO2 및 HfAlO 박막 단일층으로도 블로킹 절연막(350)이 형성될 수도 있으나 이들의 복합층으로 블로킹 절연막(350)이 형성될 수 있다. 전하트랩층(340)을 구성하는 칼코제나이드계 화합물 박막은 낮은 녹는점과 높은 휘발성을 갖는 특징을 가지므로 후속 공정인 블로킹 절연막(350) 형성 공정은 저온에서 수행되어야 한다. HfO2, Al2O3, ZrO2 및 HfAlO 박막 증착은 저온에서 공정이 가능하고 저온에서 공정하여 증착하더라도 박막의 밀도가 높고 유전율이 높은 박막의 형성이 가능하다. 따라서, HfO2, Al2O3, ZrO2 및 HfAlO 박막은 블로킹 절연막(350)으로 바람직하다.The blocking insulating film 350 is formed on the charge trap layer 340, and has a thickness of about 300 to about 400 μm. The blocking insulating film 350 may be formed of a silicon oxide film or a high dielectric constant thin film having a higher dielectric constant than that of the silicon oxide film. The high dielectric constant thin film may include at least one of HfO 2 , Al 2 O 3 , ZrO 2, and HfAlO. Although the blocking insulating film 350 may be formed of a single layer of HfO 2 , Al 2 O 3 , ZrO 2, and HfAlO, the blocking insulating film 350 may be formed of a composite layer thereof. Since the chalcogenide-based compound thin film constituting the charge trap layer 340 has a low melting point and high volatility, a subsequent process of forming the blocking insulating layer 350 should be performed at a low temperature. HfO 2 , Al 2 O 3 , ZrO 2 and HfAlO thin film deposition can be processed at a low temperature, even if the process is deposited at a low temperature it is possible to form a thin film of high density and high dielectric constant. Therefore, HfO 2 , Al 2 O 3 , ZrO 2 and HfAlO thin films are preferable as the blocking insulating film 350.

이와 같은 고유전율 박막이 블로킹 절연막(350)으로 사용되는 경우에는 누설전류가 감소됨으로써, 소거 동작에서 발생할 수 있는 전자 백-터널링(electron back-tunneling) 현상이 방지되어 소거 동작 시간과 동작 전압을 줄일 수 있다. 전자 백-터널링 현상은 전하트랩층(340)에 트랩된 전자를 추출하기 위해 콘트롤 게이트(360)에 음전압을 인가했을 때 콘트롤 게이트(360)에서 나온 전자에 의해 전하트랩층(340)이 채워지는 현상을 말한다. When the high dielectric constant thin film is used as the blocking insulating film 350, the leakage current is reduced, thereby preventing the electron back-tunneling phenomenon that may occur in the erase operation, thereby reducing the erase operation time and the operating voltage. Can be. The electron back-tunneling phenomenon causes the charge trap layer 340 to be filled by electrons from the control gate 360 when a negative voltage is applied to the control gate 360 to extract electrons trapped in the charge trap layer 340. Says the phenomenon.

콘트롤 게이트(360)는 블로킹 절연막(350) 상에 형성되고, 폴리 실리콘(poly-Si) 박막 및 폴리 실리콘 박막보다 일함수가 큰 박막 중 어느 하나로 형성될 수 있다. 폴리 실리콘 박막보다 일함수가 큰 박막은 TaN, HfN, ZrN, Pt, Ru 및 Ir 중에서 적어도 어느 하나일 수 있다. 이와 같이 일함수가 큰 물질을 포함하는 박막을 콘트롤 게이트(360)로 사용할 경우 블로킹 절연막(350)과 콘트롤 게이트(360)의 계면(interface)의 배리어 높이(barrier height)가 높아지기 때문에 상술한 전자 백-터널링 현상을 막을 수 있다.The control gate 360 may be formed on the blocking insulating layer 350 and may be formed of any one of a poly-Si thin film and a thin film having a larger work function than the poly-silicon thin film. The thin film having a higher work function than the polysilicon thin film may be at least one of TaN, HfN, ZrN, Pt, Ru, and Ir. As described above, when the thin film including a material having a large work function is used as the control gate 360, the barrier height of the interface between the blocking insulating film 350 and the control gate 360 is increased. -Can prevent tunneling phenomenon.

도 7은 본 발명에 따른 전하트랩 플래시 기억소자 제조방법의 바람직한 일 실시예를 나타내는 흐름도이다.7 is a flowchart illustrating a preferred embodiment of a method for manufacturing a charge trap flash memory device according to the present invention.

도 3 및 도 7을 참조하면, 반도체 기판(300) 상에 터널링 절연막(330)을 형성한다(S510). 반도체 기판(300)은 실리콘을 사용하고, 터널링 절연막(330)은 실리콘 산화막(SiO2), 실리콘 질화막, 실리콘 산화막 및 실리콘 질화막이 차례로 적층된 구조의 복합층(Si3N4/SiO2/Si3N4), 실리콘 산화막과 하프늄 산화막의 복합 층(SiO2/HfO2) 및 조성을 달리하는 실리콘 산화막의 복합층(SiOx/SiO2) 중 어느 하나일 수 있다. 3 and 7, a tunneling insulating layer 330 is formed on the semiconductor substrate 300 (S510). The semiconductor substrate 300 is formed of silicon, and the tunneling insulating layer 330 has a structure in which a silicon oxide layer (SiO 2 ), a silicon nitride layer, a silicon oxide layer, and a silicon nitride layer are sequentially stacked (Si 3 N 4 / SiO 2 / Si). 3 N 4 ), the composite layer (SiO 2 / HfO 2 ) of the silicon oxide film and the hafnium oxide film, and the composite layer (SiO x / SiO 2 ) of the silicon oxide film having different compositions.

실리콘 질화막, 실리콘 산화막 및 실리콘 질화막이 차례로 적층된 구조의 복합층의 경우에, 실리콘 질화막은 원자층증착 방법에 의하여 450℃ 온도에서 20 내지 30Å 정도의 두께로 형성할 수 있다. 그리고 실리콘 산화막은 원자층증착 방법에 의하거나 열적 산화방법에 의해 20Å 정도의 두께로 형성할 수 있다. 열적 산화방법은 공정온도 950℃, 10Torr에서 산소(O2)와 수소(H2)를 공급하여 형성할 수 있다. In the case of a composite layer having a structure in which a silicon nitride film, a silicon oxide film, and a silicon nitride film are sequentially stacked, the silicon nitride film may be formed to a thickness of about 20 to 30 kPa at a temperature of 450 ° C. by an atomic layer deposition method. The silicon oxide film may be formed to a thickness of about 20 kPa by the atomic layer deposition method or by the thermal oxidation method. The thermal oxidation method may be formed by supplying oxygen (O 2 ) and hydrogen (H 2 ) at a process temperature of 950 ° C. and 10 Torr.

그리고 HfO2 박막은 원자층증착 방법에 의할 수 있다.And the HfO 2 thin film may be by the atomic layer deposition method.

그리고 터널링 절연막(330) 상에 버퍼층(335)를 형성한다(S520). 이 단계는 선택적인 단계이나 상술한 바와 같이 버퍼층(335)은 후술할 전하트랩층(340) 형성시 시드 층의 역할을 하므로, 전하트랩층(340)을 연속적인 박막으로 형성하기 위해서는 버퍼층(335)이 필요하게 된다. 버퍼층(335)은 HfO2, TiO2, ZrO2, Ta2O5, SrTiO3 및 HfAlO 중에서 선택된 1종 이상을 포함하는 박막으로 형성할 수 있다. 다만 버퍼층(335)은 전하의 이동을 방해하지 않도록 5Å 정도로 아주 얇게 형성해야 하므로, 원자층증착 방법에 의하는 것이 바람직하다.In operation S520, a buffer layer 335 is formed on the tunneling insulating layer 330. This step is an optional step, but as described above, the buffer layer 335 serves as a seed layer when the charge trap layer 340 is to be described later, so that the buffer layer 335 can be formed as a continuous thin film. ) Is required. The buffer layer 335 may be formed of a thin film including one or more selected from HfO 2 , TiO 2 , ZrO 2 , Ta 2 O 5 , SrTiO 3, and HfAlO. However, since the buffer layer 335 should be formed very thin so as not to interfere with the movement of charge, it is preferable to use the atomic layer deposition method.

다음으로, 버퍼층(335) 상에 전하트랩층(340)을 형성한다(S530). 전하트랩층(340)은 칼코제나이드계 화합물 중 Ge-Te 화합물, Sb-Te 화합물, Ge-Sb-Te 화합물, In-Sb-Te 화합물, Ga-Se-Te 화합물, Sn-Sb-Te 화합물, In-Se-Ge 화합물 또는 이들의 조합으로 형성할 수 있다. 그리고 이러한 칼코제나이드계 화합물에 Bi를 더 첨가하여 전하트랩층(340)을 형성할 수 있다. 바람직하게는 Ge-Sb-Te 화합물 중 GST(Ge2Sb2Te5) 박막으로 형성한다. GST 박막은 화학기상증착(chemical vapor deposition, CVD) 방법이나 원자층증착 방법 또는 사이클릭(cyclic) CVD법을 이용하여 형성할 수 있다. 이 중 원자층증착 방법이나 사이클릭 CVD법은 수 nm 두께의 극박막 증착에서 탁월한 두께 조절성과 우수한 단차 도포성을 가지며 저온 공정이 가능하다. Next, the charge trap layer 340 is formed on the buffer layer 335 (S530). The charge trap layer 340 is a Ge-Te compound, Sb-Te compound, Ge-Sb-Te compound, In-Sb-Te compound, Ga-Se-Te compound, Sn-Sb-Te compound among chalcogenide compounds. , In-Se-Ge compounds, or a combination thereof. The charge trap layer 340 may be formed by further adding Bi to the chalcogenide-based compound. Preferably, the Ge-Sb-Te compound is formed of a thin film of GST (Ge 2 Sb 2 Te 5 ). The GST thin film may be formed using a chemical vapor deposition (CVD) method, an atomic layer deposition method, or a cyclic CVD method. Among these, the atomic layer deposition method and the cyclic CVD method have excellent thickness control and excellent step coating property in the ultra-thin film deposition of several nm thickness and can be processed at low temperature.

전하트랩층(340)으로서 Ge-Sb-Te 화합물 박막을 형성하는 바람직한 일 실시예를 도 8 내지 도 12에 나타내었다. 도 8은 본 발명에 따른 전하트랩 플래시 기억소자 제조방법 중 Ge-Sb-Te 화합물 박막을 형성하는 방법에 대한 바람직한 일 실시예를 나타내는 흐름도, 도 9는 Ge-Sb-Te 화합물 박막 형성시, Sb를 증착하는 과정에 대한 바람직한 일 실시예를 나타내는 흐름도, 도 10은 Ge-Sb-Te 화합물 박막 형성시, Te를 증착하는 과정에 대한 바람직한 일 실시예를 나타내는 흐름도, 그리고, 도 11은 Ge-Sb-Te 화합물 박막 형성시, Ge를 증착하는 과정에 대한 바람직한 일 실시예를 나타내는 흐름도이다.8 to 12 illustrate a preferred embodiment of forming the Ge-Sb-Te compound thin film as the charge trap layer 340. 8 is a flow chart showing a preferred embodiment of the method for forming a Ge-Sb-Te compound thin film in the method for manufacturing a charge trap flash memory device according to the present invention, Figure 9 is a Sb when forming a Ge-Sb-Te compound thin film 10 is a flow chart showing a preferred embodiment for the process of depositing, FIG. 10 is a flow chart showing a preferred embodiment for the process of depositing Te when forming a Ge-Sb-Te compound thin film, and FIG. 11 is Ge-Sb In the formation of the -Te compound thin film, a flowchart illustrating a preferred embodiment of a process of depositing Ge is shown.

도 8 내지 도 11을 참조하면, 도 7에서 S520 단계까지 수행하여 버퍼층(335)을 형성한 후, 버퍼층(335) 상에 Sb를 증착하는 과정을 수행한다(도 8의 S610). Sb를 먼저 증착하는 것은 Sb 증착이 하지막의 영향을 거의 받지 않기 때문이다. Referring to FIGS. 8 through 11, after forming the buffer layer 335 by performing the step S520 of FIG. 7, a process of depositing Sb on the buffer layer 335 is performed (S610 of FIG. 8). The deposition of Sb first is because Sb deposition is hardly affected by the underlying film.

Sb를 증착하는 과정을 수행하기 위하여, 우선 Sb를 포함하는 소스를 공급한 다(도 9의 S710). Sb를 포함하는 소스는 Sb(CH3)3, Sb(C2H5)3, Sb(i-C3H7)3, Sb(n-C3H7)3, Sb(i-C4H9)3, Sb(t-C4H9)3, Sb(N(CH3)2)3, Sb(N(CH3)(C2H5))3, Sb(N(C2H5)2)3, Sb(N(i-C3H7)2)3, 및 Sb[N(Si(CH3)3)2]3 중에서 적어도 하나를 포함할 수 있다. 그리고 Sb를 포함하는 소스를 퍼지하기 위해 퍼지가스를 공급한다(S712). 이때 퍼지가스는 불활성가스를 이용할 수 있다. 불활성가스는 아르곤(Ar)을 사용할 수 있다. 퍼지시간은 수초 정도로 한다. In order to perform the process of depositing Sb, first, a source including Sb is supplied (S710 of FIG. 9). Sources containing Sb include Sb (CH 3 ) 3 , Sb (C 2 H 5 ) 3 , Sb (iC 3 H 7 ) 3 , Sb (nC 3 H 7 ) 3 , Sb (iC 4 H 9 ) 3 , Sb (tC 4 H 9 ) 3 , Sb (N (CH 3 ) 2 ) 3 , Sb (N (CH 3 ) (C 2 H 5 )) 3 , Sb (N (C 2 H 5 ) 2 ) 3 , Sb ( N (iC 3 H 7 ) 2 ) 3 , and Sb [N (Si (CH 3 ) 3 ) 2 ] 3 . And purge gas is supplied to purge the source containing Sb (S712). At this time, the purge gas may use an inert gas. Argon (Ar) may be used as the inert gas. Purge time is a few seconds.

그리고 Sb를 포함하는 소스를 환원시키기 위한 제1반응가스를 공급한다(S714). 제1반응가스로는 수소(H2) 및 암모니아(NH3) 중 적어도 어느 하나를 이용할 수 있다. 그리고 제1반응가스를 퍼지하기 위해 퍼지가스를 공급한다(S716). 이 경우에도 퍼지가스는 아르곤을 사용할 수 있고, 퍼지시간은 수초 정도로 한다. S710 단계 내지 S716 단계가 제1서브사이클을 구성한다. 다음으로 소정의 횟수 동안 제1서브사이클이 수행되었는 지의 여부를 확인한다(S718). 제1서브사이클이 소정 횟수 동안 수행되지 않았다면 S710 단계 내지 S716 단계를 반복한다.Then, the first reaction gas for reducing the source including Sb is supplied (S714). As the first reaction gas, at least one of hydrogen (H 2 ) and ammonia (NH 3 ) may be used. And purge gas is supplied to purge the first reaction gas (S716). Also in this case, argon may be used for the purge gas, and the purge time may be several seconds. Steps S710 to S716 constitute a first subcycle. Next, it is checked whether the first subcycle has been performed for a predetermined number of times (S718). If the first subcycle has not been performed for a predetermined number of times, steps S710 to S716 are repeated.

Sb를 포함하는 소스로는 Sb(i-C3H7)3가 사용될 수 있고, 제1반응가스로는 아르곤과 수소의 혼합기체를 사용할 수 있다. Sb(i-C3H7)3의 캐니스터(canister)의 온도는 25℃ 정도로 유지하고, Sb(i-C3H7)3를 운반하는 운반가스로는 아르곤이 사용되며, 50sccm 정도의 유량이 사용된다. 제1반응가스인 아르곤과 수소는 각각 200sccm 정도의 유량이 사용된다. 이때 Sb 증착거동은 Sb(i-C3H7)3 주입시간에 따라서 박막 두께가 두꺼워지게 되어, 원자층 증착특성이 나타나지 않고 사이클릭 CVD 특성을 나타내게 된다. 따라서 Sb를 포함하는 소스를 퍼지하기 위해 퍼지가스를 공급하는 S712 단계는 수행하지 않을 수 있다. 다만 S712 단계를 수행하는 것이 전체 공정에 있어서 재현성이 우수하게 된다.Sb (iC 3 H 7 ) 3 may be used as the source containing Sb, and a mixed gas of argon and hydrogen may be used as the first reaction gas. The temperature of the canister of Sb (iC 3 H 7 ) 3 is maintained at about 25 ° C., and argon is used as a carrier gas for transporting Sb (iC 3 H 7 ) 3 , and a flow rate of about 50 sccm is used. Argon and hydrogen, which are the first reaction gases, are used at a flow rate of about 200 sccm, respectively. At this time, the Sb deposition behavior becomes thicker according to the Sb (iC 3 H 7 ) 3 injection time, resulting in cyclic CVD without the atomic layer deposition characteristics. Therefore, step S712 of supplying purge gas to purge the source including Sb may not be performed. However, performing the step S712 is excellent in the reproducibility in the entire process.

Sb를 증착하는 과정이 수행된 다음, Te를 증착하는 과정을 수행한다(도 8의 S620). A process of depositing Sb is performed and then a process of depositing Te is performed (S620 of FIG. 8).

Te를 증착하는 과정을 수행하기 위하여, 우선 Te를 포함하는 소스를 공급한다(도 10의 S720). Te를 포함하는 소스는 Te(CH3)2, Te(C2H5)2, Te(n-C3H7)2, Te(i-C3H7)2, Te(t-C4H9)2, Te(i-C4H9)2, Te(CH2=CH)2, Te(CH2CH=CH2)2, 및 Te[N(Si(CH3)3)2]2 중에서 적어도 하나를 포함할 수 있다. 그리고 Te를 포함하는 소스를 퍼지하기 위해 퍼지가스를 공급한다(S722). 이때 퍼지가스는 아르곤을 사용하고 퍼지시간은 수초 정도로 한다. In order to perform the process of depositing Te, first, a source including Te is supplied (S720 of FIG. 10). Sources containing Te include Te (CH 3 ) 2 , Te (C 2 H 5 ) 2 , Te (nC 3 H 7 ) 2 , Te (iC 3 H 7 ) 2 , Te (tC 4 H 9 ) 2 , Te (iC 4 H 9 ) 2 , Te (CH 2 = CH) 2 , Te (CH 2 CH = CH 2 ) 2 , and Te [N (Si (CH 3 ) 3 ) 2 ] 2 . have. And purge gas is supplied to purge the source containing Te (S722). At this time, the purge gas uses argon and the purge time is about several seconds.

그리고 Te를 포함하는 소스를 환원시키기 위한 제2반응가스를 공급한다(S724). 제1반응가스로는 수소 및 암모니아 중 적어도 어느 하나를 이용할 수 있다. 그리고 제2반응가스를 퍼지하기 위해 퍼지가스를 공급한다(S726). 이 경우에도 퍼지가스는 아르곤을 사용할 수 있고, 퍼지시간은 수초 정도로 한다. S720 단계 내지 S726 단계가 제2서브사이클을 구성한다. 다음으로 소정의 횟수 동안 제2서브사이클이 수행되었는 지 여부를 확인한다(S728). 제2서브사이클이 소정의 횟수 동안 수행되지 않았다면 S720 단계 내지 S726 단계를 반복한다.Then, a second reaction gas for reducing the source containing Te is supplied (S724). At least one of hydrogen and ammonia may be used as the first reaction gas. Then, a purge gas is supplied to purge the second reaction gas (S726). Also in this case, argon may be used for the purge gas, and the purge time may be several seconds. Steps S720 to S726 constitute a second subcycle. Next, it is checked whether the second subcycle has been performed for a predetermined number of times (S728). If the second subcycle has not been performed for a predetermined number of times, steps S720 to S726 are repeated.

Te를 포함하는 소스로는 Te(i-C3H7)2가 사용될 수 있고, 제2반응가스로는 아르곤과 수소의 혼합기체를 사용할 수 있다. Te(i-C3H7)2의 캐니스터의 온도는 5 내지 25℃ 정도로 유지하고, Te(i-C3H7)2를 운반하는 운반가스로는 아르곤이 사용되며, 50sccm 정도의 유량이 사용된다. 제2반응가스인 아르곤과 수소는 각각 200sccm 정도의 유량이 사용된다. 이때 Te 증착거동은 Te(i-C3H7)2 주입시간에 따라서 박막두께가 두꺼워지게 되어, 원자층 증착특성이 나타나지 않고 사이클릭 CVD 특성을 나타내게 된다. 따라서 Te를 포함하는 소스를 퍼지하기 위해 퍼지가스를 공급하는 S722 단계는 수행하지 않을 수 있다. 다만 S722 단계를 수행하는 것이 전체 공정에 있어서 재현성이 우수하게 된다.Te (iC 3 H 7 ) 2 may be used as the source containing Te, and a mixed gas of argon and hydrogen may be used as the second reaction gas. The temperature of the canister of Te (iC 3 H 7 ) 2 is maintained at about 5 to 25 ° C., and argon is used as a carrier gas to carry Te (iC 3 H 7 ) 2 , and a flow rate of about 50 sccm is used. Argon and hydrogen, which are the second reaction gases, are used at a flow rate of about 200 sccm, respectively. At this time, the Te deposition behavior becomes thicker according to the Te (iC 3 H 7 ) 2 injection time, resulting in cyclic CVD without the atomic layer deposition characteristics. Therefore, step S722 of supplying the purge gas to purge the source containing Te may not be performed. However, performing the S722 step is excellent in the reproducibility in the entire process.

Te를 증착하는 과정이 수행된 다음, Ge를 증착하는 과정을 수행한다(도 8의 S630). After the process of depositing Te is performed, the process of depositing Ge is performed (S630 of FIG. 8).

Ge를 증착하는 과정을 수행하기 위하여, 우선 Ge를 포함하는 소스를 공급한다(도 11의 S730). Ge를 포함하는 소스는 (CH3)4Ge, (C2H5)4Ge, (n-C4H9)4Ge, (i-C4H9)4Ge, (C6H5)4Ge, (CH2=CH)4Ge, (CH2CH=CH2)4Ge, (CF2=CF)4Ge, (C6H5CH2CH2CH2)4Ge, (CH3)3(C6H5)Ge, (CH3)3(C6H5CH2)Ge, (CH3)2(C2H5)2Ge, (CH3)2(C6H5)2Ge, CH3(C2H5)3Ge, (CH3)3(CH=CH2)Ge, (CH3)3(CH2CH=CH2)Ge, (C2H5)3(CH2CH=CH2)Ge, (C2H5)3(C5H5)Ge, (CH3)3GeH, (C2H5)3GeH, (C3H7)3GeH, Ge(N(CH3)2)4, Ge(N(CH3)(C2H5))4, Ge(N(C2H5)2)4, Ge(N(i-C3H7)2)4, 및 Ge[N(Si(CH3)3)2]4 중에서 적어도 어느 하나를 포함할 수 있다. 그리고 Ge를 포함하는 소스를 퍼지하기 위해 퍼지가스를 공급한다(S732). 이때 퍼지가스는 아르곤을 사용하고 퍼지시간은 수초 정도로 한다. In order to perform a process of depositing Ge, first, a source including Ge is supplied (S730 of FIG. 11). Sources containing Ge include (CH 3 ) 4 Ge, (C 2 H 5 ) 4 Ge, (nC 4 H 9 ) 4 Ge, (iC 4 H 9 ) 4 Ge, (C 6 H 5 ) 4 Ge, ( CH 2 = CH) 4 Ge, (CH 2 CH = CH 2 ) 4 Ge, (CF 2 = CF) 4 Ge, (C 6 H 5 CH 2 CH 2 CH 2 ) 4 Ge, (CH 3 ) 3 (C 6 H 5 ) Ge, (CH 3 ) 3 (C 6 H 5 CH 2 ) Ge, (CH 3 ) 2 (C 2 H 5 ) 2 Ge, (CH 3 ) 2 (C 6 H 5 ) 2 Ge, CH 3 (C 2 H 5 ) 3 Ge, (CH 3 ) 3 (CH = CH 2 ) Ge, (CH 3 ) 3 (CH 2 CH = CH 2 ) Ge, (C 2 H 5 ) 3 (CH 2 CH = CH 2 ) Ge, (C 2 H 5 ) 3 (C 5 H 5 ) Ge, (CH 3 ) 3 GeH, (C 2 H 5 ) 3 GeH, (C 3 H 7 ) 3 GeH, Ge (N (CH 3 ) 2 ) 4 , Ge (N (CH 3 ) (C 2 H 5 )) 4 , Ge (N (C 2 H 5 ) 2 ) 4 , Ge (N (iC 3 H 7 ) 2 ) 4 , and Ge At least one of [N (Si (CH 3 ) 3 ) 2 ] 4 may be included. And purge gas is supplied to purge the source containing Ge (S732). At this time, the purge gas uses argon and the purge time is about several seconds.

그리고 Ge를 포함하는 소스를 환원시키기 위한 제3반응가스를 공급한다(S734). 제3반응가스로는 수소 및 암모니아 중 적어도 어느 하나를 이용할 수 있다. 그리고 제3반응가스를 퍼지하기 위해 퍼지가스를 공급한다(S736). 이 경우에도 퍼지가스는 아르곤을 사용할 수 있고, 퍼지시간은 수초 정도로 한다. S730 단계 내지 S736 단계가 제3서브사이클을 구성한다. 다음으로 소정의 횟수 동안 제3서브사이클이 수행되었는 지 여부를 확인한다(S738). 제3서브사이클이 소정의 횟수 동안 수행되지 않았다면 S730 단계 내지 S736 단계를 반복한다.In operation S734, a third reaction gas for reducing a source including Ge is supplied. At least one of hydrogen and ammonia may be used as the third reaction gas. And purge gas is supplied to purge the third reaction gas (S736). Also in this case, argon may be used for the purge gas, and the purge time may be several seconds. Steps S730 to S736 constitute a third subcycle. Next, it is checked whether the third subcycle has been performed for a predetermined number of times (S738). If the third subcycle has not been performed for a predetermined number of times, steps S730 to S736 are repeated.

Ge를 포함하는 소스로 (i-C4H9)4Ge가 사용될 수 있고, 제3반응가스로 아르곤과 수소의 혼합기체를 사용할 수 있다. (i-C4H9)4Ge의 캐니스터의 온도는 25℃ 정도로 유지하고, (i-C4H9)4Ge를 운반하는 운반가스로는 아르곤이 사용되며, 200sccm 정도의 유량이 사용된다. 제3반응가스인 아르곤과 수소는 각각 200sccm 정도의 유량이 사용된다. 이때 Ge 증착거동은 (i-C4H9)4Ge 주입시간에 따라서 박막의 두께가 두꺼워지게 되지 않고 일정하게 되어, 원자층 증착특성이 나타난다. 따라서 Ge를 포함하는 소스를 퍼지하기 위해 퍼지가스를 공급하는 S732 단계가 수행되지 않으면 사이클릭 CVD가 되고, S732 단계가 수행된다면 원자층 증착이 된다. Ge-Sb-Te 화합 물 중 화학량론적으로 Ge2Sb2Te5 조성을 가지는 GST 박막을 증착하기 위해서는 S732 단계가 수행됨이 바람직하다.As a source containing Ge (iC 4 H 9 ) 4 Ge may be used, and a mixed gas of argon and hydrogen may be used as the third reaction gas. The temperature of the canister of (iC 4 H 9 ) 4 Ge is maintained at about 25 ° C., and argon is used as a carrier gas to carry (iC 4 H 9 ) 4 Ge, and a flow rate of about 200 sccm is used. Argon and hydrogen, which are the third reaction gases, are used at a flow rate of about 200 sccm, respectively. At this time, the Ge deposition behavior becomes constant without increasing the thickness of the thin film according to the (iC 4 H 9 ) 4 Ge injection time, resulting in atomic layer deposition characteristics. Therefore, if the S732 step of supplying the purge gas to purge the source containing Ge is not performed, cyclic CVD is performed, and if the S732 step is performed, atomic layer deposition is performed. In order to deposit a GST thin film having a Ge 2 Sb 2 Te 5 composition stoichiometrically in the Ge-Sb-Te compound, the S732 step is preferably performed.

다음으로 다시 Te를 증착하는 과정을 수행한다(도 8의 S640). Te를 증착하는 과정은 상술한 바와 같이 도 10의 S720 단계 내지 S728 단계를 수행하여 이루어진다.Next, a process of depositing Te is performed again (S640 of FIG. 8). The process of depositing Te is performed by performing steps S720 to S728 of FIG. 10 as described above.

이와 같이 Sb를 증착하는 과정(도 8의 S610), Te를 증착하는 과정(S620) 및 Ge를 증착하는 과정(S630) 각각을 적어도 1회 포함하는 것을 수퍼사이클이라 할 때 일 실시예에서는 S610 단계 내지 S640 단계가 수퍼사이클을 구성한다. 다음으로 증착된 박막이 원하고자 하는 두께에 도달하였는지 여부를 확인한다(S650). 도달하지 않았다면 도달할 때까지 수퍼사이클(S610 단계 내지 S640 단계)을 반복한다.As such, when the process includes depositing Sb (S610 of FIG. 8), depositing Te (S620), and depositing Ge (S630) at least once, the supercycle is performed in step S610. Step S640 constitutes a supercycle. Next, it is checked whether the deposited thin film has reached the desired thickness (S650). If not reached, the supercycle (steps S610 to S640) is repeated until it is reached.

Ge-Sb-Te 화합물 박막을 증착할 때에 Sb를 포함하는 소스, Te를 포함하는 소스, Ge를 포함하는 소스, 제1반응가스, 제2반응가스 및 제3반응가스 중 적어도 어느 하나를 플라즈마로 활성화시켜 공급할 수 있다. 바람직하게는 퍼지가스를 제외한 모든 가스를 플라즈마화시켜 공급한다. 이때 플라즈마는 RF 플라즈마를 이용한다. 플라즈마 파워(power)는 10 내지 200W, 바람직하게는 100W일 수 있다. When depositing a Ge-Sb-Te compound thin film, at least one of a source containing Sb, a source containing Te, a source containing Ge, a first reaction gas, a second reaction gas, and a third reaction gas is converted into a plasma. It can be activated and supplied. Preferably, all gases except the purge gas are supplied in a plasma form. At this time, the plasma uses RF plasma. The plasma power may be 10 to 200W, preferably 100W.

도 12는 본 발명에 따른 전하트랩 플래시 기억소자 제조방법 중 Ge-Sb-Te 화합물 박막을 형성하는 일 실시예에 대한 가스의 공급 순서를 간략하게 나타낸 도면이다.12 is a view briefly illustrating a gas supply sequence for an embodiment of forming a Ge-Sb-Te compound thin film in the method of manufacturing a charge trap flash memory device according to the present invention.

도 12를 참조하면, Sb를 증착하는 제1서브사이클을 1회, Te를 증착하는 제2 서브사이클을 1회, Ge를 증착하는 제3서브사이클을 2회 및 Te를 증착하는 제2서브사이클 1회를 수퍼사이클 1회로 하여, 이러한 수퍼사이클을 반복하며 Ge-Sb-Te 화합물 박막을 증착한다. 이때 Sb를 포함하는 소스, Te를 포함하는 소스, Ge를 포함하는 소스 및 제1 내지 제3 반응가스 공급 사이사이 모두에 퍼지가스를 공급한다. 그리고 Sb를 포함하는 소스, Te를 포함하는 소스, Ge를 포함하는 소스 및 제1 내지 제3 반응가스 공급시에 모두 RF 플라즈마를 발생시킨다. Referring to FIG. 12, the first subcycle for depositing Sb, the second subcycle for depositing Te, the second subcycle for depositing Ge, and the second subcycle for depositing Te and the second subcycle are deposited. One supercycle is performed once, and this supercycle is repeated to deposit a Ge-Sb-Te compound thin film. At this time, the purge gas is supplied between all of the source including Sb, the source containing Te, the source containing Ge, and the first to third reactive gas supplies. The RF plasma is generated at the time of supplying the source containing Sb, the source containing Te, the source containing Ge, and the first to third reaction gases.

이때 공정 온도는 100 내지 400℃이고, 바람직하게는 180 내지 290℃, 더욱 바람직하게는 200℃이다. 공정 챔버의 압력은 0.1 내지 10 Torr, 바람직하게는 1.6 내지 2.1 Torr이다. At this time, the process temperature is 100 to 400 ℃, preferably 180 to 290 ℃, more preferably 200 ℃. The pressure in the process chamber is 0.1 to 10 Torr, preferably 1.6 to 2.1 Torr.

이와 같은 공정조건이 Ge-Sb-Te 화합물 박막 중 화학량론적으로 Ge2Sb2Te5 조성을 가지는 GST 박막이 증착되기에 적합하다. 이 공정조건에서 RMS 거칠기(root-mean-square roughness)가 0.85nm로 우수한 표면 형상을 갖는 GST 박막이 형성된다. 도 13은 이 공정조건에서 TiN 기판에 증착한 GST 박막의 AES(Auger electron spectroscopy) 깊이 분포(depth profile)를 나타낸 도면이다. 도 13을 참조하면, GST 박막 내에 각 성분이 균일하게 분포하는 것을 알 수 있으며, 특히 막 내에 분포하는 탄소, 산소 등의 불순물 농도가 매우 낮음을 알 수 있다.Such process conditions are suitable for depositing a GST thin film having a Ge 2 Sb 2 Te 5 composition stoichiometrically among the Ge-Sb-Te compound thin films. Under these process conditions, a root-mean-square roughness of 0.85 nm is obtained and a GST thin film having an excellent surface shape is formed. FIG. 13 is a diagram showing auger electron spectroscopy (AES) depth profile of a GST thin film deposited on a TiN substrate under these process conditions. Referring to FIG. 13, it can be seen that each component is uniformly distributed in the GST thin film. In particular, it can be seen that the concentration of impurities such as carbon and oxygen distributed in the film is very low.

GST를 포함하는 박막을 증착하기 위한 다른 흐름도를 도 14에 나타내었다. Another flowchart for depositing a thin film comprising GST is shown in FIG. 14.

도 14를 참조하면, 도 7에서 S520 단계까지 수행하여 버퍼층(335)을 형성한 후, 버퍼층(335) 상에 Sb를 증착하는 과정을 수행한다(S810). Sb를 먼저 증착하는 것은 Sb를 증착하는 과정이 하지막의 영향을 거의 받지 않기 때문이다. Sb를 증착하는 과정은 상술한 도 9의 S710 단계 내지 S718 단계와 동일하다.Referring to FIG. 14, after forming the buffer layer 335 by performing the step S520 of FIG. 7, a process of depositing Sb on the buffer layer 335 is performed (S810). The deposition of Sb first is because the process of depositing Sb is hardly affected by the underlying film. The process of depositing Sb is the same as the steps S710 to S718 of FIG. 9 described above.

다음으로 Ge를 증착하는 과정을 수행한다(S820). Ge를 증착하는 과정은 상술한 도 11의 S730 단계 내지 S738 단계와 동일하다. 그리고 Te를 증착하는 과정을 수행한다(S830). Te를 증착하는 과정 또한 상술한 도 10의 S720 단계 내지 S728 단계와 동일하다. 그리고 다시 Ge를 증착하는 과정을 수행한다(S840). 도 14에 나타낸 실시예에서는 S810 단계 내지 S840 단계가 수퍼사이클을 구성한다. 이와 같은 과정을 통해 Ge-Sb-Te 화합물 박막이 원하는 두께에 도달하였는가를 확인한다(S850). 도달하지 못했다면, 수퍼사이클(S810 단계 내지 S840 단계)을 반복 수행한다. Next, a process of depositing Ge is performed (S820). The process of depositing Ge is the same as the steps S730 to S738 of FIG. 11 described above. Then, a process of depositing Te is performed (S830). The process of depositing Te is also the same as the above-described steps S720 to S728 of FIG. 10. Then, the process of depositing Ge again (S840). In the embodiment illustrated in FIG. 14, steps S810 to S840 constitute a supercycle. Through this process, it is checked whether the Ge-Sb-Te compound thin film reaches the desired thickness (S850). If not reached, the supercycle (S810 to S840) is repeated.

도 15는 도 14에서 수행된 Ge-Sb-Te 화합물 박막을 증착할 때 공급되는 가스의 공급 순서를 간략하게 나타낸 도면이다.FIG. 15 is a view schematically illustrating a supply sequence of a gas supplied when depositing a Ge-Sb-Te compound thin film performed in FIG. 14.

도 15를 참조하면, Sb를 증착하는 제1서브사이클을 1회, Ge를 증착하는 제3서브사이클을 1회, Te를 증착하는 제2서브사이클을 1회 및 Ge를 증착하는 제3서브사이클 1회를 수퍼사이클 1회로 하여, 이러한 수퍼사이클을 반복하며 Ge-Sb-Te 화합물 박막을 증착한다. 이때 Sb를 포함하는 소스, Te를 포함하는 소스, Ge를 포함하는 소스 및 제1 내지 제3 반응가스 공급 사이사이 모두에 퍼지가스를 공급한다. 그리고 Sb를 포함하는 소스, Te를 포함하는 소스, Ge를 포함하는 소스 및 제1 내지 제3 반응가스 공급시에 모두 RF 플라즈마를 발생시킨다. Referring to FIG. 15, a first subcycle for depositing Sb, a third subcycle for depositing Ge, a second subcycle for depositing Te, and a third subcycle for depositing Ge are provided. One supercycle is performed once, and this supercycle is repeated to deposit a Ge-Sb-Te compound thin film. At this time, the purge gas is supplied between all of the source including Sb, the source containing Te, the source containing Ge, and the first to third reactive gas supplies. The RF plasma is generated at the time of supplying the source containing Sb, the source containing Te, the source containing Ge, and the first to third reaction gases.

이상의 방법 등으로 전하트랩층(340)을 형성한 후 다시 도 7을 참조하면, 전 하트랩층(340) 상에 블로킹 절연막(350)을 형성한다(S540). 블로킹 절연막(350)은 실리콘 산화막보다 유전율이 높은 고유전율 박막으로 형성할 수 있다. 특히, Al2O3, HfO2, ZrO2및 HfAlO 중에서 선택된 1종 이상으로 형성함이 바람직하다. 전하트랩층(340)을 구성하는 칼코제나이드계 화합물은 녹는점이 비교적 낮고 높은 휘발성을 가진다. 특히 칼코제나이드계 화합물 중 GST는 녹는점이 600℃ 정도로 낮고, 높은 휘발성을 가지기 때문에 400℃ 이상의 고온 공정에서는 GST 박막이 열화될 가능성이 있다. 따라서 후속공정은 블로킹 절연막(350)형성 공정은 400℃ 이하의 온도에서 수행되어야 한다. 이를 위해서는 블로킹 절연막(350)의 증착 방법은 원자층증착 방법을 사용함이 바람직하다.After the charge trap layer 340 is formed by the above method and the like, referring to FIG. 7 again, the blocking insulating layer 350 is formed on the entire heart wrap layer 340 (S540). The blocking insulating film 350 may be formed of a high dielectric constant thin film having a higher dielectric constant than that of the silicon oxide film. In particular, it is preferable to form at least one selected from Al 2 O 3 , HfO 2 , ZrO 2 and HfAlO. The chalcogenide-based compound constituting the charge trap layer 340 has a relatively low melting point and high volatility. In particular, the melting point of GST in the chalcogenide-based compound is about 600 ° C. and has a high volatility, so that the GST thin film may deteriorate in a high temperature process of 400 ° C. or higher. Therefore, the subsequent process, the blocking insulating film 350 forming process should be performed at a temperature of 400 ℃ or less. To this end, the deposition method of the blocking insulating film 350 preferably uses an atomic layer deposition method.

Al2O3를 형성하기 위한 알루미늄(Al)을 포함하는 소스로는 TMA(trimethylalumium, Al(CH3)3)를 이용할 수 있고, 산소 반응가스로는 O2, O3 및 H2O 중 적어도 어느 하나를 이용할 수 있다. TMA (trimethylalumium, Al (CH 3 ) 3 ) may be used as a source containing aluminum (Al) to form Al 2 O 3 , and at least any one of O 2 , O 3, and H 2 O may be used as the oxygen reaction gas. You can use one.

HfO2를 증착하기 위한 하프늄(Hf)을 포함하는 소스로는 TDEAH(tetrakis diethylamino hafnium, Hf(N(C2H5)2)4), TDMAH(tetrakis ethylmethylamino hafnium, Hf(N(CH3)2)4) 및 TEMAH(tetrakis ethylmethylamino hafnium, Hf(N(CH3)(C2H5))4) 중 적어도 어느 하나를 이용할 수 있고, 산소 반응가스로는 O2, O3 및 H2O 중 적어도 어느 하나를 이용할 수 있다. 이때 우수한 막질을 얻기 위해서 암모니아를 첨가할 수 있다. Sources containing hafnium (Hf) for depositing HfO 2 include tetrakis diethylamino hafnium, TfAH (N (C 2 H 5 ) 2 ) 4 ), tetrakis ethylmethylamino hafnium, Hf (N (CH 3 ) 2 ) ) 4 ) and TEMAH (tetrakis ethylmethylamino hafnium, Hf (N (CH 3 ) (C 2 H 5 )) 4 ) may be used, and as the oxygen reaction gas, at least one of O 2 , O 3 and H 2 O Either one can be used. At this time, ammonia may be added to obtain excellent film quality.

ZrO2를 증착하기 위한 지르코늄(Zr)을 포함하는 소스로는 ZrCl2, ZTTB(zirconium tetra-tert-butoxide), TDEAZ(tetrakis diethylamino zirconium), TEMAZ(tetrakis ethylmethylamino zirconium) 중 적어도 어느 하나를 이용할 수 있고, 산소 반응가스로는 O2, O3 및 H2O 중 적어도 어느 하나를 이용할 수 있다.As a source containing zirconium (Zr) for depositing ZrO 2 , at least one of ZrCl 2 , zirconium tetra-tert-butoxide (ZTTB), tetrakis diethylamino zirconium (TDEAZ), and tetrakis ethylmethylamino zirconium (TEMAZ) may be used. As the oxygen reaction gas, at least one of O 2 , O 3 and H 2 O may be used.

다음으로, 블로킹 절연막(350) 상에 콘트롤 게이트(360)을 형성한다(S550). 콘트롤 게이트(360)는 폴리 실리콘 박막, 탄탈룸 질화막(TaN), 하프늄 질화막(HfN), 지르코늄 질화막(ZrN), 백금(Pt) 박막, 루세늄(Ru) 박막 및 이리듐(Ir) 박막을 증착하여 형성할 수 있다. 콘트롤 게이트(360)를 형성하는 공정 역시 상술한 바와 같이 전하트랩층(340)을 구성하는 칼코제나이드계 화합물의 열화를 방지하기 위하여 저온에서 공정함이 바람직하다.Next, the control gate 360 is formed on the blocking insulating film 350 (S550). The control gate 360 is formed by depositing a polysilicon thin film, a tantalum nitride film (TaN), a hafnium nitride film (HfN), a zirconium nitride film (ZrN), a platinum (Pt) film, a ruthenium (Ru) film, and an iridium (Ir) film. can do. As described above, the process of forming the control gate 360 is also preferably performed at low temperature to prevent deterioration of the chalcogenide-based compound constituting the charge trap layer 340.

이상에서 본 발명의 바람직한 실시예에 대해 도시하고 설명하였으나, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위 내에 있게 된다.Although the preferred embodiments of the present invention have been shown and described above, the present invention is not limited to the specific preferred embodiments described above, and the present invention belongs to the present invention without departing from the gist of the present invention as claimed in the claims. Various modifications can be made by those skilled in the art, and such changes are within the scope of the claims.

본 발명에 따른 전하트랩 플래시 기억소자 및 그 제조방법에 의하면, 전하트랩층으로 실리콘 질화막보다 트랩의 밀도가 높고 벌크 내부에 안정된 트랩을 함유 하고 있는 칼코제나이드계 화합물, 특히 GST를 사용함으로써 데이터 유지 기능 특성을 향상시킬 수 있다. 또한 금속 나노결정을 이용한 전하트랩 플래시 기억소자에 비하여 제작이 용이하다. 그리고 블로킹 절연막으로 Al2O3, HfO2 및 HfAlO와 같은 고유전율을 가지는 물질을 사용함으로써 누설전류를 줄여 소거 동작 시간과 동작 전압을 줄일 수 있다.According to the charge trap flash memory device according to the present invention and a method of manufacturing the same, data is retained by using a chalcogenide-based compound, especially GST, which has a higher trap density than a silicon nitride film and contains a stable trap in a bulk as a charge trap layer. It can improve the functional characteristics. Also, it is easier to manufacture than the charge trap flash memory device using the metal nanocrystal. In addition, by using materials having high dielectric constants such as Al 2 O 3 , HfO 2, and HfAlO as the blocking insulating layer, the leakage current may be reduced to reduce the erase operation time and the operating voltage.

Claims (32)

채널영역에 의해 분리된 소스영역과 드레인영역을 갖는 반도체 기판;A semiconductor substrate having a source region and a drain region separated by a channel region; 상기 반도체 기판의 채널영역 상에 형성된 터널링 절연막;A tunneling insulating layer formed on the channel region of the semiconductor substrate; 상기 터널링 절연막 상에 형성된 칼코제나이드계 화합물 박막으로 이루어진 전하트랩층;A charge trap layer made of a chalcogenide compound thin film formed on the tunneling insulating film; 상기 전하트랩층 상에 형성된 블로킹 절연막; 및A blocking insulating film formed on the charge trap layer; And 상기 블로킹 절연막 상에 형성된 콘트롤 게이트;를 포함하는 것을 특징으로 하는 전하트랩 플래시 기억소자.And a control gate formed on the blocking insulating film. 제1항에 있어서,The method of claim 1, 상기 전하트랩층은 Ge-Te 화합물, Sb-Te 화합물, Ge-Sb-Te 화합물, In-Sb-Te 화합물, Ga-Se-Te 화합물, Sn-Sb-Te 화합물 및 In-Se-Ge 화합물 중에서 선택된 1종 이상 또는 그것에 Bi가 더 첨가된 것으로 이루어진 것을 특징으로 하는 전하트랩 플래시 기억소자.The charge trap layer is selected from among Ge-Te compounds, Sb-Te compounds, Ge-Sb-Te compounds, In-Sb-Te compounds, Ga-Se-Te compounds, Sn-Sb-Te compounds, and In-Se-Ge compounds. A charge trap flash memory device, characterized in that one or more selected or bi is further added thereto. 제1항에 있어서,The method of claim 1, 상기 블로킹 절연막은 실리콘 산화막(SiO2) 또는 실리콘 산화막보다 유전율이 높은 고유전율 박막인 것을 특징으로 하는 전하트랩 플래시 기억소자.And the blocking insulating layer is a silicon oxide film (SiO 2 ) or a high dielectric constant thin film having a higher dielectric constant than that of the silicon oxide film. 제3항에 있어서,The method of claim 3, 상기 고유전율 박막은 Al2O3, HfO2, ZrO2 및 HfAlO 중에서 선택된 1종 이상을 포함하는 박막으로 이루어진 것을 특징으로 하는 전하트랩 플래시 기억소자.The high dielectric constant thin film is a charge trap flash memory device, characterized in that consisting of a thin film comprising at least one selected from Al 2 O 3 , HfO 2 , ZrO 2 and HfAlO. 제1항에 있어서,The method of claim 1, 상기 터널링 절연막 상에 버퍼층이 형성되고 상기 버퍼층 상에 상기 전하트랩층이 형성된 것을 특징으로 하는 전하트랩 플래시 기억소자.A charge trap flash memory device, characterized in that a buffer layer is formed on the tunneling insulating film and the charge trap layer is formed on the buffer layer. 제1항 또는 제5항에 있어서,6. The method according to claim 1 or 5, 상기 터널링 절연막은 실리콘 산화막(SiO2), 실리콘 질화막, 실리콘 산화막 및 실리콘 질화막이 차례로 적층된 구조의 복합층(Si3N4/SiO2/Si3N4), 실리콘 산화막과 하프늄 산화막의 복합층(SiO2/HfO2) 및 조성을 달리하는 실리콘 산화막의 복합층(SiOx/SiO2) 중 어느 하나인 것을 특징으로 하는 전하트랩 플래시 기억소자.The tunneling insulating layer may include a composite layer (Si 3 N 4 / SiO 2 / Si 3 N 4 ), a silicon oxide layer, and a hafnium oxide layer, in which a silicon oxide layer (SiO 2 ), a silicon nitride layer, a silicon oxide layer, and a silicon nitride layer are stacked in this order. (SiO 2 / HfO 2 ) and a composite layer (SiO x / SiO 2 ) of a silicon oxide film having a different composition. 제5항에 있어서,The method of claim 5, 상기 버퍼층은 HfO2, TiO2, ZrO2, Ta2O5, SrTiO3 및 HfAlO 중에서 선택된 1종 이상을 포함하는 박막으로 이루어진 것을 특징으로 하는 전하트랩 플래시 기억소 자.The buffer layer is a charge trap flash storage device, characterized in that consisting of a thin film comprising at least one selected from HfO 2 , TiO 2 , ZrO 2 , Ta 2 O 5 , SrTiO 3 and HfAlO. 제1항에 있어서,The method of claim 1, 상기 콘트롤 게이트는 폴리 실리콘(poly-Si) 박막 및 폴리 실리콘 박막보다 일함수(work function)가 큰 박막 중 어느 하나인 것을 특징으로 하는 전하트랩 플래시 기억소자.And the control gate is one of a polysilicon thin film and a thin film having a larger work function than the polysilicon thin film. 제8항에 있어서,The method of claim 8, 상기 폴리 실리콘 박막보다 일함수가 큰 박막은 TaN, HfN, ZrN, Pt, Ru 및 Ir 중에서 선택된 1종 이상을 포함하는 박막으로 이루어진 것을 특징으로 하는 전하트랩 플래시 기억소자.The thin film having a larger work function than the polysilicon thin film is a charge trap flash memory device, characterized in that consisting of a thin film comprising at least one selected from TaN, HfN, ZrN, Pt, Ru and Ir. 반도체 기판 상에 터널링 절연막을 형성하는 단계;Forming a tunneling insulating film on the semiconductor substrate; 상기 터널링 절연막 상에 전하트랩층으로서 칼코제나이드계 화합물 박막을 형성하는 단계;Forming a chalcogenide-based compound thin film as a charge trap layer on the tunneling insulating film; 상기 전하트랩층 상에 블로킹 절연막을 형성하는 단계; 및Forming a blocking insulating layer on the charge trap layer; And 상기 블로킹 절연막 상에 콘트롤 게이트를 형성하는 단계;를 포함하는 것을 특징으로 하는 전하트랩 플래시 기억소자 제조방법.And forming a control gate on the blocking insulating film. 제10항에 있어서,The method of claim 10, 상기 전하트랩층은 Ge-Te 화합물, Sb-Te 화합물, Ge-Sb-Te 화합물, In-Sb-Te 화합물, Ga-Se-Te 화합물, Sn-Sb-Te 화합물 및 In-Se-Ge 화합물 중에서 선택된 1종 이상으로 또는 그것에 Bi를 더 첨가하여 형성하는 것을 특징으로 하는 전하트랩 플래시 기억소자 제조방법.The charge trap layer is selected from among Ge-Te compounds, Sb-Te compounds, Ge-Sb-Te compounds, In-Sb-Te compounds, Ga-Se-Te compounds, Sn-Sb-Te compounds, and In-Se-Ge compounds. A method for manufacturing a charge trap flash memory device, characterized in that it is formed by at least one selected or by further adding Bi thereto. 제10항에 있어서,The method of claim 10, 상기 칼코제나이드계 화합물 박막은 원자층증착(ALD) 방법 및 사이클릭 CVD 방법 중 적어도 어느 하나의 방법을 이용하여 형성하는 것을 특징으로 하는 전하트랩 플래시 기억소자 제조방법.The chalcogenide-based compound thin film is formed using at least one of an atomic layer deposition (ALD) method and a cyclic CVD method. 제11항에 있어서,The method of claim 11, 상기 Ge-Sb-Te 화합물 박막을 형성하는 단계는,Forming the Ge-Sb-Te compound thin film, Sb를 증착하는 과정, Te를 증착하는 과정 및 Ge를 증착하는 과정 각각을 적어도 1회 포함하는 수퍼사이클을 적어도 1회 반복하는 것을 포함하고,Repeating the supercycle including at least once each of depositing Sb, depositing Te, and depositing Ge; 상기 Sb를 증착하는 과정은,The process of depositing the Sb, Sb를 포함하는 소스를 공급하는 단계와, 상기 Sb를 포함하는 소스를 환원시키기 위한 제1반응가스를 공급하는 단계 및 상기 제1반응가스를 퍼지하는 퍼지가스를 공급하는 단계를 포함하는 제1서브사이클을 적어도 1회 반복하는 과정이고,Supplying a source including Sb, supplying a first reaction gas for reducing the source including Sb, and supplying a purge gas to purge the first reaction gas To repeat the cycle at least once, 상기 Te를 증착하는 과정은,The process of depositing the Te, Te를 포함하는 소스를 공급하는 단계와, 상기 Te를 포함하는 소스를 환원시 키기 위한 제2반응가스를 공급하는 단계 및 상기 제2반응가스를 퍼지하는 퍼지가스를 공급하는 단계를 포함하는 제2서브사이클을 적어도 1회 반복하는 과정이고,Supplying a source including Te, supplying a second reaction gas for reducing the source containing Te, and supplying a purge gas purging the second reaction gas Repeating the subcycle at least once, 상기 Ge를 증착하는 과정은,The process of depositing Ge, Ge를 포함하는 소스를 공급하는 단계와, 상기 Ge를 포함하는 소스를 환원시키기 위한 제3반응가스를 공급하는 단계 및 상기 제3반응가스를 퍼지하는 퍼지가스를 공급하는 단계를 포함하는 제3서브사이클을 적어도 1회 반복하는 과정인 것을 특징으로 하는 전하트랩 플래시 기억소자 제조방법.Supplying a source including Ge, supplying a third reaction gas for reducing the source containing Ge, and supplying a purge gas purging the third reaction gas; A method of manufacturing a charge trap flash memory device, the method comprising repeating the cycle at least once. 제13항에 있어서,The method of claim 13, 상기 Sb를 증착하는 과정은, 상기 Sb를 포함하는 소스를 공급하는 단계와 상기 Sb를 포함하는 소스를 환원시키기 위한 제1반응가스를 공급하는 단계 사이에 상기 Sb를 포함하는 소스를 퍼지하기 위한 퍼지가스를 공급하는 단계를 더 포함하는 것을 특징으로 하는 전하트랩 플래시 기억소자 제조방법.The depositing of the Sb may include purging a source including the Sb between supplying a source including the Sb and supplying a first reaction gas for reducing the source including the Sb. A method for manufacturing a charge trap flash memory device comprising the step of supplying a gas. 제13항에 있어서,The method of claim 13, 상기 Te를 증착하는 과정은, 상기 Te를 포함하는 소스를 공급하는 단계와 상기 Te를 포함하는 소스를 환원시키기 위한 제2반응가스를 공급하는 단계 사이에 상기 Te를 포함하는 소스를 퍼지하기 위한 퍼지가스를 공급하는 단계를 더 포함하는 것을 특징으로 하는 전하트랩 플래시 기억소자 제조방법.The depositing of Te may include purging the source including Te between supplying a source including Te and supplying a second reaction gas for reducing the source including Te. A method for manufacturing a charge trap flash memory device comprising the step of supplying a gas. 제13항에 있어서,The method of claim 13, 상기 Ge를 증착하는 과정은, 상기 Ge를 포함하는 소스를 공급하는 단계와 상기 Ge를 포함하는 소스를 환원시키기 위한 제3반응가스를 공급하는 단계 사이에 상기 Ge를 포함하는 소스를 퍼지하기 위한 퍼지가스를 공급하는 단계를 더 포함하는 것을 특징으로 하는 전하트랩 플래시 기억소자 제조방법.The depositing of Ge may include purging the source including Ge between supplying a source including Ge and supplying a third reaction gas for reducing the source including Ge. A method for manufacturing a charge trap flash memory device comprising the step of supplying a gas. 제13항에 있어서,The method of claim 13, 상기 수퍼사이클은 상기 Sb를 증착하는 과정, 상기 Te를 증착하는 과정, 상기 Ge를 증착하는 과정 및 상기 Te를 증착하는 과정이 순차적으로 이루어지는 것을 특징으로 하는 전하트랩 플래시 기억소자 제조방법.The supercycle is a method of manufacturing a charge trap flash memory device, characterized in that the step of depositing the Sb, the process of depositing the Te, the process of depositing the Ge and the process of depositing the Te sequentially. 제13항에 있어서,The method of claim 13, 상기 수퍼사이클은 상기 Sb를 증착하는 과정, 상기 Ge를 증착하는 과정, 상기 Te를 증착하는 과정 및 상기 Ge를 증착하는 과정이 순차적으로 이루어지는 것을 특징으로 하는 전하트랩 플래시 기억소자 제조방법.The supercycle is a method of manufacturing a charge trap flash memory device, characterized in that the step of depositing the Sb, the step of depositing the Ge, the step of depositing the Te and the step of depositing the Ge sequentially. 제13항 내지 제18항 중 어느 한 항에 있어서,The method according to any one of claims 13 to 18, 상기 Ge를 포함하는 소스는 (CH3)4Ge, (C2H5)4Ge, (n-C4H9)4Ge, (i-C4H9)4Ge, (C6H5)4Ge, (CH2=CH)4Ge, (CH2CH=CH2)4Ge, (CF2=CF)4Ge, (C6H5CH2CH2CH2)4Ge, (CH3)3(C6H5)Ge, (CH3)3(C6H5CH2)Ge, (CH3)2(C2H5)2Ge, (CH3)2(C6H5)2Ge, CH3(C2H5)3Ge, (CH3)3(CH=CH2)Ge, (CH3)3(CH2CH=CH2)Ge, (C2H5)3(CH2CH=CH2)Ge, (C2H5)3(C5H5)Ge, (CH3)3GeH, (C2H5)3GeH, (C3H7)3GeH, Ge(N(CH3)2)4, Ge(N(CH3)(C2H5))4, Ge(N(C2H5)2)4, Ge(N(i-C3H7)2)4 및 Ge[N(Si(CH3)3)2]4로 이루어진 그룹으로부터 선택된 적어도 어느 하나를 포함하는 것을 특징으로 하는 전하 플래시 기억소자 제조방법.Sources containing Ge include (CH 3 ) 4 Ge, (C 2 H 5 ) 4 Ge, (nC 4 H 9 ) 4 Ge, (iC 4 H 9 ) 4 Ge, (C 6 H 5 ) 4 Ge, (CH 2 = CH) 4 Ge, (CH 2 CH = CH 2 ) 4 Ge, (CF 2 = CF) 4 Ge, (C 6 H 5 CH 2 CH 2 CH 2 ) 4 Ge, (CH 3 ) 3 ( C 6 H 5 ) Ge, (CH 3 ) 3 (C 6 H 5 CH 2 ) Ge, (CH 3 ) 2 (C 2 H 5 ) 2 Ge, (CH 3 ) 2 (C 6 H 5 ) 2 Ge, CH 3 (C 2 H 5 ) 3 Ge, (CH 3 ) 3 (CH = CH 2 ) Ge, (CH 3 ) 3 (CH 2 CH = CH 2 ) Ge, (C 2 H 5 ) 3 (CH 2 CH = CH 2 ) Ge, (C 2 H 5 ) 3 (C 5 H 5 ) Ge, (CH 3 ) 3 GeH, (C 2 H 5 ) 3 GeH, (C 3 H 7 ) 3 GeH, Ge (N ( CH 3 ) 2 ) 4 , Ge (N (CH 3 ) (C 2 H 5 )) 4 , Ge (N (C 2 H 5 ) 2 ) 4 , Ge (N (iC 3 H 7 ) 2 ) 4 and Ge [N (Si (CH 3 ) 3 ) 2 ] A method of manufacturing a charge flash memory device comprising at least one selected from the group consisting of 4 . 제13항 내지 제18항 중 어느 한 항에 있어서,The method according to any one of claims 13 to 18, 상기 Te를 포함하는 소스는 Te(CH3)2, Te(C2H5)2, Te(n-C3H7)2, Te(i-C3H7)2, Te(t-C4H9)2, Te(i-C4H9)2, Te(CH2=CH)2, Te(CH2CH=CH2)2 및 Te[N(Si(CH3)3)2]2로 이루어진 그룹으로부터 선택된 적어도 어느 하나를 포함하는 것을 특징으로 하는 전하 플래시 기억소자 제조방법.The source containing Te is Te (CH 3 ) 2 , Te (C 2 H 5 ) 2 , Te (nC 3 H 7 ) 2 , Te (iC 3 H 7 ) 2 , Te (tC 4 H 9 ) 2 , At least any one selected from the group consisting of Te (iC 4 H 9 ) 2 , Te (CH 2 = CH) 2 , Te (CH 2 CH = CH 2 ) 2 and Te [N (Si (CH 3 ) 3 ) 2 ] 2 ; Charge flash memory device manufacturing method comprising a. 제13항 내지 제18항 중 어느 한 항에 있어서,The method according to any one of claims 13 to 18, 상기 Sb를 포함하는 소스는 Sb(CH3)3, Sb(C2H5)3, Sb(i-C3H7)3, Sb(n-C3H7)3, Sb(i-C4H9)3, Sb(t-C4H9)3, Sb(N(CH3)2)3, Sb(N(CH3)(C2H5))3, Sb(N(C2H5)2)3, Sb(N(i-C3H7)2)3 및 Sb[N(Si(CH3)3)2]3로 이루어진 그룹으로부터 선택된 적어도 어느 하나를 포함하는 것을 특징으로 하는 전하 플래시 기억소자 제조방법.Sources containing Sb include Sb (CH 3 ) 3 , Sb (C 2 H 5 ) 3 , Sb (iC 3 H 7 ) 3 , Sb (nC 3 H 7 ) 3 , Sb (iC 4 H 9 ) 3 , Sb (tC 4 H 9 ) 3 , Sb (N (CH 3 ) 2 ) 3 , Sb (N (CH 3 ) (C 2 H 5 )) 3 , Sb (N (C 2 H 5 ) 2 ) 3 , Sb (N (iC 3 H 7 ) 2 ) 3 and Sb [N (Si (CH 3 ) 3 ) 2 ] 3 A method of manufacturing a charge flash memory device comprising at least one selected from the group consisting of: 제13항 내지 제18항 중 어느 한 항에 있어서,The method according to any one of claims 13 to 18, 상기 제1반응가스, 상기 제2반응가스 및 상기 제3반응가스는 H2 및 NH3 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 전하 플래시 기억소자 제조방법.And the first reaction gas, the second reaction gas, and the third reaction gas include at least one of H 2 and NH 3 . 제13항 내지 제18항 중 어느 한 항에 있어서,The method according to any one of claims 13 to 18, 상기 Ge-Sb-Te 화합물 박막을 형성하는 단계는,Forming the Ge-Sb-Te compound thin film, 상기 Ge를 포함하는 소스, 상기 Sb를 포함하는 소스, 상기 Te를 포함하는 소스, 상기 제1반응가스, 상기 제2반응가스 및 상기 제3반응가스 중 적어도 어느 하나를 플라즈마로 활성화시킨 것을 이용하는 것을 특징으로 하는 전하 플래시 기억소자 제조방법.Activating at least one of the source containing Ge, the source containing Sb, the source containing Te, the first reaction gas, the second reaction gas and the third reaction gas with a plasma A method of manufacturing a charge flash memory device characterized in that. 제13항 내지 제18항 중 어느 한 항에 있어서,The method according to any one of claims 13 to 18, 상기 Ge-Sb-Te 화합물 박막을 형성하는 단계는, 100 내지 400℃의 공정 온도에서 수행하는 것을 특징으로 하는 전하트랩 플래시 기억소자 제조방법.Forming the Ge-Sb-Te compound thin film, the method of manufacturing a charge trap flash memory device, characterized in that carried out at a process temperature of 100 to 400 ℃. 제13항 내지 제18항 중 어느 한 항에 있어서,The method according to any one of claims 13 to 18, 상기 Ge-Sb-Te 화합물 박막을 형성하는 단계는, 0.1 내지 10 Torr의 공정 압력에서 수행하는 것을 특징으로 하는 전하트랩 플래시 기억소자 제조방법.The forming of the Ge-Sb-Te compound thin film is performed at a process pressure of 0.1 to 10 Torr. 제10항 내지 제18항 중 어느 한 항에 있어서,The method according to any one of claims 10 to 18, 상기 터널링 절연막은 실리콘 산화막(SiO2), 실리콘 질화막, 실리콘 산화막 및 실리콘 질화막이 차례로 적층된 구조의 복합층(Si3N4/SiO2/Si3N4), 실리콘 산화막과 하프늄 산화막의 복합층(SiO2/HfO2) 및 조성을 달리하는 실리콘 산화막의 복합층(SiOx/SiO2) 중 어느 하나로 형성하는 것을 특징으로 하는 전하트랩 플래시 기억소자 제조방법.The tunneling insulating layer may include a composite layer (Si 3 N 4 / SiO 2 / Si 3 N 4 ), a silicon oxide layer, and a hafnium oxide layer, in which a silicon oxide layer (SiO 2 ), a silicon nitride layer, a silicon oxide layer, and a silicon nitride layer are stacked in this order. (SiO 2 / HfO 2 ) and a composite layer (SiO x / SiO 2 ) of a silicon oxide film having a different composition. 제26항에 있어서,The method of claim 26, 상기 실리콘 질화막, 실리콘 산화막 및 실리콘 질화막이 차례로 적층된 구조의 복합층을 형성함에 있어서,In forming a composite layer having a structure in which the silicon nitride film, the silicon oxide film, and the silicon nitride film are sequentially stacked, 상기 실리콘 질화막은 원자층증착 방법에 의하여 형성하고,The silicon nitride film is formed by an atomic layer deposition method, 상기 실리콘 산화막은 원자층증착 방법 또는 열적 산화방법에 의하여 형성하는 것을 특징으로 하는 전하트랩 플래시 기억소자 제조방법.And the silicon oxide film is formed by an atomic layer deposition method or a thermal oxidation method. 제10항 내지 제18항 중 어느 한 항에 있어서,The method according to any one of claims 10 to 18, 상기 블로킹 절연막을 형성하는 단계는 400℃ 이하의 공정 온도에서 수행하는 것을 특징으로 하는 전하트랩 플래시 기억소자 제조방법.And forming the blocking insulating film at a process temperature of 400 ° C. or less. 제28항에 있어서,The method of claim 28, 상기 블로킹 절연막은 원자층증착 방법으로 형성하는 것을 특징으로 하는 전하트랩 플래시 기억소자 제조방법.And said blocking insulating film is formed by an atomic layer deposition method. 제28항에 있어서,The method of claim 28, 상기 블로킹 절연막은 Al2O3, HfO2, ZrO2 및 HfAlO 중에서 선택된 1종 이상으로 형성하는 것을 특징으로 하는 전하트랩 플래시 기억소자 제조방법.And the blocking insulating layer is formed of at least one selected from Al 2 O 3 , HfO 2 , ZrO 2, and HfAlO. 제10항 내지 제18항 중 어느 한 항에 있어서,The method according to any one of claims 10 to 18, 상기 터널링 절연막을 형성하는 단계와 상기 전하트랩층을 형성하는 단계 사이에 버퍼층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 전하트랩 플래시 기억소자 제조방법.And forming a buffer layer between the step of forming the tunneling insulating film and the step of forming the charge trap layer. 제31항에 있어서,The method of claim 31, wherein 상기 버퍼층은 원자층증착 방법으로 형성하는 것을 특징으로 하는 전하트랩 플래시 기억소자 제조방법.And the buffer layer is formed by an atomic layer deposition method.
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