JP4492930B2 - Charge storage memory and manufacturing method thereof - Google Patents

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Description

本発明は、MOS型またはMIS型半導体装置からなり、ゲート絶縁膜中に電子を蓄積することによりメモリ機能を持たせた電荷蓄積型メモリ及びその製造方法に関するものである。 The present invention comprises a MOS or MIS semiconductor device, to a charge storage memory and a manufacturing method thereof to have a memory function by accumulating electrons in the gate insulating film.

従来から知られている電荷蓄積型メモリの動作について説明する。 The operation of the charge accumulation type memory known in the prior art will be described. 電荷蓄積型メモリとしては、浮遊ゲートに電子を蓄積するEEPROM(フラッシュメモリ)が良く知られている。 The charge storage memory, EEPROM for storing electronic (flash memory) are well known in the floating gate. この浮遊ゲート型フラッシュメモリは、浮遊ゲートに蓄えた電子が絶縁膜を介して抜け出さないようにするために、絶縁膜の厚さを薄くすることができず、そのため書き込みおよび消去の低電圧化や微細化に限界があった。 The floating gate type flash memory, for electrons accumulated in the floating gate to prevent slip out through the insulating film, it is impossible to reduce the thickness of the insulating film, Ya low voltage of for writing and erasing there is a limit to miniaturization.

この浮遊ゲート型フラッシュメモリの欠点を改善する次世代のメモリとして、Si 34を電荷蓄積層として用いるSONOS(Semiconductor-Oxide-Nitride-Oxide-Semiconductor)メモリが注目を集めている。 As a next generation memory to improve the drawbacks of the floating gate type flash memory, the SONOS (Semiconductor-Oxide-Nitride- Oxide-Semiconductor) memory using Si 3 N 4 as a charge storage layer has attracted attention. SONOSは、電荷蓄積の方法として、空間的に局在したトラップ準位を用いるために、トラップメモリとも呼ばれている。 SONOS as a way of the charge accumulation, in order to use a spatially localized trap level, also called trap memory. このトラップメモリの電荷蓄積層としては、Si 34の他にAl 23を用いる構造についても、メモリとして極めて良好なデータ保持特性を持つという最近の研究報告がある(例えば、非特許文献1参照)。 The charge accumulation layer of the trapping memory, for the structure used in addition to Al 2 O 3 of Si 3 N 4, there is a recent research report of having very good data retention characteristics as a memory (e.g., non-patent literature reference 1).

ここで、Al 23を用いる構造を例にとり詳しく説明する。 Here it will be described in detail taken example structures using Al 2 O 3. 図11は、近年注目されているトラップメモリの1例の断面図であり、p型単結晶シリコン基板11のソース12とドレイン13を跨ぐような位置に、SiO 2のボトム障壁層14を1nm、Al 23の電荷蓄積層15を10nm、再びSiO 2のトップ障壁層17を10nmずつ順次堆積し、最後に、n型ポリシリコンのゲート電極18を堆積したものである。 Figure 11 is a cross-sectional view of an example of a trapping memory which has attracted attention in recent years, p-type in a position astride the source 12 and drain 13 of the single-crystal silicon substrate 11, 1 nm to bottom barrier layer 14 of SiO 2, the charge storage layer 15 of al 2 O 3 10nm, deposited sequentially SiO 2 top barrier layer 17 by 10nm again, finally, is obtained by depositing a gate electrode 18 of n-type polysilicon.

図12は、図11のトラップメモリのバンド構造を示したものである。 Figure 12 is a diagram showing the band structure of the trap memory of Figure 11. Al 23の電荷蓄積層15には、トラップ準位が、Al 23のコンダクションバンドから、2.4eV下の位置に存在する。 The charge storage layer 15 of Al 2 O 3, trap level is, the conduction band of Al 2 O 3, is present at the position below the 2.4 eV. このトラップ準位に電子が捕獲されるため、ボトム障壁層14を介して電荷が抜けにくくなる。 Since electrons are trapped in the trap level, it becomes firmly to charge through the bottom barrier layer 14. そのため、ボトム障壁層14を薄くすることができ、書き込みと消去の低電圧化と微細化が可能になる。 Therefore, it is possible to thin the bottom barrier layer 14, it is possible to lower voltage and refinement of writing and erasing.

さて、浮遊ゲート型フラッシュメモリもトラップメモリ(SONOS)も、電荷蓄積層に電子を注入することによりトランジスタのしきい値電圧を変化させ、これにより電流が流れるか流れないかでメモリの”1”,”0”を判定するものである。 Now, a floating gate type flash memory is also trapping memory (SONOS) also changes the threshold voltage of the transistor by injecting electrons into the charge storage layer, thereby the memory or does not flow or current flow "1" , it is intended to determine the "0".

図13は、トラップメモリにおいて、p型基板11に20Vを印加し、ゲート電極18を0Vにし、ソース12とドレイン13をオープンにして、電荷蓄積層15からp型基板11へ電子を引き出すことにより、しきい値電圧を負に設定する時の電子の運動の様子を示している。 13, in the trapping memory, the 20V is applied to the p-type substrate 11, a gate electrode 18 to 0V, and in the open source 12 and drain 13, by drawing electrons from the charge storage layer 15 to the p-type substrate 11 shows how the electron motion when setting the threshold voltage to negative. この動作をメモリの消去と呼んでいる。 This operation is referred to as the erasure of memory.

一方、図14は、p型基板11とソース12とドレイン13を0Vにし、ゲート電極18に20Vを印加して、p型基板11から電荷蓄積層15に電子を注入することにより、しきい値電圧を正に設定する時の電子の運動の様子を示している。 On the other hand, FIG. 14, by the p-type substrate 11 and the source 12 and drain 13 to 0V, and by applying a 20V to the gate electrode 18 injects electrons into the charge storage layer 15 from the p-type substrate 11, the threshold value It shows how the electron motion when setting the voltage exactly. この動作をメモリの書き込みと呼んでいる。 This operation is referred to as a writing of memory.

図15は、電子を注入することにより設定した浮遊ゲート型メモリ又はトラップメモリ(SONOS)のメモリセルのしきい値分布を示している。 Figure 15 shows the threshold voltage distribution of the memory cells of floating gate type memory or trapping memory set by injecting electrons (SONOS). ワード線の電圧が0Vの時に”1”の状態であれば、メモリセルに電流が流れ、”0”の状態であれば、電流が流れない。 If the state of "1" voltage of the word line is at a 0V, a current flows through the memory cell, if the state of "0", no current flows. 電流が流れるか流れないかにより、“1”と“0”の状態を区別している。 By either not flow or current flows, distinguishes the state of "1" and "0". したがって、1個のメモリセルは1ビットのデータを記憶することができる。 Therefore, one memory cell can store one bit of data.

図16はメモリセルのしきい値分布として、4種類のグループを持った状態を示している。 Figure 16 is a threshold distribution of a memory cell, showing a state with a four groups. しきい値電圧は、消去状態として“11”の状態をもち、書き込み状態として“10”、“01”、“00”の状態をもつ。 The threshold voltage has a state of "11" as the erase state, with the status of "10" as a write state, "01", "00". この場合、1セル当り4個のしきい値の状態をもつので、1セル2ビットとなっている。 In this case, since having four states of threshold per cell, and has a 1 cell 2 bits.

さて、上記のトラップメモリでは、局在準位に電子を蓄積させている。 Now, in the above trap memory, thereby accumulating electrons in the localized level. そして、電子が局在準位からトンネル現象を起こさずに捕獲されている、つまりリークせずに捕獲されていることを用いてメモリ機能を持たせている。 Then, and to have a memory function with that electrons are trapped localized level is captured without causing tunneling from, that is, without leaks. 通常のSONOSメモリの場合では、最近接の局在準位の相互間の距離は、5nm程度であることが知られている。 In the case of conventional SONOS memory, the distance between the last contact of localized levels mutually known to be about 5 nm. この場合、10年程度のデータ保持特性が得られている。 In this case, the data retention characteristics of about 10 years is obtained.

次に、従来のSONOSメモリを、ECRスパッタ法を用いて製造する方法について詳しく述べる。 Next, the conventional SONOS memory, described in detail how to manufacture by using an ECR sputtering. ECRスパッタ法は、プラズマを用いて薄膜の成長を行うもので、Al 23についても良質な薄膜が成長できることが知られている(例えば、非特許文献2参照)。 ECR sputtering is for performing the growth of thin films using plasma, also Al 2 O 3 is known to high-quality thin film can be grown (e.g., see Non-Patent Document 2).

図17に、ECRスパッタ装置を示す。 17 shows an ECR sputtering apparatus. 21は2.45GHzのマイクロ波を導入する導波管、22は磁場生成用のコイル、23はマイクロ波透過用のクォーツ窓、24も磁場生成用のコイル、25はチャンバ、26は軸26aを中心に回転可能なホルダ、27はそのホルダ26に保持される半導体基板、28はターゲット、29はターゲット28に高周波電力を印加するための13.56MHzの高周波発振器、30、31はガス注入部である。 21 waveguide for introducing the microwave 2.45 GHz, the coil for generating the magnetic field 22, the quartz window for microwave transmission 23, also a coil for generating a magnetic field 24, 25 chamber, 26 a shaft 26a rotatable holder in the center, a semiconductor substrate is held in the holder 26 27, 28 target, 29 13.56MHz high frequency oscillator for high-frequency power is applied to the target 28, 30 and 31 at the gas injection section is there. ここでは、電子サイクロトロン共鳴プラズマ32を生成するために、2.45GHzで500Wのマイクロ波と、コイル22,24により発生する875ガウスの磁束を用いている。 Here, in order to generate an electron cyclotron resonance plasma 32, it is used and microwave 500W at 2.45 GHz, a 875 gauss magnetic flux generated by the coil 22. そして、このプラズマ32に発散磁場により10〜20eV程度の運動エネルギーを持たせて、垂直方向(半導体基板27方向)に引き出すことにより、半導体基板27上で膜の成長を行う。 Then, to have a kinetic energy of about 10~20eV by the divergent magnetic field to the plasma 32, by pulling the vertical direction (the semiconductor substrate 27 direction), to grow a film on the semiconductor substrate 27. ECRスパッタ装置では、10〜20eVと非常に低エネルギーであるために、膜の結晶に欠陥が入らない高品質の薄膜の成長が可能である。 The ECR sputtering apparatus, because of the very low energy and 10~20EV, it is possible to grow high-quality thin film without defects from entering the crystal film.

図18は、ガス注入部30からアルゴン(Ar)ガスを注入するとともに、ガス注入部31から酸素(O 2 )ガスを注入し、Alをターゲット28としたときの半導体基板27上での酸化アルミニウムの成長速度と、屈折率(測定波長:632.8nm)を酸素ガスの流量に対してプロットしたものである。 Figure 18 serves to inject argon (Ar) gas from the gas injection unit 30, oxygen (O 2) gas is injected from the gas injection unit 31, aluminum oxide on the semiconductor substrate 27 when the Al target 28 and growth rate of the refractive index (wavelength: 632.8 nm) is plotted against flow rate of the oxygen gas. 白丸は屈折率、黒丸は成長速度であり、横軸が酸素ガス流量である。 Open circles refractive index, black circles are the growth rate, the horizontal axis is an oxygen gas flow rate.

屈折率については、酸素ガス流量が4〜9sccmにおいて、1.6〜1.7という値が得られており、これは化学量論的組成(Al 23 )の酸化アルミニウムの通常の値である。 The refractive index, in an oxygen gas flow rate 4~9Sccm, which is obtained a value of 1.6 to 1.7, which is a typical value for aluminum oxide stoichiometry (Al 2 O 3) is there. 酸素ガス流量が4sccm以下では、屈折率が徐々に大きくなり、このことから理想的な組成Al 23の状態から、Alが過剰に存在する組成Al 2+x3 (x>0)状態に変化することがわかる。 An oxygen gas flow rate 4sccm or less, the refractive index gradually increases from the state of the ideal composition Al 2 O 3 From this, the composition Al is present in excess Al 2 + x O 3 (x > 0) state it can be seen that the change to.

成長速度においても、酸素ガス流量によって、成長速度が大きく変化する。 Also in the growth rate, the oxygen gas flow rate, the growth rate is largely changed. 7〜9sccmの領域において、成長速度は1nm/minと非常に遅い。 In the area of ​​7~9sccm, the growth rate is very slow and 1nm / min. これは、酸素ガス流量が大きいために、Alターゲット表面が酸化してしまい、Al原子が飛び出しにくくなったためである。 This is because the oxygen gas flow rate is large, will be Al target surface is oxidized, because the Al atoms hardly ejected. ECRスパッタ法において、この領域をオキサイド領域(領域(3))と呼んでいる。 In ECR sputtering, it is called the area oxide region (region (3)).

また、4〜7sccmの領域において、成長速度は6.5nm/minと非常に速い。 Further, in the region of 4~7Sccm, the growth rate is very fast and 6.5 nm / min. これは、酸素ガス流量が小さいために、Alターゲット表面が酸化せず、Al原子が飛び出しやすいためである。 This is because the oxygen gas flow rate is small, Al target surface without oxidation is because the Al atom tends to jump out. ECRスパッタ法において、この領域をメタル領域(領域(2))と呼んでいる。 In ECR sputtering, call this region the metal region (region (2)). このメタル領域において、酸化アルミニウムを堆積した場合、局在準位の極めて少ない良質な組成Al 23の膜を堆積できることが知られている。 In this metal region, when deposited aluminum oxide, it is known to be able to deposit very little quality composition Al 2 O 3 film of localized states.

ここで、等価酸化膜厚EOT(equivalent oxide thickness)を、 Here, the equivalent oxide thickness EOT of the (equivalent oxide thickness),
EOT≡[(SiO 2の誘電率)/(絶縁体の誘電率)]×絶縁体の膜厚と定義すると、誘電率がSiO 2よりも大きなAl 23膜は、同じEOTで比較した場合に、SiO 2膜よりも実膜厚を大きくすることができるため、絶縁膜中を流れるリーク電流が小さくなることが知られている。 EOT≡ Defining the film thickness of [(SiO 2 dielectric constant) / (dielectric constant of the insulator)] × insulator, when the dielectric constant is large an Al 2 O 3 film than SiO 2, compared with the same EOT in, it is possible to increase the actual film thickness than SiO 2 film, it is known that a leakage current flowing in the insulating film is reduced.

次に、酸素ガス流量がさらに小さい領域について説明する。 Then, the flow rate of the oxygen gas is described smaller area. 図18の0〜4sccmの領域のように酸素ガス流量を小さくすることにより、成長速度は、6.5nm/minから徐々に再び小さくなる。 By reducing the oxygen gas flow rate as in the region of 0~4sccm in FIG. 18, the growth rate is gradually again reduced from 6.5 nm / min. これは、酸素が不足し、Al 23が成長しにくくなったためである。 This oxygen is insufficient, because the Al 2 O 3 is less likely to grow. ここでは、この領域をメタルリッチ領域(領域(1))と呼ぶことにする。 Here, to this region is referred to as a metal-rich region (region (1)).

このようなメタルリッチ領域(1)においては、屈折率の変化を見ることにより、Al原子が過剰に供給されている組成Al 2+x3 (x>0)が成長されていることが分かる。 In such a metal-rich region (1), by observing the changes in refractive index, it can be seen that the composition Al atoms are excessively supplied Al 2 + x O 3 (x > 0) is grown . Al原子が過剰のAl 2+x3の膜は、絶縁体中においてAl原子による局在準位が多数生成され、そこに電子を蓄積することができると予測される。 Film of Al atoms excess Al 2 + x O 3, the localized level of Al atoms in the insulating body is produced a large number, there is expected to be able to store electrons. ECRスパッタ法では、このメタルリッチ領域(1)において酸素流量を制御することにより局在準位の形成を制御できる。 The ECR sputtering can control the formation of localized levels by controlling the oxygen flow rate in the metal-rich region (1). 従来技術においては、Al原子が過剰のAl 2+x3の膜の堆積を、ECRスパッタ法のメタルリッチ領域(1)を利用することにより実現した。 In the prior art, the deposition of Al atoms excess Al 2 + x O 3 films were achieved by utilizing the metal rich region of ECR sputtering (1).

以上の手法により作製した電荷蓄積型メモリの全体の構造の断面図を図19に示す。 19 a cross-sectional view of the overall structure of the charge storage type memory manufactured by the above method. p型シリコン基板41の上に、ボトム障壁層44として、5.5sccmの酸素流量によりAl 23を4.5nm成長させ、次に0〜4sccmの酸素流量によりAl 2+x3の電荷蓄積層45を4.5nm成長させ、次に5.5sccmの酸素流量によりAl 23のトップ障壁層47を9nm成長させた。 on the p-type silicon substrate 41, a bottom barrier layer 44, the Al 2 O 3 is 4.5nm grown by oxygen flow of 5.5 sccm, then the charge of Al 2 + x O 3 with oxygen flow rate 0~4sccm the storage layer 45 is 4.5nm growth, then the oxygen flow rate of 5.5sccm the top barrier layer 47 of Al 2 O 3 was 9nm growth. ゲート電極48はAlを蒸着することにより形成している。 The gate electrode 48 is formed by depositing Al.

図19に示した電荷蓄積型メモリの電荷蓄積層45に局在準位をもつ場合のバンド構造を図20に示した。 The band structure in a case with a localized level in the charge storage layer 45 of the charge storage type memory shown in FIG. 19 shown in FIG. 20. また、図21に、酸素流量4sccmのメタル領域(2)の条件で、電荷蓄積層45として成長したAl 2+x3のダイオードのC−V特性を示す。 Further, in FIG. 21, the condition of the metal region of the oxygen flow 4 sccm (2), shows a C-V characteristics of Al 2 + x O 3 grown as a charge storage layer 45 diodes. ゲート電極48を形成する前に高真空中で600℃、約3分間の熱処理を施している。 600 ° C. under high vacuum before forming the gate electrode 48, is subjected to heat treatment for about 3 minutes. この場合は、電荷蓄積層45には局在準位があまり生成されず、C−V特性において、電荷蓄積効果によるヒステリシスを生じないことが分かる。 In this case, is not much generated localized level in the charge storage layer 45, the C-V characteristics, it can be seen that no hysteresis due to the charge storage effect.

図22に、酸素流量2sccmのメタルリッチ領域(1)の条件で、電荷蓄積層45として成長したAl 2+x3のダイオードのC−V特性を示す。 22, under the conditions of metal-rich region of the oxygen flow rate 2 sccm (1), shows a C-V characteristics of Al 2 + x O 3 grown as a charge storage layer 45 diodes. この試料もゲート電極48の形成前に600℃の高真空中熱処理を約3分間施している。 The sample is also high vacuum heat treatment 600 ° C. before forming the gate electrode 48 by applying approximately 3 minutes. この場合は、電荷蓄積層45には局在準位が数多く生成されて、C−V特性において、電荷蓄積効果によるヒステリシスが生じている。 In this case, the charge storage layer 45 is produced a number of localized states in the C-V characteristics, hysteresis occurs due to charge accumulation effect. ここで、ゲート電圧を1Vとした時に、容量の大きい状態をA、容量の小さい状態をBとする。 Here, the gate voltage when a 1V, a large state of the volume A, and B small state capacity.

図23は、図22においてゲート電圧を1V(状態A,B)とした時の電荷蓄積型アルミナ(Al 2+x3 )ダイオードの容量値の時間変化を示したものである。 Figure 23 is a graph showing the time change of the capacitance value of the charge accumulation type alumina (Al 2 + x O 3) diode when a gate voltage is 1V (state A, B) in FIG. 22. 状態Aでは30分経過後も殆ど値が変化しない。 It does not substantially change value also after the state A in 30 minutes. 次に、状態をBとして容量値の変化を調べると、同様に30分経過後も殆ど値が変化しない。 Next, when examining the change in the capacitance value of the state as B, Similarly, after 30 minutes no change almost value. 次に、再び状態をAとして容量値を測定すると、2時間経過後も殆ど値が変化しないことが分かった。 Next, when measuring the capacitance value of the state as A again, after a lapse of 2 hours was also found that the most value unchanged. この結果から、10年(3×10 8秒)後にも大きな変化はなく、十分大きなマージンがとれることが予想される。 From this result, 10 years (3 × 10 8 seconds) no significant change after, it is expected that take sufficiently large margin. このように、障壁層44,47に欠陥の少ない高品質のAl 23膜を用いたため、良好な電荷保持特性が得られ、また、酸素流量を減らしてAl過剰としたAl 2+x3の電荷蓄積層は、トラップに電子を蓄積するために、メモリとして極めて良好な動作をすることが明らかとなった。 Thus, since with fewer high quality the Al 2 O 3 film of defects in the barrier layer 44 and 47, good charge retention characteristics can be obtained and, by reducing the oxygen flow rate was set to Al excess Al 2 + x O charge storage layer 3, in order to accumulate electrons in the trap, it was revealed that a very good operation as a memory.

さて、現在の最先端のメモリセルのサイズは90nm角(90nm×90nm)であるが、今後、メモリセルのサイズが一層微細化され、メモリが大容量化され、SONOSメモリにおいては、20nm角(20nm×20nm)以下のメモリセルも実現されると考えられる。 Now, the size of the current state of the memory cell is 90nm angle (90nm × 90nm), the future, the size of the memory cell is further miniaturized, the memory is large capacity, the SONOS memory, 20 nm square ( 20 nm × 20 nm) or less of the memory cell is considered to be realized. このとき、20nm角のメモリセルにおいて、電荷蓄積層の高さ(厚さ)が10nm程度になると仮定すると、最近接の局在準位の相互間の距離は、5nm程度であるから、電荷蓄積層の領域においいて、局在準位の数は次式により求められる。 At this time, the memory cells of 20nm angle, the height of the charge storage layer (thickness) is assumed to be about 10 nm, the distance between the mutual nearest the localized level, since it is about 5 nm, the charge accumulation Oiite the region of the layer, the number of localized levels is obtained by the following expression.

(20nm/5nm) 2 ×(10nm/5nm)=32 (1) (20nm / 5nm) 2 × ( 10nm / 5nm) = 32 (1)
この32個という数は極めて小さく、各メモリセルにおいてかなりばらつくことが予想される。 That this number 32 is extremely small, it expected to vary considerably in each memory cell. また、電荷蓄積層にはなるべく多くの電子を蓄積した方が、しきい値電圧が大きく変化し、メモリの“1”と“0”の状態を明確に区別できるという利点がある。 Also, those who accumulated as many electrons in the charge accumulation layer, the threshold voltage is changed greatly, there is an advantage that the state of "1" in the memory "0" can be clearly distinguished.

以上の観点から、各メモリセルにおける電荷蓄積層の局在準位の数はなるべく多くする必要がある。 From the above viewpoint, the number of localized levels of the charge storage layer in each memory cell is required to be as many as possible. そこで、仮に、局在準位の数を前記の32個の4倍の128個にした場合、最近接の局在準位の相互間の距離は、5nm/4 1/3 =3.15nm程度となる。 Therefore, if, localized if the number of levels was 128 32 4 times the distance between the mutual nearest the localized level is, 5nm / 4 1/3 = 3.15nm about to become. しかし、このように局在準位の相互間の距離が短くなると、局在準位に捕獲されている電子が、隣の局在準位にトンネルしやすくなる。 However, the mutual distance of the thus localized level is reduced, electrons captured in the localized level, easily tunnel to the localized level next. トンネル確率は、一般式では次式で表せる(例えば、非特許文献3参照)。 Tunneling probability, in the general formula expressed by the following equation (for example, see Non-Patent Document 3).

p=exp(−αφ 1/2 d) (2) p = exp (-αφ 1/2 d) (2)
ここで、φはトンネル障壁の障壁高さ、dはトンネル障壁の厚み、αは係数である。 Here, the barrier height of φ tunnel barrier, d is the thickness of the tunnel barrier, alpha is a coefficient. 電荷蓄積層の電子は、最終的にはトンネル現象によってボトム障壁層から半導体基板にリークして失われるが、失われる電子数はトンネル確率に比例する。 Electrons in the charge storage layer is finally is lost by leaking to the semiconductor substrate from the bottom barrier layer by tunneling, the number of electrons lost is proportional to the tunneling probability. 従って、データの保持時間は、トンネル確率が小さい方が長いことがわかる。 Therefore, the retention time data, it can be seen that better tunneling probability is small is long.

式(2)より、トンネル障壁の厚みの変化は、トンネル確率に対して、指数関数的に影響する。 From equation (2), change in thickness of the tunnel barrier, for the tunnel probability affects exponentially. シミュレーションおよび実験により、トンネル障壁層の厚みが1nm薄くなると、トンネルによるトンネル電流は、約100倍大きくなることが知られている(例えば、非特許文献4参照)。 The simulation and experiment, the thickness of the tunnel barrier layer is 1nm thinner, tunneling current due to the tunnel is known to be about 100 times greater (e.g., see Non-Patent Document 4). よって、局在準位の相互間の距離が5nmから3nmと小さくなった場合、トンネルによるリーク電流が約1万倍大きくなることが予想される。 Therefore, if the distance between the mutual localized level was as small as 3nm from 5 nm, it is expected that leakage current due to the tunnel is about 10,000 times greater. このことは、トラップメモリのデータ保持性能が、例えば10年(3×10 8秒)から8時間(3×10 4秒)へ劣化することを意味している。 This means that the data holding performance of the trap memory, which deteriorates for example the year 10 (3 × 10 8 seconds) from 8 hours to (3 × 10 4 seconds).

以上のように、メモリセルの小型化を図る際に、電荷蓄積層における局在準位の数をなるべく多くしようとすると、最近接の局在準位の相互間の距離を小さくする必要があり、このためデータ保持性能が悪化するという問題点が存在した。 As described above, when reducing the size of the memory cell, when you try as many number of localized levels in the charge storage layer, there distance is necessary to reduce the between mutual localized level nearest , a problem that the order data retention performance is deteriorated is present.

本発明の目的は、電荷蓄積層のボトム障壁層の側の局在準位密度を低く、トップ障壁層側の局在準位密度を高くして、電荷蓄積層からボトム障壁層を経由するトンネルによる半導体基板側への電荷のリークをなくし、メモリセルの小型化とデータ保持性能の向上の両者を満足できることができるようにした電荷蓄積型メモリ及びその製造方法を提供することである。 An object of the present invention, a low local level density in the side of the bottom barrier layer of the charge storage layer, by increasing the local level density of the top barrier layer side, through the bottom barrier layer from the charge storage layer tunnel by eliminating the leakage of charges to the semiconductor substrate side, it is to provide a charge storage memory and a manufacturing method thereof which make it possible satisfactory both improve miniaturization and data retention performance of the memory cell.

請求項1にかかる発明は、半導体基板と、該半導体基板の上面に堆積したボトム障壁層と、該ボトム障壁層の上面に堆積した電荷蓄積層と、該電荷蓄積層の上面に堆積し前記ボトム障壁層より厚いトップ障壁層と、該トップ障壁層の上面に形成したゲート電極とを有し、前記電荷蓄積層における電子の蓄積の有無によりしきい値を変化させる電荷蓄積型メモリにおいて、前記電荷蓄積層を、前記ボトム障壁層の側に位置する第1の電荷蓄積層と、前記トップ障壁層の側に位置し、前記第1の電荷蓄積層と同一の複数の元素から構成され、前記第1の電荷蓄積層よりも局在準位密度が高い第2の電荷蓄積層とからなる2層構造とし、前記電荷蓄積層および前記トップ障壁層を酸化アルミニウムで構成し、前記トップ障壁層は化学量論的組成の酸 Invention includes a semiconductor substrate, said a bottom barrier layer deposited on the upper surface of the semiconductor substrate, a charge storage layer deposited on the upper surface of the bottom barrier layer, the bottom is deposited on the upper surface of the charge storage layer according to claim 1 and thick top barrier layer from the barrier layer, and a gate electrode formed on the upper surface of the top barrier layer, the charge storage memory for changing the threshold depending on the presence or absence of electron accumulation in the charge storage layer, the charge the storage layer, wherein a first charge storage layer which is located on the side of the bottom barrier layer, wherein located on the side of the top barrier layer, is composed of the first plurality of identical elements and charge storage layer of said first a two-layer structure in which local level density than the charge accumulation layer of 1 consists of a high second charge storage layer, the charge storage layer and the top barrier layer composed of aluminum oxide, said top barrier layer is chemically acid stoichiometric composition アルミニウムでなり、前記第1の電荷蓄積層は酸化アルミニウムを構成する元素であるアルミニウム原子が化学量論的に過剰に存在し、該アルミニウム原子の局在準位を持たせ、該局在準位に電子が蓄積されるようにし、前記第2の電荷蓄積層は酸化アルミニウムを構成する元素であるアルミニウム原子が化学量論的に前記第1の電荷蓄積層よりもさらに過剰に存在し、該アルミニウム原子の局在準位を持たせ、該局在準位に電子が蓄積されるようにしたことを特徴とする。 Becomes aluminum, the first charge storage layer is an aluminum atom is an element constituting the aluminum oxide present in excess stoichiometrically make myself lifting localized states of the aluminum atoms,該局stationary quasi-position the so electrons accumulate, said second charge storage layer further excess exists than aluminum atoms stoichiometrically said first charge storage layer is an element constituting the aluminum oxide, the aluminum myself understood lifting localized states of atoms, electrons該局standing semi-position is characterized in that so as to be accumulated.

請求項2にかかる発明は、半導体基板と、該半導体基板の上面に堆積したボトム障壁層と、該ボトム障壁層の上面に堆積した電荷蓄積層と、該電荷蓄積層の上面に堆積し前記ボトム障壁層より厚いトップ障壁層と、該トップ障壁層の上面に形成したゲート電極とを有し、前記電荷蓄積層における電子の蓄積の有無によりしきい値を変化させる電荷蓄積型メモリにおいて、前記電荷蓄積層を、前記ボトム障壁層の側に位置する第1の電荷蓄積層と、前記トップ障壁層の側に位置し、前記第1の電荷蓄積層と同一の複数の元素から構成され、前記第1の電荷蓄積層よりも局在準位密度が高い第2の電荷蓄積層とからなる2層構造とし、前記ボトム障壁層、前記電荷蓄積層および前記トップ障壁層を酸化アルミニウムで構成し、前記ボトム障壁層お Invention includes a semiconductor substrate, said a bottom barrier layer deposited on the upper surface of the semiconductor substrate, a charge storage layer deposited on the upper surface of the bottom barrier layer, the bottom is deposited on the upper surface of the charge storage layer according to claim 2 and thick top barrier layer from the barrier layer, and a gate electrode formed on the upper surface of the top barrier layer, the charge storage memory for changing the threshold depending on the presence or absence of electron accumulation in the charge storage layer, the charge the storage layer, wherein a first charge storage layer which is located on the side of the bottom barrier layer, wherein located on the side of the top barrier layer, is composed of the first plurality of identical elements and charge storage layer of said first a two-layer structure in which local level density than the charge accumulation layer of 1 consists of a high second charge storage layer, the bottom barrier layer, the charge storage layer and the top barrier layer composed of aluminum oxide, the bottom barrier layer you び前記トップ障壁層は化学量論的組成の酸化アルミニウムでなり、前記第1の電荷蓄積層は酸化アルミニウムを構成する元素であるアルミニウム原子が化学量論的に過剰に存在し、該アルミニウム原子の局在準位を持たせ、該局在準位に電子が蓄積されるようにし、前記第2の電荷蓄積層は酸化アルミニウムを構成する元素であるアルミニウム原子が化学量論的に前記第1の電荷蓄積層よりもさらに過剰に存在し、該アルミニウム原子の局在準位を持たせ、該局在準位に電子が蓄積されるようにしことを特徴とする。 Fine said top barrier layer is aluminum oxide of stoichiometric composition, the first charge accumulation layer of aluminum atoms present in excess stoichiometrically are elements constituting the aluminum oxide of the aluminum atoms myself understood lifting localized states, as electrons are accumulated in該局standing semi-position, the aluminum atom is stoichiometric the first and the second charge storage layer is an element constituting the aluminum oxide there further excess over the charge storage layer, make myself lifting localized states of the aluminum atoms, and wherein the so electrons are accumulated in該局standing quasi position.

請求項3にかかる発明は、請求項1 又は2に記載の電荷蓄積型メモリにおいて、前記半導体基板は、単結晶シリコン基板、多結晶シリコン基板、又はアモルファスシリコン基板からなることを特徴とする。 The invention according to claim 3 is the charge storage memory of claim 1 or 2, wherein the semiconductor substrate is a single crystal silicon substrate, polycrystalline silicon substrate, or characterized by comprising the amorphous silicon substrate.

請求項4にかかる発明は、請求項に記載の電荷蓄積型メモリを製造する方法であって、電子サイクロトロン共鳴型のプラズマ発生手段と、該プラズマ発生手段に希ガスおよび酸素ガスを供給するガス供給手段と、前記プラズマ発生手段内に設置されるアルミニウムからなるターゲットと、前記プラズマ発生手段内に設置される半導体基板と、前記ターゲットへの高周波電力印加手段とを少なくとも有するスパッタリング手段を使用し、前記第1の電荷蓄積層の形成時には、前記酸素ガスを、スパッタリングにより前記半導体基板上に堆積される酸化アルミニウムの屈折率が該酸化アルミニウムの化学量論的組成であるAl の屈折率よりも高い屈折率となる第1の供給量とし、前記第2の電荷蓄積層の形成時には、前記酸素ガスを、 Invention provides a method of manufacturing a charge storage memory of claim 1, and electron cyclotron resonance type plasma generating means, a gas supplying rare gas and oxygen gas to the plasma generating means according to claim 4 use supply means, and a target made of aluminum, which is installed in the plasma generating means, a semiconductor substrate is placed within the plasma generation means, at least a sputtering means and a high-frequency power applying means to said target, the first at the time of formation of the charge storage layer, the refractive index of the oxygen gas, Al 2 O 3 the refractive index of aluminum oxide is deposited on the semiconductor substrate by sputtering is stoichiometric composition of the aluminum oxide the first supply amount as a higher refractive index than, wherein the second at the time of forming the charge storage layer, the oxygen gas, パッタリングにより前記半導体基板上に堆積される酸化アルミニウムの屈折率が前記第1の電荷蓄積層の屈折率よりも高い屈折率となる第2の供給量とし、前記トップ障壁層の形成時には、前記酸素ガスを、スパッタリングにより前記半導体基板上に堆積される酸化アルミニウムの屈折率が該酸化アルミニウムの化学量論的組成であるAl の屈折率となる第3の供給量とする、ことを特徴とする。 A second supply amount refractive index of aluminum oxide is deposited on the semiconductor substrate by sputtering is higher refractive index than the refractive index of the first charge storage layer, during formation of the top barrier layer, wherein oxygen gas, the refractive index of aluminum oxide is deposited on the semiconductor substrate by sputtering a third supply amount as a refractive index of the Al 2 O 3 is a stoichiometric composition of the aluminum oxide, the and features.

請求項5にかかる発明は、請求項に記載の電荷蓄積型メモリを製造する方法であって、電子サイクロトロン共鳴型のプラズマ発生手段と、該プラズマ発生手段に希ガスおよび酸素ガスを供給するガス供給手段と、前記プラズマ発生手段内に設置されるアルミニウムからなるターゲットと、前記プラズマ発生手段内に設置される半導体基板と、前記ターゲットへの高周波電力印加手段とを少なくとも有するスパッタリング手段を使用し、前記第1の電荷蓄積層の形成時には、前記酸素ガスを、スパッタリングにより前記半導体基板上に堆積される酸化アルミニウムの屈折率が該酸化アルミニウムの化学量論的組成であるAl の屈折率よりも高い屈折率となる第1 の供給量とし、前記第2の電荷蓄積層の形成時には、前記酸素ガスを、 Invention provides a method of manufacturing a charge storage memory of claim 2, the electron cyclotron resonance type plasma generating means, a gas supplying rare gas and oxygen gas to the plasma generating means according to claim 5 use supply means, and a target made of aluminum, which is installed in the plasma generating means, a semiconductor substrate is placed within the plasma generation means, at least a sputtering means and a high-frequency power applying means to said target, the first at the time of formation of the charge storage layer, the refractive index of the oxygen gas, Al 2 O 3 the refractive index of aluminum oxide is deposited on the semiconductor substrate by sputtering is stoichiometric composition of the aluminum oxide the first supply amount as a higher refractive index than, wherein the second at the time of forming the charge storage layer, the oxygen gas, スパッタリングにより前記半導体基板上に堆積される酸化アルミニウムの屈折率が前記第1の電荷蓄積層の屈折率よりも高い屈折率となる第2の供給量とし、前記ボトム障壁層および前記トップ障壁層の形成時には、前記酸素ガスを、スパッタリングにより前記半導体基板上に堆積される酸化アルミニウムの屈折率が該酸化アルミニウムの化学量論的組成であるAl の屈折率となる第3の供給量とする、ことを特徴とする。 By sputtering a second supply quantity which is a refractive index higher than the refractive index of the refractive index of aluminum oxide is deposited on the semiconductor substrate is the first charge accumulation layer, the bottom barrier layer and the top barrier layer in the formation, the oxygen gas, a third supply amount refractive index of aluminum oxide is deposited on the semiconductor substrate by sputtering is refractive index of the Al 2 O 3 is a stoichiometric composition of the aluminum oxide to, characterized in that.

本発明の電荷蓄積型メモリによれば、電荷蓄積層を局在準位密度が低い第1の電荷蓄積層と局在準位密度が高い第2の電荷蓄積層の2層構造で構成し、第1の電荷蓄積層をボトム障壁層の側に配置し、第2の電荷蓄積層をトップ障壁層の側に配置して、局在準位密度が高い第2の電荷蓄積層を半導体基板から遠い側に配置したので、ボトム障壁層を介して半導体基板方向にトンネルによりリークする電荷をほとんど無くすことができ、メモリセルの小型化とデータ保持性能の向上の両者を満足させることができる利点がある。 According to the charge storage type memory of the present invention, it constitutes a charge storage layer in two-layer structure of the local level density is low first charge accumulation layer local level density is high the second charge storage layer, a first charge storage layer disposed on the side of the bottom barrier layer, and a second charge storage layer disposed on the top side of the barrier layer, the local level density is high the second charge storage layer from the semiconductor substrate because disposed farther, can be advantageously can be eliminated almost charge leakage by tunneling to the semiconductor substrate direction through the bottom barrier layer, to satisfy both the improvement of miniaturization and data retention performance of the memory cell is there.

本発明では、半導体基板表面にボトム障壁層、電荷蓄積層、トップ障壁層、ゲート電極を順次積層した構造を有する電荷蓄積型メモリにおいて、電荷蓄積層を、局在準位密度の低い第1の電荷蓄積層と局在準位密度の高い第2の電荷蓄積層からなる2層構造として、第2の電荷蓄積層を半導体基板から最も離れたトップ障壁層の側に配置し、局在準位に蓄積した電荷のトンネル確率を低くすることによって、メモリセルの小型化を図った場合でも十分な電荷蓄積量を保ったままデータ保持時間を長くできるようにする。 In the present invention, the bottom barrier layer on the semiconductor substrate surface, the charge storage layer, the top barrier layer, the charge accumulation type memory having a sequentially stacked structure of the gate electrode, the charge storage layer, local level density low first a two-layer structure consisting of the second charge storage layer high localized state density and the charge storage layer, positioned on the side of the farthest top barrier layer and a second charge storage layer from the semiconductor substrate, localized levels a by lowering the tunneling probability of the stored charge, to be longer while the data retention time maintaining sufficient amount of charge accumulation even when it is made smaller in the memory cell. 以下、詳しく説明する。 It will be described in detail below.

図1は実施例1の電荷蓄積型メモリの構造を示す断面図である。 Figure 1 is a sectional view showing a structure of a charge storage type memory of the first embodiment. この実施例1は、p型単結晶シリコン基板1のソース2とドレイン3を跨ぐような位置に、SiO 2のボトム障壁層4を1nm、Al 2+x13 (x1>0)の第1の電荷蓄積層5(タイプ2)を10nm、Al 2+x23 (x2>x1)の第2の電荷蓄積層6(タイプ3)を0.3nm(1原子層程度)、SiO 2のトップ障壁層7を10nm順次積層し、最後に、n型ポリシリコンのゲート電極8を積層している。 The first embodiment, p-type single crystal source 2 and drain 3 as the straddle position of the silicon substrate 1, first 1nm bottom barrier layer 4 of SiO 2, Al 2 + x1 O 3 (x1> 0) Top of the charge storage layer 5 (type 2) of 10nm, Al 2 + x2 O 3 (x2> x1) second charge storage layer 6 (type 3) a 0.3 nm (about one atomic layer) of the SiO 2 the barrier layer 7 are sequentially stacked 10 nm, Finally, by laminating a gate electrode 8 of n-type polysilicon. このように、所定の局在準位を持つAl 2+x13の第1の電荷蓄積層5(タイプ2)をボトム障壁層4の上に積層し、その上に局在準位密度がより高いAl 2+x23の第2の電荷蓄積層6(タイプ3)が1原子層程度積層されている。 Thus, by laminating the first charge storage layer 5 of Al 2 + x1 O 3 having a predetermined localized levels (Type 2) on the bottom barrier layer 4, the local level density thereon higher Al 2 + x2 O second charge storage layer 6 of 3 (type 3) are stacked about 1 atomic layer.

図2は、図1の電荷蓄積型メモリのバンド構造を示す図である。 Figure 2 is a diagram showing the band structure of the charge storage type memory of Figure 1. 第1,第2の電荷蓄積層5,6の領域においてトラップ準位が存在し、ここに電子が蓄積される。 First, there is a trap level in the area of ​​the second charge storage layer 5 and 6, wherein electrons are accumulated in the. これらの電荷蓄積層5,6の領域における電流は、トラップ準位を介して流れる電流となる。 Current in these regions of the charge storage layer 5 and 6, a current flowing through the trap level. また、ボトム障壁層4においては、トラップ準位が存在せず、Fowler-Nordheim(FN)トンネル型となる。 In the bottom barrier layer 4, there is no trap level, a Fowler-Nordheim (FN) tunneling. また、トップ障壁層7においては、膜厚がボトム障壁層4よりも厚い為に、電流は殆ど流れない。 In the top barrier layer 7, because is thicker than the bottom barrier layer 4 thickness, current hardly flows.

20nm角、高さ10nmの領域の局在準位の数を128として、第1の電荷蓄積層5に32個、第2の電荷蓄積層6に96個だけ配置するものとする。 20nm angle, as the number 128 of localized levels of height 10nm region, the first 32 in the charge storage layer 5, shall be placed only 96 to the second charge storage layer 6. このとき、第1の電荷蓄積層5(タイプ2)においては、局在準位の相互間の距離は5nmである。 In this case, the first charge storage layer 5 (Type 2), the distance between the mutual localized level is 5 nm. 第2の電荷蓄積層6(タイプ3)においては、20nm角の2次元に局在準位が96個配置されていることから、局在準位の相互間の距離は、20nm/(96) 1/2 =2nm程度である。 In the second charge storage layer 6 (type 3), since the localized level in the two-dimensional 20nm angle is located 96, the distance between the mutual localized level is, 20nm / (96) 1/2 = is about 2nm.

電荷蓄積層5,6の生成は、例えば、前述したECRスパッタ法により製造することができる。 Generation of the charge storage layer 5 and 6, for example, can be prepared by ECR sputtering as described above. この場合は、酸素ガス流量を減らす(図18のメタルリッチ領域(1))ことにより実現する。 In this case, (the metal-rich region (1 in FIG. 18)) decrease the oxygen gas flow rate is achieved by. すなわち、第1の電荷蓄積層5の形成時には、酸素ガスを、スパッタリングにより堆積される酸化アルミニウムの屈折率が該酸化アルミニウムの化学量論的組成であるAl 23の屈折率よりも高い屈折率となる第1の供給量とする。 That is, when the formation of the first charge storage layer 5, an oxygen gas, the refractive index of aluminum oxide is deposited by sputtering is higher than the refractive index of the Al 2 O 3 is a stoichiometric composition of the aluminum oxide refraction the first supply amount as a percentage. 第2の電荷蓄積層6の形成時には、酸素ガスを、スパッタリングにより堆積される酸化アルミニウムの屈折率が第1の電荷蓄積層5の屈折率よりも高い屈折率となる第2の供給量とする。 In the formation of the second charge storage layer 6, the oxygen gas, the second supply amount becomes higher refractive index than the refractive index of aluminum oxide is deposited by sputtering a refractive index of the first charge accumulation layer 5 . これらにより、第1の電荷蓄積層5の組成は、Al原子が過剰に供給されている組成Al 2+x13 (x1>0)となり、第2の電荷蓄積層6の組成は、Al原子がより過剰に供給されている組成Al 2+x23 (x2>x1)となり、これらのAl原子の局在準位が生成する。 These, the composition of the first charge storage layer 5, the composition of Al atoms are excessively supplied Al 2 + x1 O 3 (x1 > 0) , and the composition of the second charge storage layer 6, Al atom still more excessive composition is supplied Al 2 + x2 O 3 (x2 > x1) , and the localized level of these Al atoms is produced.

この実施例1により、電荷蓄積型メモリセル内における局在準位の数を大きくすることができ、かつ、p型単結晶シリコン基板1までのトンネル経路において、最近接の局在準位の相互間の距離を5nmに保つことができ、良好なデータ保持特性を保つことができる。 This first embodiment can increase the number of localized levels in the charge storage type memory cells, and, in the tunnel route to the p-type single crystal silicon substrate 1, the mutual nearest the localized levels the distance between can be kept 5 nm, it is possible to maintain a good data holding characteristic. 図3に第1の電荷蓄積層5(タイプ2:3層の局在準位)と第2の電荷蓄積層6(タイプ3:1層の局在準位)の局在準位Pの空間的位置の模式図を示した。 3 to the first charge storage layer 5: a second charge storage layer (Type 2 3-layer localized level of) 6: space localized level P (type 3-layer localized level of) It shows a schematic diagram of a position.

図9に、本実施例1を用いた場合の局在準位の相互距離に関する効果を示す。 Figure 9 shows the effect on the mutual distance of localized levels in the case of using the first embodiment. 従来例では、20nm角10nm高さのメモリセル領域に128個の局在準位を配置しようとすると、局在準位の相互間隔は、3.15nmとなった。 In the conventional example, an attempt to place a 128 localized level in the memory cell region of 20nm angle 10nm height, spacing between the localized state became 3.15Nm. これに対して、本実施例1によれば、半導体基板1から最も離れた位置に局在準位の相互間隔が2nmと密度の高い第2の電荷蓄積層6を設けるために、リークに関与する局在準位の間隔は、第1の電荷蓄積層5の5nmであり、局在準位相互間のトンネルを殆ど無くすことができる。 In contrast, according to the first embodiment, in order to spacing between the localized level providing the second charge storage layer 6 higher 2nm and density farthest from the semiconductor substrate 1, responsible for the leak spacing localized level that is 5nm of the first charge accumulation layer 5, it is possible to eliminate most tunnels between localized states cross. 図10に、本実施例1を用いた場合のデータ保持時間に関する効果を示す。 Figure 10 shows the effect on the data retention time in the case of using the first embodiment. 従来例のデータ保持時間が8時間(3×10 4秒)であるのに対し、本実施例1では、10年(3×10 8秒)程度と長いデータ保持時間を実現できる。 While the data retention time of the conventional example is 8 hours (3 × 10 4 seconds), in the first embodiment, it is possible to realize a 10-year (3 × 10 8 seconds) or so and long data retention time.

図4は実施例2の電荷蓄積型メモリの構造を示す断面図である。 Figure 4 is a sectional view showing a structure of a charge storage type memory of the second embodiment. この実施例2は、p型単結晶シリコン基板1のソース2とドレイン3を跨ぐような位置に、SiO 2のボトム障壁層4を1nm、Al 2+x13 (x1>0)の第1の電荷蓄積層5(タイプ2)を10nm、Al 2+x23 (x2>x1)の第2の電荷蓄積層6(タイプ3)を0.3nm(1原子層程度)、Al 23のトップ障壁層7A(タイプ1)を10nm順次積層し、最後に、n型ポリシリコンのゲート電極8を積層している。 The second embodiment, p-type source 2 and position astride the drain 3 of the single-crystal silicon substrate 1, first 1nm bottom barrier layer 4 of SiO 2, Al 2 + x1 O 3 (x1> 0) the charge storage layer 5 (type 2) of 10nm, Al 2 + x2 O 3 (x2> x1) second charge storage layer 6 (type 3) a 0.3 nm (about one atomic layer) of, Al 2 O 3 Top barrier layer 7A (type 1) are sequentially stacked 10nm of, Finally, by laminating a gate electrode 8 of n-type polysilicon. すなわち、この実施例2は、実施例1の電荷蓄積型メモリにおけるトップ障壁層7を、局在準位の極めて少ない10nmのAl 23のトップ障壁層7Aに置き換えたものである。 That is, in this second embodiment, in which the top barrier layer 7 in the charge accumulation type memory of Example 1, was replaced by the top barrier layer 7A of localized levels of very low 10nm of Al 2 O 3.

この結果、実施例2では、第1,第2の電荷蓄積層5,6とトップ障壁層7Aを同一の絶縁物Al 23で構成することができる。 As a result, in Example 2, it can be composed of a first, identical insulator the second charge storage layer 5, 6 and the top barrier layer 7A Al 2 O 3. 図6にタイプ1〜3の局在準位の相互間の距離の比較を示した。 It shows a comparison of the distance between the localized levels of type 1-3 mutually FIG. タイプ2が5nm、タイプ3が2nmであるのに対し、タイプ1は50nm程度とタイプ2,3に比べて桁違いに大きな距離であり、電荷蓄積効果よりも電荷障壁効果が大きくなっている。 Type 2 is 5 nm, whereas type 3 is 2 nm, type 1 is several orders of magnitude greater distance than the 50nm about a type 2, the charge blocking effect is larger than the charge storage effect.

図5は図4の電荷蓄積型メモリのバンド構造を示す図である。 Figure 5 is a diagram showing a band structure of a charge storage type memory of FIG. 第1,第2の電荷蓄積層5,6の領域においてトラップ準位が存在し、ここに電子が蓄積される。 First, there is a trap level in the area of ​​the second charge storage layer 5 and 6, wherein electrons are accumulated in the. これらの電荷蓄積層5,6の領域における電流は、トラップ準位を介して流れる電流となる。 Current in these regions of the charge storage layer 5 and 6, a current flowing through the trap level. また、ボトム障壁層4においては、トラップ準位が存在せず、Fowler-Nordheim(FN)トンネル型となる。 In the bottom barrier layer 4, there is no trap level, a Fowler-Nordheim (FN) tunneling. また、トップ障壁層7Aにおいては、障壁高さがボトム障壁層4のそれよりも低いが、膜厚がボトム障壁層4よりも厚い為に、電流は殆ど流れない。 In the top barrier layer 7A, but the barrier height is lower than that of the bottom barrier layer 4, because is thicker than the bottom barrier layer 4 thickness, current hardly flows.

この構造により、電荷蓄積層5,6とトップ障壁層7Aを別の材料に切り替える必要がなくなり、きめ細かい薄膜の制御を行うことができ、かつ製造コストの低減を行うことが可能となる。 This structure eliminates the need to switch the charge storage layer 5, 6 and the top barrier layer 7A to another material, it can be performed the control of the fine-grained film, and it is possible to perform reduction of the manufacturing cost. また、ボトム障壁層4のSiO 2はシリコン基板1の熱酸化により容易に形成できるので、製造コストの増加にはつながらない。 Further, since the SiO 2 of the bottom barrier layer 4 can be easily formed by thermal oxidation of the silicon substrate 1, it does not lead to an increase in manufacturing cost.

電荷蓄積層5,6の生成は、前述したECRスパッタ法により製造する場合は、実施例1の場合と同様に製造できる。 Generation of the charge storage layer 5 and 6, when manufacturing by ECR sputtering as described above can be prepared as in Example 1. トップ障壁層7Aの生成は、図18のメタル領域(2)又はオキサイド領域(3)を利用してAl 23の化学量論的組成の膜とする。 Generation of the top barrier layer 7A utilizes a metal region (2) or oxide region (3) of FIG. 18 and film stoichiometry of Al 2 O 3.

図7は実施例3の電荷蓄積型メモリの構造を示す断面図である。 Figure 7 is a sectional view showing a structure of a charge storage type memory of the third embodiment. この実施例3は、p型単結晶シリコン基板1のソース2とドレイン3を跨ぐような位置に、Al 23のボトム障壁層4A(タイプ1)を1nm、Al 2+x13 (x1>0)の第1の電荷蓄積層5(タイプ2)を10nm、Al 2+x23 (x2>x1)の第2の電荷蓄積層6(タイプ3)を0.3nm(1原子層程度)、Al 23のトップ障壁層7A(タイプ1)を10nm順次積層し、最後に、n型ポリシリコンのゲート電極8を積層している。 The third embodiment, in a position astride the source 2 and drain 3 of p-type single crystal silicon substrate 1, 1 nm to bottom barrier layer 4A (type 1) of Al 2 O 3, Al 2 + x1 O 3 (x1 > 0) the first charge storage layer 5 (type 2) of 10nm, Al 2 + x2 O 3 (x2> x1) second charge storage layer 6 (type 3) a 0.3 nm (1 atomic layer about the ), the top barrier layer 7A of Al 2 O 3 (type 1) 10 nm are sequentially stacked, Finally, by laminating a gate electrode 8 of n-type polysilicon. すなわち、この実施例3は、実施例1の電荷蓄積型メモリにおけるトップ障壁層7を、局在準位の極めて少ない10nmのAl 23のトップ障壁層7Aに置き換えると共に、ボトム障壁層4も局在準位の極めて少ない1nmのAl 23のボトム障壁層4Aに置き換えたものである。 That is, in this third embodiment, the top barrier layer 7 in the charge accumulation type memory of Example 1, localized with replacing the level of the very small 10nm of Al 2 O 3 top barrier layer 7A, also the bottom barrier layer 4 it is replaced with a very less 1nm of Al 2 O 3 bottom barrier layer 4A of localized states. この結果、実施例3では、ボトム障壁層4A、電荷蓄積層5,6とトップ障壁層7Aを同一の絶縁物Al 23で構成することができる。 As a result, in Example 3, it is possible to configure the bottom barrier layer 4A, a charge accumulation layer 5, 6 and the top barrier layer 7A of the same insulating material Al 2 O 3.

図8は図7の電荷蓄積型メモリのバンド構造を示す図である。 Figure 8 is a diagram showing a band structure of a charge storage type memory of FIG. 第1,第2の電荷蓄積層5,6の領域においてトラップ準位が存在し、ここに電子が蓄積される。 First, there is a trap level in the area of ​​the second charge storage layer 5 and 6, wherein electrons are accumulated in the. これらの電荷蓄積層5,6の領域における電流は、トラップ準位を介して流れる電流となる。 Current in these regions of the charge storage layer 5 and 6, a current flowing through the trap level. また、ボトム障壁層4Aにおいては、トラップ準位が存在せず、Fowler-Nordheim(FN)トンネル型となる。 Further, the bottom barrier layer 4A is absent trap level, a Fowler-Nordheim (FN) tunneling. また、トップ障壁層7Aにおいては、膜厚がボトム障壁層4Aよりも厚い為に、電流は殆ど流れない。 In the top barrier layer 7A, for thicker than the bottom barrier layer 4A, a current hardly flows.

この構造により、ボトム障壁層4Aと電荷蓄積層5,6とトップ障壁層7Aを別の材料に切り替える必要がなくなり、きめ細かい薄膜の制御を行うことができ、かつ製造コストの低減を行うことが可能となる。 This structure eliminates the need to switch the bottom barrier layer 4A charge storage layer 5, 6 and the top barrier layer 7A to another material, it can be performed the control of the fine-grained film, and can be performed to reduce the manufacturing cost to become.

電荷蓄積層5,6の生成は、前述したECRスパッタ法により製造する場合は、実施例1の場合と同様に製造できる。 Generation of the charge storage layer 5 and 6, when manufacturing by ECR sputtering as described above can be prepared as in Example 1. ボトム障壁層4Aとトップ障壁層7Aの生成は、図18のメタル領域(2)又はオキサイド領域(3)を利用してAl 23の化学量論的組成の膜とする。 Generation of the bottom barrier layer 4A and the top barrier layer 7A utilizes a metal region (2) or oxide region (3) of FIG. 18 and film stoichiometry of Al 2 O 3.

なお、以上の実施例1〜3で使用した絶縁物の酸化アルミニウムは、窒化シリコンに置き換えることもできる。 Incidentally, aluminum oxide insulator used in the above Examples 1-3, may be replaced by silicon nitride. この場合は、第1の電荷蓄積層5はシリコンリッチな組成Si 3+y14 (y1>0)とし、第2の電荷蓄積層6はよりシリコンリッチな組成Si 3+y24 (y2>y1)とし、トップ障壁層7Aやボトム障壁層4Aは化学量論的組成のSi 34とすればよい。 In this case, the first charge storage layer 5 is a silicon-rich composition Si 3 + y1 N 4 (y1 > 0), second charge storage layer 6 more silicon-rich composition Si is 3 + y2 N 4 (y2 > y1) and then, the top barrier layer 7A and the bottom barrier layer 4A may be a Si 3 N 4 stoichiometry.

また、実施例1〜3で使用した酸化アルミニウムの電荷蓄積層5,6は、Al 23 、Si 34 、SiO 2等を基材としてそこにタングステンやアルミニウムのような金属原子、あるいはシリコンやゲルマニウムのような半導体原子をドープすることにより局在準位を生成させることも可能であり、これらの場合、第2の電荷蓄積層6は第1の電荷蓄積層5の場合よりも、ドーピング密度を大きくして局在準位の密度を高める。 Further, the charge storage layer 5, 6 of aluminum oxide used in Example 1-3, Al 2 O 3, Si 3 N 4, a metal atom, such as there tungsten or aluminum SiO 2 or the like as a base material or, thereby generating a localized levels by doping the semiconductor atoms, such as silicon or germanium is also possible, in these cases, the second charge storage layer 6 than in the first charge accumulation layer 5, the doping density is increased to increase the density of the localized states.

さらに、実施例1〜3において単結晶シリコン基板1は、多結晶シリコン基板あるいはアモルファスシリコン基板に代えることができる。 Further, the single crystal silicon substrate 1 in Examples 1 to 3 can be replaced by a polycrystalline silicon substrate or an amorphous silicon substrate. また、電荷蓄積型メモリの作製方法において、電荷蓄積層5,6の製法は、ECRスパッタ法やドーピング法以外の製法が制限されるものではない。 Further, in the method for manufacturing a charge storage memory, preparation of the charge storage layer 5 and 6 it does not process other than ECR sputtering or doping method is limited.

実施例1の電荷蓄積型メモリの構造を示す断面図である。 It is a sectional view showing the structure of a charge storage type memory of the first embodiment. 実施例1の電荷蓄積型メモリのバンド構造の説明図である。 It is an illustration of the band structure of the charge storage type memory of the first embodiment. タイプ2とタイプ3の電荷蓄積層の局在準位の空間的位置の模式図である。 It is a schematic diagram of a spatial position of the localized level of the charge storage layer of Type 2 and Type 3. 実施例2の電荷蓄積型メモリの構造を示す断面図である。 It is a sectional view showing the structure of a charge storage type memory of the second embodiment. 実施例2の電荷蓄積型メモリのバンド構造の説明図である。 It is an illustration of the band structure of the charge storage type memory of the second embodiment. タイプ1とタイプ2とタイプ3の電荷蓄積層の局在準位相互間の距離の特性図である。 Type 1 and is a characteristic diagram of a distance between the localized level mutual charge storage layer of the type 2 and type 3. 実施例3の電荷蓄積型メモリの構造を示す断面図である。 It is a sectional view showing the structure of a charge storage type memory of the third embodiment. 実施例3の電荷蓄積型メモリのバンド構造の説明図である。 It is an illustration of the band structure of the charge storage type memory of the third embodiment. 従来例と実施例1のリークに関与する局在準位相互間の距離の特性図である。 It is a characteristic diagram of a distance between the localized states mutually involved in the conventional example and the leakage of the first embodiment. 従来例と実施例1のデータ保持時間の特性図である。 Conventional example is a characteristic diagram of the data retention time of Example 1. 従来の電荷蓄積型メモリの構造を示す断面図である。 It is a sectional view showing a structure of a conventional charge-storage type memory. 従来の電荷蓄積型メモリのバンド構造の説明図である。 It is an illustration of the band structure of a conventional charge-storage type memory. 図11の電荷蓄積型メモリの消去の説明図である。 It is an explanatory view of erasure of the charge storage type memory of Figure 11. 図11の電荷蓄積型メモリの書き込みの説明図である。 It is an explanatory view of a writing of the charge accumulation type memory of Figure 11. 2値のメモリセルのしきい値の電圧分布特性図である。 A voltage distribution characteristic diagram of the threshold voltage of the memory cell of the 2 values. 4値のメモリセルのしきい値の電圧分布特性図である。 A voltage distribution characteristic diagram of threshold 4 value of the memory cell. 従来の電荷蓄積型メモリの製造方法に使用するECRスパッタ装置の構造を示す断面図である。 It is a sectional view showing the structure of an ECR sputtering apparatus used in the conventional method of manufacturing a charge storage memory. 生成される酸化アルミニウム膜の酸素流量に対する成長速度と屈折率の特性図である。 The growth rate for the oxygen flow rate of the aluminum oxide film to be generated as the characteristic diagram of the refractive index. 図17のECRスパッタ装置により製造したトラップメモリの構造を示す断面図である。 It is a sectional view showing the structure of a trapping memory produced by ECR sputtering apparatus of FIG. 17. 図19の電荷蓄積型メモリのバンド構造の説明図である。 It is an illustration of the band structure of the charge storage type memory of Figure 19. 酸素流量4sccmの条件で成長させた酸化アルミニウム膜のダイオードのC−Vの特性図である。 Is a characteristic diagram of C-V of the diode of the aluminum oxide film grown under conditions of an oxygen flow 4 sccm. 酸素流量2sccmの条件で成長させた酸化アルミニウム膜のダイオードのC−Vの特性図である。 Is a characteristic diagram of C-V of the diode of the aluminum oxide film grown under conditions of an oxygen flow 2 sccm. 酸化アルミニウム膜のダイオードの容量値の時間変化の特性図である。 It is a characteristic diagram of the temporal change of the capacitance value of diode of the aluminum oxide film.

符号の説明 DESCRIPTION OF SYMBOLS

1:p型単結晶シリコン基板 2:ソース 3:ドレイン 4,4A:ボトム障壁層 5:第1の電荷蓄積層 6:第2の電荷蓄積層 7,7A:トップ障壁層 8:ゲート電極 11:p型単結晶シリコン基板 12:ソース 13:ドレイン 14:ボトム障壁層 15:電荷蓄積層 17:トップ障壁層 18:ゲート電極 21:導波管 22:コイル 23:クォーツ窓 24:コイル 25:チャンバ 26:ホルダ 27:半導体基板 28:ターゲット 29:高周波発振器 30,31:ガス注入部 32:電子サイクロトロン共鳴プラズマ 41:p型単結晶シリコン基板 44:ボトム障壁層 45:電荷蓄積層 47:トップ障壁層 48:ゲート電極 1: p-type single crystal silicon substrate 2: Source 3: drain 4, 4A: bottom barrier layer 5: the first charge accumulation layer 6: the second charge storage layer 7, 7A: top barrier layer 8: Gate electrode 11: p-type single crystal silicon substrate 12: source 13: drain 14: bottom barrier layer 15: charge storage layer 17: top barrier layer 18: gate electrode 21: waveguide 22: coil 23: Quartz window 24: coil 25: chamber 26 : holder 27: semiconductor substrate 28: target 29: high-frequency oscillator 30, 31: gas injection unit 32: electron cyclotron resonance plasma 41: p-type single crystal silicon substrate 44: the bottom barrier layer 45: charge storage layer 47: top barrier layer 48 : gate electrode

Claims (5)

  1. 半導体基板と、該半導体基板の上面に堆積したボトム障壁層と、該ボトム障壁層の上面に堆積した電荷蓄積層と、該電荷蓄積層の上面に堆積し前記ボトム障壁層より厚いトップ障壁層と、該トップ障壁層の上面に形成したゲート電極とを有し、前記電荷蓄積層における電子の蓄積の有無によりしきい値を変化させる電荷蓄積型メモリにおいて、 A semiconductor substrate, a bottom barrier layer deposited on the upper surface of the semiconductor substrate, a charge storage layer deposited on the upper surface of the bottom barrier layer, and the charge accumulated on the upper surface of the storage layer the bottom barrier layer thicker than the top barrier layer , and a gate electrode formed on the upper surface of the top barrier layer, the charge storage memory for changing the threshold depending on the presence or absence of electrons accumulated in the charge storage layer,
    前記電荷蓄積層を、前記ボトム障壁層の側に位置する第1の電荷蓄積層と、前記トップ障壁層の側に位置し、前記第1の電荷蓄積層と同一の複数の元素から構成され、前記第1の電荷蓄積層よりも局在準位密度が高い第2の電荷蓄積層とからなる2層構造とし、 The charge storage layer, wherein a first charge storage layer which is located on the side of the bottom barrier layer, wherein located on the side of the top barrier layer, is composed of the first plurality of identical elements and charge storage layer, a two-layer structure in which local level density than the first charge accumulation layer made of a high second charge storage layer,
    前記電荷蓄積層および前記トップ障壁層を酸化アルミニウムで構成し、 The charge storage layer and the top barrier layer composed of aluminum oxide,
    前記トップ障壁層は化学量論的組成の酸化アルミニウムでなり、 It said top barrier layer is aluminum oxide of stoichiometric composition,
    前記第1の電荷蓄積層は酸化アルミニウムを構成する元素であるアルミニウム原子が化学量論的に過剰に存在し、該アルミニウム原子の局在準位を持たせ、該局在準位に電子が蓄積されるようにし、 The first charge accumulation layer is present aluminum atoms is in stoichiometric excess is an element constituting the aluminum oxide, make myself lifting localized states of the aluminum atoms, electrons in該局standing semi-position storage so as to be,
    前記第2の電荷蓄積層は酸化アルミニウムを構成する元素であるアルミニウム原子が化学量論的に前記第1の電荷蓄積層よりもさらに過剰に存在し、該アルミニウム原子の局在準位を持たせ、該局在準位に電子が蓄積されるようにしたことを特徴とする電荷蓄積型メモリ。 Said second charge storage layer is present in more excess than aluminum atoms stoichiometrically said first charge storage layer is an element constituting the aluminum oxide, make myself lifting localized states of the aluminum atoms , charge storage memory, characterized in that the electrons are accumulated in該局standing quasi position.
  2. 半導体基板と、該半導体基板の上面に堆積したボトム障壁層と、該ボトム障壁層の上面に堆積した電荷蓄積層と、該電荷蓄積層の上面に堆積し前記ボトム障壁層より厚いトップ障壁層と、該トップ障壁層の上面に形成したゲート電極とを有し、前記電荷蓄積層における電子の蓄積の有無によりしきい値を変化させる電荷蓄積型メモリにおいて、 A semiconductor substrate, a bottom barrier layer deposited on the upper surface of the semiconductor substrate, a charge storage layer deposited on the upper surface of the bottom barrier layer, and the charge accumulated on the upper surface of the storage layer the bottom barrier layer thicker than the top barrier layer , and a gate electrode formed on the upper surface of the top barrier layer, the charge storage memory for changing the threshold depending on the presence or absence of electrons accumulated in the charge storage layer,
    前記電荷蓄積層を、前記ボトム障壁層の側に位置する第1の電荷蓄積層と、前記トップ障壁層の側に位置し、前記第1の電荷蓄積層と同一の複数の元素から構成され、前記第1の電荷蓄積層よりも局在準位密度が高い第2の電荷蓄積層とからなる2層構造とし、 The charge storage layer, wherein a first charge storage layer which is located on the side of the bottom barrier layer, wherein located on the side of the top barrier layer, is composed of the first plurality of identical elements and charge storage layer, a two-layer structure in which local level density than the first charge accumulation layer made of a high second charge storage layer,
    前記ボトム障壁層、前記電荷蓄積層および前記トップ障壁層を酸化アルミニウムで構成し、 The bottom barrier layer, the charge storage layer and the top barrier layer composed of aluminum oxide,
    前記ボトム障壁層および前記トップ障壁層は化学量論的組成の酸化アルミニウムでなり、 The bottom barrier layer and the top barrier layer is aluminum oxide of stoichiometric composition,
    前記第1の電荷蓄積層は酸化アルミニウムを構成する元素であるアルミニウム原子が化学量論的に過剰に存在し、該アルミニウム原子の局在準位を持たせ、該局在準位に電子が蓄積されるようにし、 The first charge accumulation layer is present aluminum atoms is in stoichiometric excess is an element constituting the aluminum oxide, make myself lifting localized states of the aluminum atoms, electrons in該局standing semi-position storage so as to be,
    前記第2の電荷蓄積層は酸化アルミニウムを構成する元素であるアルミニウム原子が化学量論的に前記第1の電荷蓄積層よりもさらに過剰に存在し、該アルミニウム原子の局在準位を持たせ、該局在準位に電子が蓄積されるようにしたことを特徴とする電荷蓄積型メモリ。 Said second charge storage layer is present in more excess than aluminum atoms stoichiometrically said first charge storage layer is an element constituting the aluminum oxide, make myself lifting localized states of the aluminum atoms , charge storage memory, characterized in that the electrons are accumulated in該局standing quasi position.
  3. 請求項1又は2に記載の電荷蓄積型メモリにおいて、 In the charge accumulation type memory according to claim 1 or 2,
    前記半導体基板は、単結晶シリコン基板、多結晶シリコン基板、又はアモルファスシリコン基板からなることを特徴とする電荷蓄積型メモリ。 The semiconductor substrate is a single crystal silicon substrate, polycrystalline silicon substrate, or a charge storage type memory, characterized in that an amorphous silicon substrate.
  4. 請求項に記載の電荷蓄積型メモリを製造する方法であって、 A method of manufacturing a charge storage memory of claim 1,
    電子サイクロトロン共鳴型のプラズマ発生手段と、該プラズマ発生手段に希ガスおよび酸素ガスを供給するガス供給手段と、前記プラズマ発生手段内に設置されるアルミニウムからなるターゲットと、前記プラズマ発生手段内に設置される半導体基板と、前記ターゲットへの高周波電力印加手段とを少なくとも有するスパッタリング手段を使用し、 Installation and electron cyclotron resonance type plasma generating means, a gas supply means for supplying a rare gas and oxygen gas to the plasma generating means, a target made of aluminum, which is installed in the plasma generation means, within the plasma generation means use a semiconductor substrate that is at least a sputtering means and a high-frequency power applying means to said target,
    前記第1の電荷蓄積層の形成時には、前記酸素ガスを、スパッタリングにより前記半導体基板上に堆積される酸化アルミニウムの屈折率が該酸化アルミニウムの化学量論的組成であるAl の屈折率よりも高い屈折率となる第1の供給量とし、 The first at the time of formation of the charge storage layer, the refractive index of the oxygen gas, Al 2 O 3 the refractive index of aluminum oxide is deposited on the semiconductor substrate by sputtering is stoichiometric composition of the aluminum oxide the first supply amount as a higher refractive index than,
    前記第2の電荷蓄積層の形成時には、前記酸素ガスを、スパッタリングにより前記半導体基板上に堆積される酸化アルミニウムの屈折率が前記第1の電荷蓄積層の屈折率よりも高い屈折率となる第2の供給量とし、 The second at the time of formation of the charge accumulation layer, the oxygen gas, a higher refractive index than the refractive index of the refractive index of aluminum oxide is deposited on the semiconductor substrate is the first charge accumulation layer by sputtering the a second supply amount,
    前記トップ障壁層の形成時には、前記酸素ガスを、スパッタリングにより前記半導体基板上に堆積される酸化アルミニウムの屈折率が該酸化アルミニウムの化学量論的組成であるAl の屈折率となる第3の供給量とする、 During the formation of the top barrier layer, the oxygen gas, the refractive index of aluminum oxide is deposited on the semiconductor substrate by sputtering is refractive index of the Al 2 O 3 is a stoichiometric composition of the aluminum oxide and 3 of the supply amount,
    ことを特徴とする電荷蓄積型メモリの製造方法。 Method for producing a charge storage memory, characterized in that.
  5. 請求項に記載の電荷蓄積型メモリを製造する方法であって、 A method of manufacturing a charge storage memory of claim 2,
    電子サイクロトロン共鳴型のプラズマ発生手段と、該プラズマ発生手段に希ガスおよび酸素ガスを供給するガス供給手段と、前記プラズマ発生手段内に設置されるアルミニウムからなるターゲットと、前記プラズマ発生手段内に設置される半導体基板と、前記ターゲットへの高周波電力印加手段とを少なくとも有するスパッタリング手段を使用し、 Installation and electron cyclotron resonance type plasma generating means, a gas supply means for supplying a rare gas and oxygen gas to the plasma generating means, a target made of aluminum, which is installed in the plasma generation means, within the plasma generation means use a semiconductor substrate that is at least a sputtering means and a high-frequency power applying means to said target,
    前記第1の電荷蓄積層の形成時には、前記酸素ガスを、スパッタリングにより前記半導体基板上に堆積される酸化アルミニウムの屈折率が該酸化アルミニウムの化学量論的組成であるAl の屈折率よりも高い屈折率となる第1 の供給量とし、 The first at the time of formation of the charge storage layer, the refractive index of the oxygen gas, Al 2 O 3 the refractive index of aluminum oxide is deposited on the semiconductor substrate by sputtering is stoichiometric composition of the aluminum oxide the first supply amount as a higher refractive index than,
    前記第2の電荷蓄積層の形成時には、前記酸素ガスを、スパッタリングにより前記半導体基板上に堆積される酸化アルミニウムの屈折率が前記第1の電荷蓄積層の屈折率よりも高い屈折率となる第2の供給量とし、 The second at the time of formation of the charge accumulation layer, the oxygen gas, a higher refractive index than the refractive index of the refractive index of aluminum oxide is deposited on the semiconductor substrate is the first charge accumulation layer by sputtering the a second supply amount,
    前記ボトム障壁層および前記トップ障壁層の形成時には、前記酸素ガスを、スパッタリングにより前記半導体基板上に堆積される酸化アルミニウムの屈折率が該酸化アルミニウムの化学量論的組成であるAl の屈折率となる第3の供給量とする、 Wherein at the time of formation of the bottom barrier layer and the top barrier layer, the oxygen gas, the refractive index of aluminum oxide is deposited on the semiconductor substrate by sputtering of Al 2 O 3 is a stoichiometric composition of the aluminum oxide a third supply amount as a refractive index,
    ことを特徴とする電荷蓄積型メモリの製造方法。 Method for producing a charge storage memory, characterized in that.
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