KR101023072B1 - resist array of mismatch structure - Google Patents
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Abstract
본 발명은 반도체 기술에 있어서, 특히 저항체 특성 테스트를 위한 미스매치(mismatch) 구조의 저항 어레이에 관한 것으로, 서로 평행하게 배열되는 N개 저항체들 (N은 자연수)과, 상기 N개 저항체들에서 서로 분리된 두 개 저항체 그룹을 형성하기 위해, 상기 N개 저항체들에서 인접하지 않은 저항체들을 상호 연결하는 제1 및 2 메탈라인들과, 상기 제1 메탈라인으로 연결되는 제1 저항체 그룹의 일 종단과 상기 제2 메탈라인으로 연결되는 제2 저항체 그룹의 일 종단에 공통으로 연결되어 인가 전압을 감지함과 동시에 접지되는 제3 메탈라인과, 상기 제1 저항체 그룹의 타 종단에 연결되어 전압을 인가하는 제1 하이 포스 라인과, 상기 제2 저항체 그룹의 타 종단에 연결되어 전압을 인가하는 제2 하이 포스 라인으로 구성되는 미스매치 구조의 저항 어레이에 관한 발명이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a resistor array of mismatch structures, in particular for testing resistor properties, in which N resistors (N is a natural number) arranged in parallel with each other and in the N resistors First and second metal lines interconnecting non-contiguous resistors in the N resistors, and one end of the first resistor group connected to the first metal line to form two separate resistor groups; A third metal line which is commonly connected to one end of the second resistor group connected to the second metal line and senses an applied voltage, and is connected to the other terminal of the first resistor group to apply a voltage; A mismatch structure resistor array includes a first high force line and a second high force line connected to the other end of the second resistor group to apply a voltage. One invention.
저항체, 미스매치(mismatch), 더미(dummy), 저항체 특성 테스트 Resistance, mismatch, dummy, and resistor characteristic tests
Description
본 발명은 반도체 기술에 관한 것으로서, 특히 저항체 특성 테스트를 위한 미스매치(mismatch) 구조의 저항 어레이에 관한 것이다.BACKGROUND OF THE
일반적으로 반도체 회로에 사용되는 미스매치 구조의 저항체는 도 1과 같다.In general, the resistor of the mismatched structure used in the semiconductor circuit is shown in FIG.
도 1은 종래 기술에 따른 저항체 특성 테스트 구조를 나타낸 것이다.1 illustrates a resistor characteristic test structure according to the prior art.
도 1에서 하나의 저항체(1)의 일 종단에는 고전압이 가해지는 제1 하이 포스(high force 1) 라인(3)과 그 고전압을 감지하는 제1 하이 센스(high sense 1) 라인(5)이 연결되며, 다른 저항체(2)의 일 종단에도 고전압이 가해지는 제2 하이 포스(high force 2) 라인(4)과 그 고전압을 감지하는 제2 하이 센스(high sense 2) 라인(6)이 연결된다.In FIG. 1, at one end of one
상기한 두 저항체들(1,2)의 타 종단에는 공통적으로 저전압이 가해지는 공통 로우 포스(common low force) 라인(9)이 연결되며, 공통 로우 포스 라인(9)에 대응하여 하나의 저항체(1)의 타 종단에는 저전압을 감지하는 제1 로우 센스(low sense 1) 라인(7)이 연결되고 다른 저항체(2)의 타 종단에는 저전압을 감지하는 제2 로우 센스(low sense 2) 라인(8)이 연결된다.The other end of the two
상기한 테스트 구조와 같이 저항체 2개(1,2)를 평행으로 근접하게 배열하여 저항값의 차이를 특성화한다.As in the above test structure, two resistors (1, 2) are arranged in close proximity in parallel to characterize the difference in resistance value.
그러나 실제 반도체 회로 상에 구현되는 저항은 상기한 두 개보다 훨씬 많은 여러 개의 저항들이 연결되어 사용되고 있어서, 상기한 테스트 구조는 실제 회로 구조를 충분히 반영하지 못하고 있다. 그에 따라, 상기한 도 1의 테스트 구조에 의한 특성을 실제 회로에 적용하기에는 무리가 있다. However, since the resistors implemented on the actual semiconductor circuits are connected to many more resistors than the above two, the test structure does not sufficiently reflect the actual circuit structure. Therefore, it is difficult to apply the characteristics of the test structure of FIG. 1 to the actual circuit.
결국, 반도체 회로에 실질적으로 적용 가능한 저항체 테스트 구조가 요구되고 있는 실정이다. As a result, there is a demand for a resistor test structure that is substantially applicable to semiconductor circuits.
본 발명의 목적은 상기함 점들을 감안하여 안출한 것으로, 실제 반도체 회로 상에 구현되는 여러 개의 저항체 연결 구조를 가지고 저항체 특성을 테스트하도록 해주는 미스매치 구조의 저항 어레이를 제공하는 데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a resistor array having a mismatch structure that allows for testing a resistor property with a plurality of resistor connection structures implemented on an actual semiconductor circuit.
상기한 목적을 달성하기 위한 본 발명에 따른 미스매치 구조의 저항 어레이의 특징은, 서로 평행하게 배열되는 N개 저항체들 (N은 자연수)과, 상기 N개 저항체들에서 서로 분리된 두 개 저항체 그룹을 형성하기 위해, 상기 N개 저항체들에서 인접하지 않은 저항체들을 상호 연결하는 제1 및 2 메탈라인들과, 상기 제1 메탈라인으로 연결되는 제1 저항체 그룹의 일 종단과 상기 제2 메탈라인으로 연결되는 제2 저항체 그룹의 일 종단에 공통으로 연결되어 인가 전압을 감지함과 동시에 접지되는 제3 메탈라인과, 상기 제1 저항체 그룹의 타 종단에 연결되어 전압을 인가하는 제1 하이 포스 라인과, 상기 제2 저항체 그룹의 타 종단에 연결되어 전압을 인가하는 제2 하이 포스 라인으로 구성되는 것이다.A characteristic of the resistance array of the mismatch structure according to the present invention for achieving the above object is, N resistors (N is a natural number) arranged in parallel with each other, two resistor groups separated from each other in the N resistors First and second metal lines interconnecting non-adjacent resistors in the N resistors, and one end of the first resistor group connected to the first metal line and the second metal line to form N A third metal line which is commonly connected to one end of the second resistor group to be connected, senses an applied voltage and is grounded, and a first high force line connected to the other end of the first resistor group to apply a voltage; And a second high force line connected to the other end of the second resistor group to apply a voltage.
바람직하게, 상기 N개의 저항체들 각각은, 일측의 제1 종단 패드와 타측의 제2 종단 패드를 구비할 수 있다.Preferably, each of the N resistors may include a first termination pad on one side and a second termination pad on the other side.
바람직하게, 상기 제1 메탈라인은 제1 저항체의 제1 종단 패드와 제3 저항체의 제1 종단 패드를 연결하면서 상기 제3 저항체의 제2 종단 패드와 제5 저항체의 제2 종단 패드를 연결하면서 상기 제5 저항체의 제1 종단 패드와 제7 저항체의 제1 종단 패드를 연결하면서 상기 제7 저항체의 제2 종단 패드와 제9 저항체의 제2 종단 패드를 연결하면서 상기 제9 저항체의 제1 종단 패드와 제11 저항체의 제1 종단 패드를 연결하는 식으로, 상기 제1 메탈라인에 의해 상기 제1 저항체 그룹을 형성하는 상기 제1, 3, 5, 7, 9 및 11 저항체들을 전기적으로 직렬 연결시킨다.Preferably, the first metal line connects the first end pad of the first resistor and the first end pad of the third resistor while connecting the second end pad of the third resistor and the second end pad of the fifth resistor. The first terminal of the ninth resistor is connected while the second terminal pad of the seventh resistor and the second terminal pad of the ninth resistor are connected while the first terminal pad of the fifth resistor is connected to the first terminal pad of the seventh resistor. Electrically connecting the first, third, five, seven, nine and eleven resistors forming the first resistor group by the first metal line by connecting the pad and the first termination pad of the eleventh resistor. Let's do it.
바람직하게, 상기 제2 메탈라인은 제2 저항체의 제1 종단 패드와 제4 저항체의 제1 종단 패드를 연결하면서 상기 제4 저항체의 제2 종단 패드와 제6 저항체의 제2 종단 패드를 연결하면서 상기 제6 저항체의 제1 종단 패드와 제8 저항체의 제1 종단 패드를 연결하면서 상기 제8 저항체의 제2 종단 패드와 제10 저항체의 제2 종단 패드를 연결하면서 상기 제10 저항체의 제1 종단 패드와 제12 저항체의 제1 종단 패드를 연결하는 식으로, 상기 제2 메탈라인에 의해 상기 제2 저항체 그룹을 형성하는 상기 제2, 4, 6, 8, 10 및 12 저항체들을 전기적으로 직렬 연결시킨다.Preferably, the second metal line connects the second end pad of the fourth resistor and the second end pad of the sixth resistor while connecting the first end pad of the second resistor and the first end pad of the fourth resistor. The first terminal of the tenth resistor is connected while the second terminal pad of the eighth resistor is connected to the second terminal pad of the tenth resistor while the first terminal pad of the sixth resistor is connected to the first terminal pad of the eighth resistor. Electrically connecting the second, fourth, sixth, eighth, tenth and twelve resistors forming the second resistor group by the second metal line by connecting the pad and the first termination pad of the twelfth resistor. Let's do it.
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바람직하게, 상기 N개 저항체들의 양측 외곽에 더미 저항체(dummy resist)를 더 구비할 수 있다.Preferably, dummy resistors may be further provided on both outer sides of the N resistors.
본 발명에 따르면, 실제 반도체 회로 상에 구현되는 여러 개의 저항체 연결 구조를 가지고 저항체 특성을 테스트하기 때문에, 측정된 저항체 특성을 반도체 회로에 실질적으로 적용 가능하다. According to the present invention, since the resistor properties are tested with a plurality of resistor connection structures implemented on the actual semiconductor circuit, the measured resistor properties can be substantially applied to the semiconductor circuit.
또한 본 발명의 미스매치 구조의 저항 어레이에서 메탈 라인의 간단한 변경 조작만으로 다양한 저항 비율의 특성을 얻을 수 있다.In addition, in the resistance array of the mismatched structure of the present invention, the characteristics of various resistance ratios can be obtained by a simple change operation of the metal line.
본 발명의 다른 목적, 특징 및 이점들은 첨부한 도면을 참조한 실시 예들의 상세한 설명을 통해 명백해질 것이다.Other objects, features and advantages of the present invention will become apparent from the detailed description of the embodiments with reference to the accompanying drawings.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a configuration and an operation of an embodiment of the present invention will be described with reference to the accompanying drawings, and the configuration and operation of the present invention shown in and described by the drawings will be described as at least one embodiment, The technical idea of the present invention and its essential structure and action are not limited.
이하, 첨부한 도면을 참조하여 본 발명에 따른 미스매치 구조의 저항 어레이의 바람직한 실시 예를 자세히 설명한다. Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the resistance array of the mismatch structure according to the present invention.
도 2a 내지 2c는 본 발명에 따른 저항체 특성 테스트를 위한 미스매치 구조의 저항 어레이를 나타낸 도면들이다.2A to 2C are diagrams illustrating a resistor array having a mismatch structure for testing a resistor characteristic according to the present invention.
도 2a는 본 발명에서 서로 평행하게 배열되는 N개 저항체들 (N=1,2,3,4,5,...,12까지 자연수)을 나타낸 도면으로, N개 저항체들의 양측 외곽에 더미 저항체(dummy resist)를 더 구비하는 구조이다. 여기서 더미 저항체들은 N개 저항체를 형성하기 위한 식각 공정에서 N개 저항체들에 대한 식각 비율을 균일하게 하기 위해 구비된다.FIG. 2A illustrates N resistors (a natural number up to N = 1,2,3,4,5, ..., 12) arranged parallel to each other in the present invention, and dummy resistors on both sides of the N resistors. (dummy resist) is further provided. Here, the dummy resistors are provided to uniformly etch a ratio of the N resistors in the etching process for forming the N resistors.
그리고, N개의 저항체들 각각은 양측에 패드를 구비하며, 이하에서는 일측에 구비되는 패드를 제1 종단 패드, 타측에 구비되는 패드를 제2 종단 패드로 설명한 다.Each of the N resistors has pads on both sides, and a pad provided on one side will be described as a first termination pad and a pad provided on the other side as a second termination pad.
도 2b는 본 발명에서 제1 저항체 그룹을 연결하기 위한 제1 메탈라인(10a)과, 제2 저항체 그룹을 연결하기 위한 제2 메탈라인(10b)를 나타낸 도면으로, 제1 메탈라인(10a)은 제1 저항체 그룹에 속하는 제1, 3, 5, 7, 9 및 11 저항체를 전기적으로 직렬 연결시키고, 제2 메탈라인(10b)은 제2 저항체 그룹에 속하는 제2, 4, 6, 8, 10 및 12 저항체를 전기적으로 직렬 연결시킨다. FIG. 2B is a view illustrating a
즉, 서로 평행하게 배열되는 N개 저항체들(N은 자연수)에서 서로 전기적으로 분리된 제1 저항체 그룹과 제2 저항체 그룹을 형성하며, 서로 전기적으로 분리된 저항체 그룹을 형성하기 위해 N개 저항체들 중 인접하지 않은 저항체들을 제1 메탈라인(10a) 또는 제2 메탈라인(10b)을 사용하여 전기적으로 연결한다. 각 저항체들과 메탈라인들(10a,10b)은 전술된 패드에 의해 연결된다.That is, the N resistors (N is a natural number) arranged in parallel to each other to form a first resistor group and a second resistor group electrically isolated from each other, N resistors to form a resistor group electrically isolated from each other Non-adjacent resistors are electrically connected to each other using the
상세하면, 제1 메탈라인(10a)은 제1 저항체의 제1 종단 패드와 제3 저항체의 제1 종단 패드를 연결한다. 제1 메탈라인(10a)은 제3 저항체의 제2 종단 패드와 제5 저항체의 제2 종단 패드를 연결한다. 제1 메탈라인(10a)은 제5 저항체의 제1 종단 패드와 제7 저항체의 제1 종단 패드를 연결한다. 제1 메탈라인(10a)은 제7 저항체의 제2 종단 패드와 제9 저항체의 제2 종단 패드를 연결한다. 제1 메탈라인(10a)은 제9 저항체의 제1 종단 패드와 제11 저항체의 제1 종단 패드를 연결한다. 이런 식으로 제1 메탈라인(10a)은 상기 제1, 3, 5, 7, 9 및 11 저항체들을 전기적으로 직렬 연결시킨다. In detail, the
또한, 제2 메탈라인은 제2 저항체의 제1 종단 패드와 제4 저항체의 제1 종단 패드를 연결한다. 제2 메탈라인은 제4 저항체의 제2 종단 패드와 제6 저항체의 제2 종단 패드를 연결한다. 제2 메탈라인은 제6 저항체의 제1 종단 패드와 제8 저항체의 제1 종단 패드를 연결한다. 제2 메탈라인은 제8 저항체의 제2 종단 패드와 제10 저항체의 제2 종단 패드를 연결한다. 제2 메탈라인은 제10 저항체의 제1 종단 패드와 제12 저항체의 제1 종단 패드를 연결한다. 이런 식으로 제2 메탈라인은 상기 제2, 4, 6, 8, 10 및 12 저항체들을 전기적으로 직렬 연결시킨다.In addition, the second metal line connects the first termination pad of the second resistor and the first termination pad of the fourth resistor. The second metal line connects the second termination pad of the fourth resistor and the second termination pad of the sixth resistor. The second metal line connects the first termination pad of the sixth resistor and the first termination pad of the eighth resistor. The second metal line connects the second termination pad of the eighth resistor and the second termination pad of the tenth resistor. The second metal line connects the first termination pad of the tenth resistor and the first termination pad of the twelfth resistor. In this way, the second metal line electrically connects the second, 4, 6, 8, 10 and 12 resistors in series.
그에 따라, 제1 메탈라인(10a)에 의해 직렬 연결되는 제1, 3, 5, 7, 9 및 11 저항체들이 상기 제1 저항체 그룹을 형성하고, 제2 메탈라인(10b)에 의해 직렬 연결되는 제2, 4, 6, 8, 10 및 12 저항체들이 상기 제2 저항체 그룹을 형성한다.Accordingly, the first, third, five, seven, nine, and eleven resistors connected in series by the
도 2c는 본 발명에 따른 저항체 특성 테스트를 위한 전압 인가 라인 및 전압 감지 라인을 나타낸 도면으로, 각 6개의 저항체를 포함하는 제1 저항체 그룹과 제2 저항체 그룹 간의 저항체 특성 테스트를 위한 구조이다.FIG. 2C is a diagram illustrating a voltage applying line and a voltage sensing line for a resistor characteristic test according to the present invention, and is a structure for testing a resistor characteristic between a first resistor group and a second resistor group including six resistors.
공통 포스 라인(common force line)(20)은 인가 전압을 감지하되 접지되며, 그 공통 포스 라인(20)은 제1 메탈라인(10a)으로 연결된 제1 저항체 그룹의 최 종단과 제2 메탈라인(10b)으로 연결된 제2 저항체 그룹의 최 종단에 공통으로 연결된다.The
제1 및 2 하이 포스(High force 1, High force 2) 라인들(30a,30b)은 각 저항체 그룹에 전압을 인가하는 것으로, 그 제1 및 2 하이 포스 라인들(30a,30b)은 상기 공통 포스 라인(20)이 연결되지 않은 상기 제1 및 2 저항체 그룹의 타측 최종단에 각각 개별적으로 연결된다.The first and second
상세하게, 제1 하이 포스 라인(30a)은 제1 저항체 그룹에서 공통 포스 라인(common force line)(20)이 연결되지 않은 타측 최종단에 연결된다. 그에 따라, 고전압이 제1 하이 포스 라인(30a)으로 인가되면, 공통 포스 라인(common force line)(20)에서 그 고전압을 감지한다. 결국, 제1 저항체 그룹에 속하는 모든 저항체들에 의한 총 저항값을 감지한다.In detail, the first
또한 제2 하이 포스 라인(30b)은 제2 저항체 그룹에서 공통 포스 라인(common force line)(20)이 연결되지 않은 타측 최종단에 연결된다. 그에 따라, 고전압이 제2 하이 포스 라인(30b)으로 인가되면, 공통 포스 라인(common force line)(20)에서 그 고전압을 감지한다. 결국, 제2 저항체 그룹에 속하는 모든 저항체들에 의한 총 저항값을 감지한다.In addition, the second
따라서, 제1 저항체 그룹의 저항값과 제2 저항체 그룹의 저항값 차이를 특성화한다.Therefore, the difference between the resistance value of the first resistor group and the resistance value of the second resistor group is characterized.
도 3은 본 발명의 일 실시 예에 따른 1:6 저항체 특성 테스트를 위한 미스매치 구조의 저항 어레이를 나타낸 도면으로, 제1 저항체 하나와 전술된 6개의 저항체를 포함하는 제2 저항체 그룹 간의 저항체 특성 테스트를 위한 구조이다.FIG. 3 is a diagram illustrating a resistor array having a mismatch structure for a 1: 6 resistor characteristic test according to an embodiment of the present invention, wherein a resistor element is formed between a first resistor group and a second resistor group including six resistors. The structure for testing.
도 3에 도시된 예에서는 제1 저항체들이 제1 메탈라인(10a)으로 연결되지 않는다.In the example shown in FIG. 3, the first resistors are not connected to the
공통 포스 라인(common force line)(20)은 인가 전압을 감지하되 접지되며, 그 공통 포스 라인(20)은 제1 저항체 그룹 중 하나에 연결되고 제2 메탈라인(10b)으로 연결된 제2 저항체 그룹의 최 종단에 연결된다. 즉, 공통 포스 라인(20)은 제 1 저항체 그룹 중 하나와 제2 메탈라인(10b)에 의해 직렬 연결된 제2 저항체 그룹의 최 종단에 공통으로 연결된다.The
도 3에서는 제1 저항체의 일측에 구비되는 제1 종단 패드에 공통 포스 라인(20)이 연결되고, 그 제1 저항체의 타측에 구비되는 제2 종단 패드에 제1 하이 포스 라인(30a)이 연결되어, 제1 하이 포스 라인(30a)에 고전압이 인가됨에 따라 공통 포스 라인(20)이 제1 저항체 그룹 중 하나의 저항체에 대한 저항값을 감지할 수 있다. In FIG. 3, the
반면에, 제2 하이 포스(High force 2) 라인(30b)은 제2 저항체 그룹에 전압을 인가하는 것으로, 그 제2 하이 포스 라인(30b)은 상기 공통 포스 라인(20)이 연결되지 않은 상기 제2 저항체 그룹의 타측 최종단에 연결된다.On the other hand, the second
상세하게, 제1 하이 포스 라인(30a)은 제1 저항체 그룹의 제1 저항체에서 공통 포스 라인(common force line)(20)이 연결되지 않은 타측 제1 종단 패드에 연결된다. 그에 따라, 고전압이 제1 하이 포스 라인(30a)으로 인가되면, 공통 포스 라인(common force line)(20)에서 그 고전압을 감지한다. 결국, 제1 저항체 그룹에 속하는 하나의 저항체에 의한 저항값을 감지한다.In detail, the first
또한 제2 하이 포스 라인(30b)은 제2 저항체 그룹에서 공통 포스 라인(common force line)(20)이 연결되지 않은 타측 최종단에 연결된다. 그에 따라, 고전압이 제2 하이 포스 라인(30b)으로 인가되면, 공통 포스 라인(common force line)(20)에서 그 고전압을 감지한다. 결국, 제2 저항체 그룹에 속하는 모든 저항체들에 의한 총 저항값을 감지한다.In addition, the second
따라서, 제1 저항체 그룹에 속하는 1개 저항체의 저항값과 제2 저항체 그룹의 총 저항값의 차이를 특성화한다.Therefore, the difference between the resistance value of one resistor belonging to the first resistor group and the total resistance value of the second resistor group is characterized.
상기한 도 3에서와 같이 변형된 구조에 의해서는, 제1 저항체 그룹에 속하는 저항체들의 일부를 메탈라인으로 연결시켜, 수 개 저항체들의 저항값을 감지할 수 있다. 그에 따라, 제1 저항체 그룹에 속하는 하나 또는 그 이상 저항체와 제2 저항체 그룹의 모든 저항체들의 특성 테스트를 실현할 수 있다.3, the resistance structure of several resistors may be sensed by connecting some of the resistors belonging to the first resistor group with a metal line. Accordingly, it is possible to realize the characteristic test of all one or more resistors belonging to the first resistor group and all resistors of the second resistor group.
지금까지 본 발명의 바람직한 실시 예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the spirit and scope of the invention.
그러므로 여기서 설명한 본 발명의 실시 예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.It is therefore to be understood that the embodiments of the invention described herein are to be considered in all respects as illustrative and not restrictive, and the scope of the invention is indicated by the appended claims rather than by the foregoing description, Should be interpreted as being included in.
도 1은 종래 기술에 따른 저항체 특성 테스트 구조.1 is a resistor characteristic test structure according to the prior art.
도 2a 내지 2c는 본 발명에 따른 저항체 특성 테스트를 위한 미스매치 구조의 저항 어레이를 나타낸 도면들.2A to 2C are diagrams illustrating a resistor array of mismatched structures for testing resistor characteristics according to the present invention.
도 3은 본 발명의 일 실시 예에 따른 1:6 저항체 특성 테스트를 위한 미스매치 구조의 저항 어레이를 나타낸 도면.3 is a diagram illustrating a resistor array having a mismatch structure for a 1: 6 resistor characteristic test according to an embodiment of the present invention.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
10 : 하부 금속배선 20 : 제1 절연막10: lower metal wiring 20: first insulating film
30 : 제2 절연막 40 : 상부 금속배선30: second insulating film 40: upper metal wiring
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080087952A KR101023072B1 (en) | 2008-09-05 | 2008-09-05 | resist array of mismatch structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080087952A KR101023072B1 (en) | 2008-09-05 | 2008-09-05 | resist array of mismatch structure |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20100028971A KR20100028971A (en) | 2010-03-15 |
| KR101023072B1 true KR101023072B1 (en) | 2011-03-24 |
Family
ID=42179430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080087952A KR101023072B1 (en) | 2008-09-05 | 2008-09-05 | resist array of mismatch structure |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101023072B1 (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0888449A (en) * | 1994-09-19 | 1996-04-02 | Kyocera Corp | Ceramic interconnection board |
| KR20030087294A (en) * | 2002-05-08 | 2003-11-14 | 주식회사 하이닉스반도체 | Test patterns of a semiconductor device |
| JP2007149933A (en) * | 2005-11-28 | 2007-06-14 | Fuji Electric Device Technology Co Ltd | Semiconductor device and manufacturing method thereof |
-
2008
- 2008-09-05 KR KR1020080087952A patent/KR101023072B1/en not_active IP Right Cessation
Patent Citations (3)
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