KR101021796B1 - M-pam signalling method and m-pam driver and receiver thereof - Google Patents

M-pam signalling method and m-pam driver and receiver thereof Download PDF

Info

Publication number
KR101021796B1
KR101021796B1 KR20090073823A KR20090073823A KR101021796B1 KR 101021796 B1 KR101021796 B1 KR 101021796B1 KR 20090073823 A KR20090073823 A KR 20090073823A KR 20090073823 A KR20090073823 A KR 20090073823A KR 101021796 B1 KR101021796 B1 KR 101021796B1
Authority
KR
Grant status
Grant
Patent type
Prior art keywords
level
output
signal
pam
bit data
Prior art date
Application number
KR20090073823A
Other languages
Korean (ko)
Other versions
KR20110016222A (en )
Inventor
범진욱
이정준
정지경
Original Assignee
서강대학교산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Grant date

Links

Images

Abstract

본 발명은 차동 신호와 공통 신호를 조합하여 M-PAM(Pulsed Array Modulation) 신호의 수를 감소시키면서도 많은 수의 비트의 데이터를 전송할 수 있는 M-PAM 시그널링 방법 및 그에 따른 송수신기에 관한 것이다. The present invention relates to a differential signal and the common signal by combining the M-PAM (Pulsed Array Modulation) M-PAM signaling that can be transmitted to a large number of bits of data in while still reducing the number of signal and method thereof in accordance with the transceiver. 상기한 본 발명의 M-PAM 시그널링 방법은, 제1 내지 제10의 출력레벨 중 둘을 4비트의 데이터에 대응되게 맵핑한 제1맵핑정보를 토대로, 상기 4비트의 데이터 중 어느 하나가 입력되면 상기 4비트의 데이터에 대응되게 맵핑된 두 개의 출력레벨을 두 개의 출력단자로 출력하여 송신하는 단계; M-PAM signaling method of the present invention, the first to the 10 to both of the output levels based on the first mapping information mapped to correspond to a 4-bit data, when any one of the 4-bit data is input, sending output to the two power levels is mapped to correspond to the data of the four bits of two output terminals; 두 개의 신호가 수신되면, 상기 두 개의 신호의 레벨 차이인 차동신호 및 레벨 합인 공통신호를 검출하고, 상기 검출된 차동신호 및 공통신호를 4비트의 데이터에 대응되게 맵핑한 제2맵핑정보를 토대로, 상기 검출한 차동신호와 공통신호에 대응되는 4비트의 데이터를 검출하는 단계;를 포함하여 구성되며, 상기 제1맵핑정보는, 상기 제1 및 제2출력레벨 사이의 레벨 차이가 미리 정해둔 레벨 이하인 경우에 레벨 차이는 동일하면서 레벨 합이 상이하도록 구성하여, 제1 내지 제10의 출력레벨로 16가지의 출력신호를 생성할 수 있게 함을 특징으로 한다. If two signals are received, and based on the two signal level difference of the differential signal and the level sum of the second mapping information to be mapped corresponding to the detected differential signal and the common signal is detected, and a common signal to a 4-bit data of the , the detected phase for detecting the data of 4 bits corresponding to the differential signal and the common signal, is configured including the first mapping information, the first and second level difference between the output level is haedun predefined or less level the level differences is characterized in that able to produce an output signal of 16 to configure the level of the sum to be different and the same, the output level of the first to tenth.
Figure R1020090073823
M-PAM 시그널링 M-PAM signaling

Description

M-PAM 시그널링 방법 및 그에 따른 M-PAM 드라이버, 수신기{M-PAM SIGNALLING METHOD AND M-PAM DRIVER AND RECEIVER THEREOF} M-PAM signaling method and an M-PAM driver, receiver accordingly {M-PAM SIGNALLING METHOD AND M-PAM DRIVER AND RECEIVER THEREOF}

본 발명은 고속 직렬 링크에 관한 것으로, 더욱 상세하게는 차동 신호와 공통 신호를 조합하여 M-PAM 신호의 수를 감소시키면서도 많은 수의 비트의 데이터를 전송할 수 있는 M-PAM 시그널링 방법 및 그에 따른 M-PAM 드라이버, 수신기에 관한 것이다. The present invention relates to a high-speed serial link, and more particularly, to a differential combination of the signal and the common signal while still reducing the number of M-PAM signal can transmit a large number of bits of the data of M-PAM signaling method, and hence M -PAM driver, to a receiver.

근래 IC 공정 기술의 발달과 더불어 IC 집적도와 처리 속도는 기하급수적으로 향상되고 있다. IC integration with the development of recent years, IC process technology and treatment speed can be improved exponentially. 그러나 IC 간의 통신을 위한 전송 채널 밴드 폭(communication channel bandwidth)이 상기 IC에 비해 늦은 속도로 향상됨에 따라 IC 시그널링 속도를 제한시키는 문제를 유발하였다. However, the problem of limiting the IC signaling rate was induced in accordance with the improvement in slower rate than the transmission channel bandwidth for communication between an IC (communication channel bandwidth) is the IC.

이러한 문제를 해소하기 위해 종래에는 밴드 제한 전송 채널에서 한 심볼 타임 동안 여러 비트를 전송하는 방법을 사용하였다. In order to solve these problems, it is conventional to use a method of transmitting multiple bits for one symbol time from the band limited transmission channels.

이러한 방법 중 하나인 M-PAM 시그널링에서 한 심볼은 log 2 (M) 비트의 정보를 갖고 있으며, 주어진 데이터 레이트를 얻기 위해 M-PAM 시그널링은 2-PAM에 비 해 log 2 (M) 팩터만큼 효율적으로 심볼 레이트(symbol rate)를 감소시키며, 감소한 심볼 레이트는 인터-심볼 간섭(inter-symbol interference;ISI)을 감소시키고 필요한 온칩 주파수(on-chip frequency)도 감소시킨다. One symbol in this manner, one of M-PAM signaling of is to have the information of log 2 (M) bits, M-PAM signaling to rain on the 2-PAM as efficient as log 2 (M) factor to achieve a given data rate, to reduce the symbol rate (symbol rate), symbol rates decrease inter-symbol interference; reduces (inter-symbol interference ISI) and the required on-chip frequency (on-chip frequency) is reduced.

상기 M-PAM 시그널링에 따라 동일한 심볼 레이트(symbol rate) 2-PAM에 비해 데이터를 4배로 증가시키기 위해서는 16개의 레벨, 즉 16-PAM 시그널링이 요구된다. For the M-PAM signaling to increase compared to the same data symbol rate (symbol rate) 2-PAM 4 times depending on the level of 16, i.e. 16-PAM signaling is required.

그러나 상기의 16개의 레벨을 그대로 적용할 경우 복잡한 멀티 레벨은 일정한 신호 전송 타임에서 데이터 아이 폭(data eye-width)을 log 2 (M)로 줄어드는 것에 대하여 제한하게 된다. However, to apply the 16 level of the intact complex, multi-level is limited with respect to the reduced width of the data eye (eye-width data) in a predetermined signal transmission time as log 2 (M).

이에 따라 M-PAM 시그널링의 수를 감소시키면서도 많은 수의 비트를 전송할 수 있는 기술의 개발이 절실하게 요망되었다. Accordingly, the development of a technology that can transmit a larger number of bits while still reducing the number of M-PAM signaling was desperately desired.

본 발명은 다수의 차동 신호와 다수의 공통 신호를 조합하여 M-PAM 신호의 수를 감소시키면서도 많은 수의 비트의 데이터를 전송하는 M-PAM 시그널링 방법 및 그에 따른 M-PAM 드라이버, 수신기를 제공하는 것을 그 목적으로 한다. The invention providing a plurality of differential signals and a plurality of a combination of common signal while still reducing the number of M-PAM signal how many M-PAM signaling to transfer data of the number of bits, and M-PAM driver, receiver accordingly and that for that purpose.

상기한 목적을 달성하기 위한 본 발명에 따른 M-PAM 시그널링 방법은, 제1 내지 제10의 출력레벨 중 둘을 4비트의 데이터에 대응되게 맵핑한 제1맵핑정보를 토대로, 상기 4비트의 데이터 중 어느 하나가 입력되면 상기 4비트의 데이터에 대응되게 맵핑된 두 개의 출력레벨을 두 개의 출력단자로 출력하여 송신하는 단계; M-PAM signaling method according to the present invention for achieving the above object, the first to the tenth to both of the output levels based on the first mapping information mapped to correspond to a 4-bit data, the four bits of data When any one of the input and sending output to the two power levels is mapped to correspond to the data of the four bits of two output terminals; 두 개의 신호가 수신되면, 상기 두 개의 신호의 레벨 차이인 차동신호 및 레벨 합인 공통신호를 검출하고, 상기 검출된 차동신호 및 공통신호를 4비트의 데이터에 대응되게 맵핑한 제2맵핑정보를 토대로, 상기 검출한 차동신호와 공통신호에 대응되는 4비트의 데이터를 검출하는 단계;를 포함하여 구성되며, 상기 제1맵핑정보는, 상기 제1 및 제2출력레벨 사이의 레벨 차이가 미리 정해둔 레벨 이하인 경우에 레벨 차이는 동일하면서 레벨 합이 상이하도록 구성하여, 제1 내지 제10의 출력레벨로 16가지의 출력신호를 생성할 수 있게 함을 특징으로 한다. If two signals are received, and based on the two signal level difference of the differential signal and the level sum of the second mapping information to be mapped corresponding to the detected differential signal and the common signal is detected, and a common signal to a 4-bit data of the , the detected phase for detecting the data of 4 bits corresponding to the differential signal and the common signal, is configured including the first mapping information, the first and second level difference between the output level is haedun predefined or less level the level differences is characterized in that able to produce an output signal of 16 to configure the level of the sum to be different and the same, the output level of the first to tenth.

상기한 본 발명은 M-PAM 신호의 수를 감소시키면서도 많은 수의 비트의 데이터를 전송할 수 있는 효과가 있다. The present invention has an effect that can transmit a large number of bits of the data while still in the reduction of the number of M-PAM signal.

본 발명은 차동 신호와 공통 신호를 조합하여 각 심볼 당 전송 비트의 수를 증가시킨다. The present invention is a combination of the differential signal and the common signal increases the number of transmission bits per symbol. 이하 본 발명을 10-PAM 만으로 한 심볼 타임에 4비트의 데이터를 전송하는 것에 적용한 예를 들어 설명한다. It will be described below, for example of the application for transmitting the 4-bit data for one symbol time to the invention only the 10-PAM.

<10-PAM 송신기> <10-PAM transmitter>

본 발명의 바람직한 실시예에 따른 10-PAM 송신기의 구성을 도 1을 참조하여 설명한다. It will be described with reference to Figure 1 the configuration of the 10-PAM transmitter according to an embodiment of the present invention.

상기 10-PAM 송신기는 PRBS(Pseudo Random Bit Sequence)(100), 제1인코더 및 제2인코더(1021,1022), 제1 내지 제16 2:1 MUX(1041~10416), 10-PAM 드라이버(106)로 구성된다. The 10-PAM transmitter PRBS (Pseudo Random Bit Sequence) (100), a first encoder and a second encoder (1021,1022), the first to 16 2: 1 MUX (1041 ~ 10416), 10-PAM driver ( It consists of 106).

상기 PRBS(100)는 BIST(built-in self test)를 위한 것이다. The PRBS (100) is for the BIST (built-in self test).

상기 제1 및 제2인코더(1021,1022)는 PRBS(100)가 출력하는 4 비트의 데이터를 16 비트의 데이터로 인코딩하여 출력하며, 상기 제1 및 제2인코더(1021~1022)는 카르노 맵(karnaugh map)을 이용하며 비트 에러 레이트를 줄이기 위해 그레이 코드를 사용한다. The first and second encoders (1021,1022), and outputs encoded data of 4 bits that is output PRBS (100) in a 16-bit data, the first and second encoders (1021-1022) is a Karnaugh map using (karnaugh map), and uses a gray code in order to reduce the bit error rate.

상기 제1 내지 제16 2:1 MUX(Multiplexer)(1041~10416)는 PRBS(100)와 제1 및 제2인코더(1021,1022)의 동작 속도 확보를 위한 것으로, 이는 PRBS(100)와 제1 및 제2인코더(1021,1022)가 전체 시스템의 동작 속도 제한 요소가 되지 않게 하기 위한 것이다. The first to 16 2: 1 MUX (Multiplexer) (1041 ~ 10416) is targeted for the secure operation speed of the PRBS (100) and first and second encoders (1021,1022), which PRBS (100) and the first and second encoder (1021,1022) is intended to prevent the operation speed is the limiting factor of the overall system.

상기 제1 내지 제16 2:1 MUX(1041~10416) 각각은 도 2에 도시한 바와 같이 다수의 래치(200~208) 및 셀렉터(201)로 구성되어, 제1 및 제2인코더(1021,1022) 각각으로부터 출력비트를 하나씩 입력받아 선택적으로 출력한다. The first to 16 2: 1 MUX (1041 ~ 10416) each of which consists of a plurality of latches (200 - 208) and a selector 201 as shown in Fig. 2, first and second encoders (1021, 1022), one input receiving the output bit from each selectively outputs.

상기 제1 내지 제16 2:1 MUX(1041~10416)로부터 출력되는 16비트의 데이터는 10-PAM 드라이버(106)로 입력된다. The first to 16 2: 16-bit data output from the MUX 1 (1041 ~ 10416) are input to a 10-PAM driver 106.

상기 10-PAM 드라이버(106)는 상기 16비트의 데이터에 대응되게 차동 신호와 공통 신호를 조합하여 출력신호를 생성하여 출력한다. The 10-PAM driver 106 and outputs a combination of the differential signal and the common signal to correspond to the data of the 16 bits to produce an output signal.

상기 10-PAM 드라이버(106)의 구성을 도 3을 참조하여 상세히 설명한다. Refer to the configuration of Figure 3 of the 10-PAM driver 106 will be described in detail.

상기 10-PAM 드라이버(106)는 제1 내지 제4 차동 신호 생성부(300,314,328,342)와 공통 신호 생성부(356)와 스위칭 제어모듈(380)로 구성된다. The 10-PAM driver 106 is composed of first to fourth differential signal generator (300 314 328 342) and the common signal generation unit 356 and the switching control module 380.

상기 제1차동 신호 생성부(300)는 +I,-I를 생성하는 제1 및 제2전류원(302,312)과, 상기 제1 및 제2전류원(302,312)을 선택적으로 출력 단자(+OUT1,-OUT)와 연결하는 제1 내지 제4스위칭부(304~310)로 구성된다. First and second current sources (302 312), and selectively outputting the first and second current sources (302 312) terminals for generating said first differential signal generation section 300 is + I, -I (+ OUT1, - It consists of the first to fourth switching part (304-310) to connect and OUT). 상기 제2차동 신호 생성부(314)는 +2I,-2I를 생성하는 제3 및 제4전류원(316,326)과, 상기 제3 및 제4전류원(316,326)을 선택적으로 출력 단자(+OUT1,-OUT)와 연결하는 제5 내지 제8스위칭부(318~324)로 구성된다. Said second differential signal generation section 314 is + 2I, the third and fourth current sources (316 326), and selectively outputs said third and fourth current sources (316 326) for generating a terminal -2I (OUT1 +, - fifth to eighth comprises a switching unit (318-324) for connecting and OUT). 상기 제3차동 신호 생성부(328)는 +4I,-4I를 생성하는 제5 및 제6전류원(330,340)과, 상기 제3 및 제4전류원(330,340)을 선택적으로 출력 단자(+OUT1,-OUT)와 연결하는 제9 내지 제12스위칭부(332~338)로 구성된다. Said third differential signal generation section 328 + 4I, the fifth and sixth current sources (330 340), and selectively outputs said third and fourth current sources (330 340) for generating a terminal -4I (OUT1 +, - It consists of the ninth to twelfth switching unit (332-338) for connecting and OUT). 상기 제4차동 신호 생성부(342)는 +4I,-4I를 생성하는 제7 및 제8전류원(344,354)과, 상기 제7 및 제8전류원(344,354)을 선택적으로 출력 단자(+OUT1,-OUT)와 연결 하는 제13 내지 제16스위칭부(346~352)로 구성된다. Said fourth differential signal generation section 342 + 4I, seventh and eighth current sources (344 354), and selectively outputs the above-mentioned seventh and eighth current sources (344 354) for generating a terminal -4I (OUT1 +, - It consists of the thirteenth to sixteenth switching unit (346-352) for connecting and OUT).

상기 공통 신호 생성부(356)는 +4I,-4I를 생성하는 제9 내지 제12전류원(358,360,370,372)과, 상기 제9 내지 제12전류원(358,360,370,372)을 선택적으로 출력 단자(+OUT1,-OUT)와 연결하는 제17 내지 제20스위칭부(362~368)로 구성된다. Said common signal generator 356 + 4I, the ninth to twelfth selectively output by the current sources (358,360,370,372), and the ninth to twelfth current source (358,360,370,372) (+ OUT1, -OUT) to generate -4I consists of claim 17 to claim 20, the switching part (362-368) to connect with.

상기 스위칭 제어모듈(380)은 제1 내지 제16 2:1 MUX(1041~10416)로부터 출력되는 16비트의 데이터에 대응되게 상기 제1 내지 제20스위칭부(304~310, 318~324, 332~338, 346~352, 362~368)를 제어하는 스위칭 제어신호 B1, /B1, B2p1, B2p2, B2n1, B2n2, B3p1, B3p2, B3n1, B3n2, B4p1, B4p2, B4n1, B4n2, B0c, B1c를 출력한다. The switching control module 380 is the first to 16 2: 1 MUX (1041 ~ 10416) to correspond to the 16-bit data output from the first to the 20 switching unit (304 ~ 310, 318 ~ 324, 332 ~ 338, 346 ~ 352, the switching control signal B1, / B1, B2p1, B2p2, B2n1, B2n2, B3p1, B3p2, B3n1, B3n2, B4p1, B4p2, B4n1, B4n2, B0c, B1c for controlling 362-368) outputs.

상기 4비트 데이터에 대응되는 스위칭 제어신호 B1, /B1, B2p1, B2p2, B2n1, B2n2, B3p1, B3p2, B3n1, B3n2, B4p1, B4p2, B4n1, B4n2, B0c, B1c와 그에 따른 차동 레벨과 출력 신호 레벨을 맵핑시킨 것이 도 4이다. The switching control corresponding to the 4-bit data signals B1, / B1, B2p1, B2p2 , B2n1, B2n2, B3p1, B3p2, B3n1, B3n2, B4p1, B4p2, B4n1, B4n2, B0c, B1c and differential level and the output signal according to it was mapped to a level 4.

상기 도 4에 따르면 10-PAM 드라이버(106)는 ±1I, ±3I, ±5I, ±7I, ±9I를 조합하여 4비트 데이터에 대응되는 16가지의 신호를 생성한다. According to FIG. 4, 10-PAM driver 106 ± 1I, ± 3I, ± 5I, ± 7I, with a ± 9I combination produces 16 different signals corresponding to the 4-bit data.

좀 더 상세히 설명하면, ±1I, ±2I, ±4I, ±4I를 선택적으로 출력하는 제1 내지 제4 차동 신호 생성부(300,314,328,342) 및 공통 신호 생성부(356)는 스위칭 제어신호 B1, /B1, B2p1, B2p2, B2n1, B2n2, B3p1, B3p2, B3n1, B3n2, B4p1, B4p2, B4n1, B4n2, B0c, B1c에 따라 출력단자 OUT+, OUT-로 (-9I, +9I), (-7I, +7I), (-I, +9I), (-9, +I), (I, 7I), (-7I, -I), (+3I, +5I), (-5I, -3I), (-3I, -5I), (5I, 3I), (-I, -7I), (7I, I), (I, -9I), (9I, -I), (7I, -7I), (9I, -9I)를 출력 한다. In more detail, ± 1I, ± 2I, ± 4I, ± first to fourth differential signal generator (300 314 328 342) and the common signal generator 356 for selectively outputting the 4I is a switching control signal B1, / B1 , B2p1, B2p2, B2n1, B2n2, B3p1, B3p2, B3n1, B3n2, B4p1, B4p2, B4n1, B4n2, B0c, according to B1c to the output terminal OUT +, OUT- (-9I, + 9I), (-7I, + 7I), (-I, + 9I), (-9, + I), (I, 7I), (-7I, -I), (+ 3I, + 5I), (-5I, -3I), ( -3I, -5I), (5I, 3I), (-I, -7I), (7I, I), (I, -9I), (9I, -I), (7I, -7I), (9I outputs, -9I).

상기 제1 내지 제4 차동 신호 생성부(300,314,328,342) 및 공통 신호 생성부(356)가 출력단자로 공급하는 전원 중 (-I, +9I), (-9I, +I)는 차동 레벨이 -10I이고, (I, 7I), (-7I, -I)는 차동 레벨이 -6I이고, (+3I, +5I), (-5I, -3I)는 차동 레벨은 -2I이고, (-3I, -5I), (5I, 3I)는 차동 레벨은 2I이고, (-I, -7I), (7I, I)는 6I이고, (I, -9I), (9I, -I)는 10I이다. The first to fourth differential signal generator (300 314 328 342) and the power of the common signal generation section 356 is supplied to the output terminal (-I, + 9I), ( -9I, + I) is a differential level -10I and, (I, 7I), (-7I, -I) is a differential level -6I, (+ 3I, + 5I), (-5I, -3I) is a differential level -2I, (-3I, -5I), (5I, 3I) is a differential level 2I, (-I, -7I), (7I, and I) are 6I, (I, -9I), (9I, -I) is a 10I.

이와 같이 본 발명은 두 개의 데이터에 대한 차동 레벨이 동일하나, 상기 차동 레벨이 동일한 두 개의 데이터에 대한 출력레벨 합은 상이하게 구성한다. Thus, the present invention is configured to be different from the sum the two identical differential level for a number of data, the output level for the two data are the same differential level. 즉 차동 레벨이 -10I인 (-I, +9I)와 (-9I, +I)는 출력레벨 합은 8I와 -8I로서 서로 상이하고, 차동 레벨이 -6I인 (I, 7I), (-7I, -I)는 출력레벨 합은 8I와 -8I로서 서로 상이하고, 차동 레벨이 -2I인 (+3I, +5I), (-5I, -3I)는 출력레벨 합은 8I와 -8I로서 서로 상이하고, 차동 레벨이 2I인 (-3I, -5I), (5I, 3I)는 출력레벨 합은 -8I와 8I로서 상이하고, 차동 레벨 6I인 (-I, -7I), (7I, I)는 출력레벨 합이 -8I와 8I로서 상이하다. I.e. the differential level is a -10I (-I, + 9I) and (-9I, + I) is the sum output level are different from each other as 8I and -8I and, (I, 7I) of the differential level is -6I, (- 7I, -I) is the sum output level is different from each other as 8I and -8I, (+ 3I, the differential level and -2I + 5I), (-5I, -3I) has output level is a sum 8I and -8I in a different and differential level 2I each other (-3I, -5I), (5I, 3I), which varies as -8I and 8I, and the sum output level of the differential level 6I (-I, -7I), (7I, I) is different from the sum output level as -8I and 8I.

이와 같이 본 발명은 ±1I, ±3I, ±5I, ±7I, ±9I인 10개의 출력레벨로 4비트의 데이터를 구성할 수 있게 한다. Thus, the present invention is ± 1I, ± 3I, ± 5I, ± 7I, allows to ± 9I in 10 output levels can be configured as a 4-bit data.

<10-PAM 수신기> <10-PAM receiver>

상기한 본 발명의 바람직한 실시예에 따른 10-PAM 수신기의 구성 및 동작을 도 5를 참조하여 설명한다. It will be described by the structure and operation of the 10-PAM receiver according to a preferred embodiment of the present invention described above with reference to FIG.

상기 10-PAM 수신기는 차동 레벨 검출기(500)는 차동 레벨 검출부(500), 수 신신호 레벨 검출부(502), 디코더(504)로 구성된다. The 10-PAM receiver is configured as a differential level detector 500 includes a differential level detector 500, it can sinsinho level detector 502, a decoder 504.

상기 차동 레벨 검출부(500)는 상기 10-PAM 송신기가 출력하는 10-PAM 신호를 입력받아, 차동 레벨인 차동 신호를 검출하여 상기 디코더(504)에 제공한다. The differential level detector 500 receives the 10-PAM signal in which the 10-PAM transmitter output, by detecting the differential of the differential signal level is provided to the decoder 504.

상기 수신신호 레벨 합 검출부(502)는 상기 10-PAM 송신기가 출력하는 10-PAM 신호를 입력받아, 수신신호 레벨 합인 공통 신호를 검출하여 상기 디코더(504)에 제공한다. The received sum signal level detector 502 is provided to the decoder 504 and receives the 10-PAM signal in which the 10-PAM transmitter output, detecting a received signal level sum of the common signal.

상기 디코더(504)는 도 4에 도시한 바와 같은 차동 레벨인 차동신호와 수신신호 레벨 합인 공통신호에 대응되는 4비트 데이터를 맵핑시킨 테이블을 이용하여, 상기 검출된 차동 신호와 공통신호에 대응되는 4비트 데이터를 복원하여 출력한다. The decoder 504 by using a table mapping the four-bit data corresponding to the differential level of the differential signal and the received signal level sum of the common signal such as shown in Figure 4, corresponding to the detected differential signal and the common signal and outputs to restore the 4-bit data.

도 1은 본 발명의 바람직한 실시예에 따른 10-PAM 시그널링을 위한 송신기의 구성도. 1 is a configuration of the transmitter is also for 10-PAM signaling according to an embodiment of the present invention.

도 2는 도 1의 2:1 MUX의 구성도. Figure 2 is two in Figure 1: a schematic view of a first MUX.

도 3은 도 1의 10-PAM 드라이버의 구성도. 3 is a configuration of the 10-PAM driver of Figure 1;

도 4는 본 발명의 바람직한 실시예에 따른 맵핑 정보의 구성도. Figure 4 is a schematic view of the mapping information according to an embodiment of the present invention.

도 5는 본 발명의 바람직한 실시예에 따른 10-PAM 시그널링을 위한 수신기의 구성도. 5 is a configuration of the receiver is also for 10-PAM signaling according to an embodiment of the present invention.

Claims (3)

  1. M-PAM 시그널링 방법에 있어서, In the M-PAM signaling method,
    제1 내지 제10의 출력레벨 중 둘을 4비트의 데이터에 대응되게 맵핑한 제1맵핑정보를 토대로, The first to the 10 to both of the output levels based on the first mapping information mapped to correspond to a 4-bit data,
    상기 4비트의 데이터 중 어느 하나가 입력되면 상기 4비트의 데이터에 대응되게 맵핑된 두 개의 출력레벨을 두 개의 출력단자로 출력하여 송신하는 단계; Sending to when any one of the input of the 4-bit data in order to output a two-level output is mapped to correspond to the data of the four bits of two output terminals;
    두 개의 신호가 수신되면, 상기 두 개의 신호의 레벨 차이인 차동신호 및 레벨 합인 공통신호를 검출하고, 상기 검출된 차동신호 및 공통신호를 4비트의 데이터에 대응되게 맵핑한 제2맵핑정보를 토대로, If two signals are received, and based on the two signal level difference of the differential signal and the level sum of the second mapping information to be mapped corresponding to the detected differential signal and the common signal is detected, and a common signal to a 4-bit data of the ,
    상기 검출한 차동신호와 공통신호에 대응되는 4비트의 데이터를 검출하는 단계;를 포함하여 구성되며, It is configured including,; detecting the data of 4 bits corresponding to the detected differential signal and the common signal
    상기 제1맵핑정보는, 상기 제1 및 제2출력레벨 사이의 레벨 차이가 미리 정해둔 레벨 이하인 경우에 레벨 차이는 동일하면서 레벨 합이 상이하도록 구성하여, 제1 내지 제10의 출력레벨로 16가지의 출력신호를 생성할 수 있게 함을 특징으로 하는 M-PAM 시그널링 방법. The first mapping information, the first and second case-level or lower-level difference haedun predefined between the output level of the level difference by constructing the level must to be different and the same, in the first to the output level of the 10 16 M-PAM signaling method characterized in that it allows you to generate different output signals.
  2. M-PAM 드라이버에 있어서, In the M-PAM driver,
    레벨이 상이한 다수의 전원으로부터 출력되는 전원을 두 개의 출력단자로 선택적으로 출력하는 제1 내지 제4차동 신호 생성부; The first to fourth differential signal generator for selectively outputting the level of power output from a plurality of different power into two output terminals;
    다수의 전원으로부터 출력되는 전원을 상기 두 개의 출력 단자로 선택적으로 출력하는 공통 신호 생성부; The power outputted from the plurality of power in the two output terminals for outputting section selectively generates the common signal in;
    제1 내지 제10의 출력레벨 중 둘을 4비트의 데이터에 대응되게 맵핑한 맵핑정보를 토대로, The two output levels of the first to the tenth on the basis of the mapping information mapped to correspond to a 4-bit data,
    상기 4비트의 데이터 중 어느 하나가 입력되면 상기 4비트의 데이터에 대응되게 맵핑된 두 개의 출력레벨을 결정하여, 상기 두 개의 출력레벨을 생성하기 위해 상기 제1 내지 제4차동 신호 생성부 및 상기 공통 신호 생성부의 출력전원을 선택하는 선택신호를 생성하여 상기 제1 내지 제4차동 신호 생성부 및 상기 공통 신호 생성부로 제공하는 스위칭 제어모듈; If any of the input of the 4-bit data to determine the two power levels is mapped to correspond to the data of the fourth bit, the said first through to produce the two output levels fourth differential signal generation section and the the switching control module creates and provides a selection signal for selecting a common signal generating unit output power portion of the first to fourth differential signal generation section and generating the common signal;
    상기 맵핑정보는, The mapping information,
    상기 두 개의 출력단자의 제1 및 제2출력레벨 사이의 레벨 차이가 제1레벨 이하인 경우에는 레벨 차이는 동일하면서 레벨 합이 상이하게 구성하여, 제1 내지 제10의 출력레벨로 16가지의 출력신호를 생성할 수 있게 함을 특징으로 하는 M-PAM 드라이버. First and second, if the level difference between the first level or less between the output level, the level difference is, while the level sum equal to differently configured, 16 types of output by one to the output level of the tenth of the two output terminals M-PAM, characterized in that the driver be able to generate a signal.
  3. M-PAM 시그널링을 위한 수신기에 있어서, In the receiver for M-PAM signaling,
    두 개의 수신신호를 수신받아 두 수신신호의 레벨 차이인 차동 신호를 검출하는 차동 레벨 검출부; Receives the two-level differential reception signal detecting unit for detecting the differential signal level difference between the two received signals;
    상기 수신신호를 입력받아 수신신호 레벨 합인 공통 신호를 검출하는 수신신호 레벨 합검출부; Received signal level detector for receiving the sum of the received signal detects the received signal levels common sum signal;
    레벨 차이인 차동신호 및 레벨 합인 공통 신호를 4비트의 데이터에 대응되게 맵핑한 맵핑정보를 토대로, 상기 검출한 차동신호와 공통신호에 대응되는 4비트의 데이터를 검출하는 디코더; The level difference of the differential signal and a common level of the sum signal on the basis of the mapping information mapped to correspond to a 4-bit data, the decoder for detecting the 4-bit data corresponding to the detected differential signal and the common signal;
    를 포함하는 것을 특징으로 하는 M-PAM 시그널링을 위한 수신기. A receiver for M-PAM signaling, comprising a step of including.
KR20090073823A 2009-08-11 2009-08-11 M-pam signalling method and m-pam driver and receiver thereof KR101021796B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR20090073823A KR101021796B1 (en) 2009-08-11 2009-08-11 M-pam signalling method and m-pam driver and receiver thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR20090073823A KR101021796B1 (en) 2009-08-11 2009-08-11 M-pam signalling method and m-pam driver and receiver thereof

Publications (2)

Publication Number Publication Date
KR20110016222A true KR20110016222A (en) 2011-02-17
KR101021796B1 true KR101021796B1 (en) 2011-03-17

Family

ID=43774677

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20090073823A KR101021796B1 (en) 2009-08-11 2009-08-11 M-pam signalling method and m-pam driver and receiver thereof

Country Status (1)

Country Link
KR (1) KR101021796B1 (en)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7093145B2 (en) 1999-10-19 2006-08-15 Rambus Inc. Method and apparatus for calibrating a multi-level current mode driver having a plurality of source calibration signals

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7093145B2 (en) 1999-10-19 2006-08-15 Rambus Inc. Method and apparatus for calibrating a multi-level current mode driver having a plurality of source calibration signals

Also Published As

Publication number Publication date Type
KR20110016222A (en) 2011-02-17 application

Similar Documents

Publication Publication Date Title
US6812870B1 (en) Enhanced 8b/10b encoding/decoding and applications thereof
US20040114670A1 (en) System and method for transmitting data and additional information simultaneously within a wire based communication system
US20160036616A1 (en) Orthogonal Differential Vector Signaling Codes with Embedded Clock
US20030067993A1 (en) Open-loop diversity technique for systems employing multi-transmitter antennas
US7142612B2 (en) Method and apparatus for multi-level signaling
US6654340B1 (en) Differential OFDM using multiple receiver antennas
US20060093066A1 (en) Apparatus and method for space-time-frequency block coding
US5822372A (en) Multicarrier system using subchannel characteristics to implement different error rates within a data stream
US4525846A (en) Modem in-band secondary channel via radial modulation
US6618395B1 (en) Physical coding sub-layer for transmission of data over multi-channel media
US20100217898A1 (en) Receiver training during a sata out of band sequence
US6151355A (en) Wireless modem
US7430244B2 (en) Constellation-rotating orthogonal space-time block coding technique
US20040062556A1 (en) Reception apparatus
US20070147521A1 (en) Interleaver design with multiple encoders for more than two transmit antennas in high throughput WLAN communication systems
US20060002486A1 (en) Advanced MIMO interleaving
US20070234172A1 (en) Apparatus and method for transmitting and recovering encoded data streams across multiple physical medium attachments
US20070140103A1 (en) Interleaver design with column swap and bit circulation for multiple convolutional encoder MIMO OFDM system
US20060056538A1 (en) Apparatus and method for transmitting data using full-diversity, full-rate STBC
US20060034390A1 (en) Method and system for maximum transmit diversity
CN1969522A (en) Apparatus and method for space-frequency block coding/decoding in a communication system
US20050058187A1 (en) Programmable logic device including programmable multi-gigabit transceivers
US20140006649A1 (en) N-phase polarity output pin mode multiplexer
US20050078712A1 (en) Method and apparatus employing PAM-5 coding with clock embedded in data stream and having a transition when data bits remain unchanged

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140304

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150304

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160223

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170306

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180226

Year of fee payment: 8