KR101020292B1 - Internal voltage control circuit - Google Patents

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Abstract

본 발명은 내부전압을 펌핑하되, 올워드라인 테스트 시 인에이블되는 테스트 제어신호에 응답하여 상기 내부전압의 펌핑을 중단하는 펌핑부; 및 상기 테스트 제어신호에 응답하여 상기 내부전압을 전원전압으로 단락시키는 전압 조절부를 포함하는 내부전압 조절회로를 제공한다.The present invention pumps the internal voltage, the pumping unit for stopping the pumping of the internal voltage in response to the test control signal enabled during the all-line test; And a voltage adjusting unit shorting the internal voltage to a power supply voltage in response to the test control signal.

TDBI, 올워드라인 테스트, 백바이어스 전압 TDBI, All-Wordline Test, Backbias Voltage

Description

내부전압 조절회로{INTERNAL VOLTAGE CONTROL CIRCUIT}Internal Voltage Control Circuit {INTERNAL VOLTAGE CONTROL CIRCUIT}

본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 GIDL(Gate Induced Drain Leakage)에 따른 내부전압의 레벨변동을 방지할 수 있도록 한 내부전압 조절회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to an internal voltage control circuit capable of preventing a level variation of internal voltage due to a gate induced drain leakage (GIDL).

TDBI(Test During Burn-In) 중에는 게이트 산화물의 불량을 스크린하는 올워드라인 테스트가 있다. 올워드라인 테스트는 테스트 시간 절감을 위해 모든 서브워드라인 신호를 동시에 고전압(VPP) 레벨로 구동하여 모든 워드라인을 동시에 인에이블시킨다. 올워드라인 테스트가 진행되면 서브워드라인 구동회로에서 서브워드라인 신호의 출력노드가 모두 고전압(VPP) 레벨로 풀업 구동된다. 즉, 도 1에 도시된 서브워드라인 구동회로를 참고하면 올워드라인 테스트가 진행되어 반전메인워드라인 신호(MWLB)가 로우레벨로, 선택신호(FX)가 하이레벨(고전압(VPP))로 인가되면 서브워드라인 신호(SWL)가 출력되는 노드(nd10)는 고전압(VPP) 레벨로 풀업구동된다.Among the tests during burn-in (TDBI) is an all-word line test that screens for gate oxide defects. All wordline testing enables all wordlines simultaneously by driving all subwordline signals to a high voltage (VPP) level simultaneously to reduce test time. When the all word line test is performed, all output nodes of the sub word line signal are pulled up to the high voltage (VPP) level in the sub word line driving circuit. That is, referring to the subword line driving circuit illustrated in FIG. 1, an all-word line test is performed to invert the main word line signal MWLB to a low level and the select signal FX to a high level (high voltage VPP). When applied, the node nd10 to which the subword line signal SWL is output is pulled up to a high voltage VPP level.

그런데, 노드(nd10)가 고전압(VPP) 레벨로 풀업구동되면 NMOS 트랜지스터들(N10, N11)의 게이트와 드레인 간의 전압차가 크게 증가하게 되어 GIDL(Gate Induced Drain Leakage)이 유발된다. GIDL은 NMOS 트랜지스터들(N10, N11)의 백바이어스 전압(VBB)으로 흐르므로 도 2의 X에 도시된 바와 같이, 백바이어스 전압(VBB)을 '양(positive)'의 레벨로 상승시키고, 고전압(VPP)의 레벨은 전압 펌프의 공급 능력 초과로 크게 감소된다. 이와 같은 GIDL에 따른 백바이어스 전압(VBB) 및 고전압(VPP)의 레벨 변동에 의해 올워드라인 테스트를 수행하는데 있어 큰 장애요인이 되고 있다.However, when the node nd10 is pulled up to the high voltage VPP level, the voltage difference between the gate and the drain of the NMOS transistors N10 and N11 is greatly increased, thereby causing GIDL (Gate Induced Drain Leakage). Since GIDL flows to the back bias voltage VBB of the NMOS transistors N10 and N11, the back bias voltage VBB is raised to a 'positive' level as shown in X of FIG. The level of VPP is greatly reduced beyond the supply capacity of the voltage pump. Due to the level variation of the back bias voltage VBB and the high voltage VPP according to the GIDL, there is a big obstacle in performing the all-word test.

본 발명은 올워드라인 테스트가 수행되면 백바이어스 전압(VBB)을 접지전압(VSS) 레벨로 유지시킴으로써, GIDL에 따른 내부전압의 레벨변동을 방지할 수 있도록 한 내부전압 조절회로를 개시한다.The present invention discloses an internal voltage control circuit that maintains the back bias voltage VBB at the ground voltage VSS level when the all-word line test is performed, thereby preventing the level change of the internal voltage due to GIDL.

이를 위해 본 발명은 내부전압을 펌핑하되, 올워드라인 테스트 시 인에이블되는 테스트 제어신호에 응답하여 상기 내부전압의 펌핑을 중단하는 펌핑부; 및 상기 테스트 제어신호에 응답하여 상기 내부전압을 전원전압으로 단락시키는 전압 조절부를 포함하는 내부전압 조절회로를 제공한다.To this end, the present invention pumps the internal voltage, the pumping unit for stopping the pumping of the internal voltage in response to the test control signal enabled during the all-line test; And a voltage adjusting unit shorting the internal voltage to a power supply voltage in response to the test control signal.

본 발명에서, 상기 내부전압은 백바이어스 전압이고, 상기 전원전압은 접지전압인 것이 바람직하다.In the present invention, the internal voltage is a back bias voltage, the power supply voltage is preferably a ground voltage.

본 발명에서, 상기 올워드라인 테스트가 디스에이블되는 경우 상기 테스트 제어신호에 응답하여 상기 내부전압을 펌핑하고, 상기 내부전압과 상기 전원전압을 차단시키는 것이 바람직하다.In the present invention, when the all-word line test is disabled, the internal voltage is pumped in response to the test control signal, and the internal voltage and the power supply voltage are blocked.

본 발명에서, 상기 전압 조절부는 외부전압과 상기 전원전압 사이를 스윙하는 상기 테스트 제어신호를 입력받아 상기 외부전압과 상기 내부전압 사이를 스윙하는 신호를 출력하는 레벨시프터; 및 상기 레벨시프터의 출력신호에 응답하여 상기 내부전압을 상기 전원전압 레벨로 유지시키는 스위치부를 포함한다.In the present invention, the voltage control unit receives a test control signal swinging between an external voltage and the power supply voltage level shifter for outputting a signal swinging between the external voltage and the internal voltage; And a switch unit configured to maintain the internal voltage at the power supply voltage level in response to an output signal of the level shifter.

본 발명에서, 상기 스위치부는 상기 내부전압과 상기 전원전압 사이에 연결되어, 상기 레벨시프터의 출력신호에 응답하여 턴온되는 스위치소자를 포함한다.In an embodiment of the present invention, the switch unit includes a switch device connected between the internal voltage and the power supply voltage and turned on in response to an output signal of the level shifter.

본 발명에서, 상기 스위치소자는 MOS 트랜지스터인 것이 바람직하다.In the present invention, the switch element is preferably a MOS transistor.

본 발명에서, 테스트 인에이블신호 및 어드레스 디코딩신호를 입력받아 상기 테스트 제어신호를 생성하는 테스트 제어신호 생성부를 더 포함한다.The method may further include a test control signal generation unit configured to receive a test enable signal and an address decoding signal and generate the test control signal.

본 발명에서, 상기 테스트 인에이블신호는 TDBI 테스트 시 인에이블되는 것이 바람직하다.In the present invention, the test enable signal is preferably enabled during the TDBI test.

본 발명에서, 상기 테스트 제어신호 생성부는 상기 테스트 인에이블신호가 인에이블되고, 상기 어드레스 디코딩신호가 인에이블되는 경우 인에이블되는 상기 테스트 제어신호를 생성하는 것이 바람직하다.In the present invention, it is preferable that the test control signal generator generates the test control signal that is enabled when the test enable signal is enabled and the address decoding signal is enabled.

본 발명에서, 상기 테스트 제어신호 생성부는 상기 테스트 인에이블신호를 입력받아 출력노드를 풀업 구동하는 풀업 구동부; 상기 어드레스 디코딩신호 및 클럭신호를 입력받아 상기 출력노드를 풀다운 구동하는 풀다운 구동부; 및 상기 출력노드의 신호를 래치하는 래치부를 포함한다.The test control signal generator may include: a pull-up driver configured to receive the test enable signal and pull up the output node; A pull-down driving unit which receives the address decoding signal and the clock signal and pulls down the output node; And a latch unit for latching a signal of the output node.

본 발명에서, 상기 풀다운 구동부는 상기 클럭신호를 입력받아 상기 출력노드를 풀다운 구동하는 제1 풀다운 소자; 및 상기 어드레스 디코딩신호를 입력받아 풀다운 구동하는 제2 풀다운 소자를 포함한다.The pull down driver may include: a first pull down element configured to receive the clock signal and pull down the output node; And a second pull-down element which receives the address decoding signal and pulls down the driving signal.

본 발명에서, 상기 테스트 제어신호 생성부는 상기 래치부의 출력신호를 버퍼링하는 버퍼부를 더 포함한다.In the present invention, the test control signal generation unit further includes a buffer unit for buffering the output signal of the latch unit.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시 예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.Hereinafter, the present invention will be described in more detail with reference to Examples. These examples are only for illustrating the present invention, and the scope of protection of the present invention is not limited to these examples.

도 3은 본 발명의 일 실시예에 따른 내부전압 조절회로의 구성을 도시한 블럭도이다.3 is a block diagram showing a configuration of an internal voltage control circuit according to an embodiment of the present invention.

도 3에 도시된 바와 같이, 본 실시예에 따른 내부전압 조절회로는 테스트 제어신호 생성부(10), 펌핑부(20) 및 전압 조절부(30)로 구성된다.As shown in FIG. 3, the internal voltage adjusting circuit according to the present exemplary embodiment includes a test control signal generator 10, a pumping unit 20, and a voltage adjusting unit 30.

도 4를 참고하면, 테스트 제어신호 생성부(10)는 풀업 구동부(12), 풀다운 구동부(14), 래치부(16) 및 버퍼링부(18)로 구성된다. 풀업 구동부(12)는 테스트 인에이블신호(TM_EN)에 응답하여 노드(nd20)를 풀업 구동하는 MOS 트랜지스터(P20)로 구성된다. 풀다운 구동부(14)는 다수의 NMOS 트랜지스터들(N20-N22)로 구성되어, 제1 및 제2 어드레스 디코딩신호(DEC1, DEC2)를 입력받아 클럭신호(CLK)에 동기시켜 노드(nd20)를 풀다운 구동한다. 래치부(16)는 노드(nd20)의 신호를 래치하고, 버퍼부(18)는 래치부(16)의 출력신호를 버퍼링하여 테스트 제어신호(TM_CON)를 출력한다. 여기서, 테스트 인에이블신호(TM_EN)는 TDBI(Test During Burn In) 동작시 하이레벨로 인에이블되는 신호이고, 제1 및 제2 어드레스 디코딩신호(DEC1, DEC2)는 어드레스 신호를 디코딩한 신호로, 기설정된 조합의 어드레스 신호가 입력되는 경우 모두 하이레벨로 인에이블된다.Referring to FIG. 4, the test control signal generator 10 includes a pull-up driver 12, a pull-down driver 14, a latch unit 16, and a buffering unit 18. The pull-up driver 12 includes a MOS transistor P20 that pulls up the node nd20 in response to the test enable signal TM_EN. The pull-down driver 14 includes a plurality of NMOS transistors N20-N22, and receives the first and second address decoding signals DEC1 and DEC2 in synchronization with the clock signal CLK to pull down the node nd20. Drive. The latch unit 16 latches the signal of the node nd20, and the buffer unit 18 buffers the output signal of the latch unit 16 to output the test control signal TM_CON. Here, the test enable signal TM_EN is a signal that is enabled at a high level during a test during burn in (TDBI) operation, and the first and second address decoding signals DEC1 and DEC2 are signals obtained by decoding an address signal. All of the preset combinations of address signals are enabled at a high level.

이와 같이 구성된 테스트 제어신호 생성부(10)는 TDBI가 개시되면 하이레벨의 테스트 인에이블신호(TM_EN)가 인가되고, 기설정된 조합의 어드레스 신호가 입력되는 경우 하이레벨의 제1 및 제2 어드레스 디코딩신호(DEC1, DEC2)가 인가되어 하이레벨의 테스트 제어신호(TM_CON)를 생성한다. 여기서, 테스트 제어신호(TM_CON)가 하이레벨로 인에이블되면 올워드라인 테스트가 진행된다.When the TDBI is started, the test control signal generation unit 10 configured as described above receives the high level test enable signal TM_EN and decodes the high level first and second addresses when a predetermined combination of address signals is input. The signals DEC1 and DEC2 are applied to generate the high level test control signal TM_CON. Here, when the test control signal TM_CON is enabled at the high level, the all word line test is performed.

펌핑부(20)는 오실레이터(22)와 VBB 펌프(24)로 구성된다. 오실레이터(22)는 도 5에 도시된 바와 같이, 노어게이트(NR20) 및 인버터들(IV30-IV38)로 구성된 링오실레이터로써, 하이레벨의 테스트 제어신호(TM_CON)가 입력되는 경우 로우레벨로 디스에이블된 오실레이션신호(OSC)를 출력한다.The pumping unit 20 includes an oscillator 22 and a VBB pump 24. As shown in FIG. 5, the oscillator 22 is a ring oscillator composed of the NOR gates NR20 and the inverters IV30-IV38. When the high level test control signal TM_CON is input, the oscillator 22 is disabled at a low level. The oscillation signal OSC.

VBB 펌프(24)는 일반적인 펌프회로로 구현되어, 오실레이션신호(OSC)가 펄스신호로 인가되는 경우 백바이어스 전압(VBB)을 펌핑하고, 로우레벨의 오실레이션신호(OSC)가 인가되는 경우 백바이어스 전압(VBB)의 펌핑을 중단한다.The VBB pump 24 is implemented as a general pump circuit, and pumps the back bias voltage VBB when the oscillation signal OSC is applied as a pulse signal, and backs the oscillation signal OSC when a low level oscillation signal is applied. The pumping of the bias voltage VBB is stopped.

도 6을 참고하면 전압 조절부(30)는 레벨시프터(32) 및 스위치부(34)로 구성된다. 레벨시프터(32)는 인버터(IV39), PMOS 트랜지스터들(P30, P31) 및 NMOS 트랜지스터들(N30, N31)로 구성된다. 이와 같은 구성의 레벨시프터(32)는 외부전압(VDD)과 접지전압(VSS) 사이를 스윙하는 테스트 제어신호(TM_CON)를 입력받아 외부전압(VDD)과 백바이어스 전압(VBB) 사이를 스윙하는 신호를 출력한다. 스위치부(34)는 접지전압(VSS)과 백바이어스 전압(VBB) 사이에 연결된 NMOS 트랜지스터(N32)로 구성된다. 이와 같은 구성의 스위치부(34)에 포함된 NMOS 트랜지스터(N32)는 레벨시프터(32)의 출력신호가 외부전압(VDD) 레벨인 경우 턴온되어 백바이어스 전압(VBB)을 접지전압(VSS) 레벨로 단락시키고, 레벨시프터(32)의 출력신호가 백바이어스 전압(VBB) 레벨인 경우 턴오프된다.Referring to FIG. 6, the voltage adjuster 30 includes a level shifter 32 and a switch 34. The level shifter 32 is composed of an inverter IV39, PMOS transistors P30 and P31 and NMOS transistors N30 and N31. The level shifter 32 having such a configuration receives a test control signal TM_CON swinging between the external voltage VDD and the ground voltage VSS, and swings the external voltage VDD and the back bias voltage VBB. Output the signal. The switch unit 34 includes an NMOS transistor N32 connected between the ground voltage VSS and the back bias voltage VBB. The NMOS transistor N32 included in the switch unit 34 having the above configuration is turned on when the output signal of the level shifter 32 is at the external voltage VDD level, thereby turning the back bias voltage VBB to the ground voltage VSS level. The output signal of the level shifter 32 is turned off when the output signal of the level shifter 32 is at the back bias voltage VBB level.

이와 같이 구성된 내부전압 조절회로의 동작을 도 3 내지 도 6을 참고하여 설명하되, 본 발명의 일실시예에 있어서는 올워드라인 테스트가 진행되는 경우와 진행되지 않는 경우로 나누어 설명하면 다음과 같다.An operation of the internal voltage regulating circuit configured as described above will be described with reference to FIGS. 3 to 6, but in one embodiment of the present invention, an all-word test is performed and a case in which the all-word test is not performed is as follows.

이하, 올워드라인 테스트가 진행되는 경우에 대하여 설명하면 다음과 같다.Hereinafter, a case where the all-word line test is performed will be described.

TDBI가 개시되면 하이레벨의 테스트 인에이블신호(TM_EN)가 인가되고, 기설정된 조합의 어드레스 신호가 입력되는 경우 모두 하이레벨인 제1 및 제2 어드레스 디코딩신호(DEC1, DEC2)가 인가되어 도 4에 도시된 테스트 제어신호 생성부(10)는 하이레벨의 테스트 제어신호(TM_CON)를 생성한다.When the TDBI is started, a high level test enable signal TM_EN is applied, and when a predetermined combination of address signals is input, the high level first and second address decoding signals DEC1 and DEC2 are applied to FIG. 4. The test control signal generator 10 illustrated in FIG. 10 generates a high level test control signal TM_CON.

테스트 제어신호 생성부(10)가 하이레벨의 테스트 제어신호(TM_CON)를 생성하는 경우 즉, 모든 워드라인을 동시에 인에이블시키는 올워드라인 테스트가 진행되는 경우 도 5에 도시된 오실레이터(22)가 로우레벨로 디스에이블된 오실레이션신호(OSC)를 출력하므로 VBB 펌프(24)는 구동되지 않고, 전압 조절부(30)만 구동된다.When the test control signal generator 10 generates a high level test control signal TM_CON, that is, an all-word line test for enabling all word lines at the same time, the oscillator 22 shown in FIG. Since the oscillation signal OSC is output at the low level, the VBB pump 24 is not driven, and only the voltage regulator 30 is driven.

앞서 설명한 바와 같이, 올워드라인 테스트가 진행되는 경우 테스트 제어신호(TM_CON)는 하이레벨이 된다. 이에 따라, 도 6에 도시된 전압 조절부(30)의 레벨시프터(32)의 출력신호가 외부전압(VDD) 레벨이므로, 스위치부(34)는 백바이어스 전압(VBB)을 접지전압(VSS) 레벨로 단락시킨다.As described above, when the all-word line test is performed, the test control signal TM_CON is at a high level. Accordingly, since the output signal of the level shifter 32 of the voltage adjusting unit 30 shown in FIG. 6 is at the external voltage VDD level, the switch unit 34 replaces the back bias voltage VBB with the ground voltage VSS. Short it to level.

이하, 올워드라인 테스트가 진행되지 않는 경우에 대하여 설명하면 다음과 같다.Hereinafter, the case in which the all-word line test is not performed will be described.

TDBI가 개시되지 않으면 테스트 인에이블신호(TM_EN)가 로우레벨로 인가되고, 기설정된 조합의 어드레스 신호가 입력되지 않는다. 즉, 로우레벨의 제1 및 제2 어드레스 디코딩신호(DEC1, DEC2)가 인가되어, NMOS 트랜지스터들(N20-N22)이 턴오프되고, PMOS 트랜지스터(P20)가 턴온되어 테스트 제어신호 생성부(10)는 로우레벨의 테스트 제어신호(TM_CON)를 생성한다.If the TDBI is not started, the test enable signal TM_EN is applied at a low level, and an address signal of a predetermined combination is not input. That is, the low level first and second address decoding signals DEC1 and DEC2 are applied, the NMOS transistors N20-N22 are turned off, and the PMOS transistor P20 is turned on so that the test control signal generator 10 may be turned on. ) Generates a low level test control signal TM_CON.

테스트 제어신호 생성부(10)가 로우레벨의 테스트 제어신호(TM_CON)를 생성하는 경우, 오실레이터(22)가 오실레이션신호(OSC)를 펄스신호로 출력하므로 VBB 펌프(24)는 백바이어스 전압(VBB)을 펌핑한다. 이때, 전압 조절부(30)는 구동되지 않는다.When the test control signal generator 10 generates the low level test control signal TM_CON, the oscillator 22 outputs the oscillation signal OSC as a pulse signal, so that the VBB pump 24 generates a back bias voltage ( Pump VBB). At this time, the voltage adjusting unit 30 is not driven.

앞서 설명한 바와 같이, TDBI가 개시되지 않는 경우 테스트 제어신호(TM_CON)는 로우레벨이 된다. 이에 따라, 도 6에 도시된 전압 조절부(30)의 레벨시프터(32)의 출력신호가 백바이어스 전압(VBB) 레벨이므로, 백바이어스 전압(VBB)을 접지전압(VSS) 레벨로 유지시키는 NMOS 트랜지스터(N32)가 턴오프된다.As described above, when the TDBI is not started, the test control signal TM_CON is at a low level. Accordingly, since the output signal of the level shifter 32 of the voltage adjusting unit 30 shown in FIG. 6 is at the back bias voltage VBB level, the NMOS for maintaining the back bias voltage VBB at the ground voltage VSS level. Transistor N32 is turned off.

이상 설명한 바와 같이, 본 실시예에 따른 내부전압 조절회로는 TDBI가 개시되면 하이레벨의 테스트 인에이블신호(TM_EN)가 인가되고, 기설정된 하이레벨의 제1 및 제2 어드레스 디코딩신호(DEC1, DEC2)가 인가되어 하이레벨로 인에이블되는 테스트 제어신호(TM_CON)를 생성하여 펌핑부(20)의 구동을 차단시키고, 전압 조절부(30)만을 구동시켜 백바이어스 전압(VBB)을 접지전압(VSS) 레벨로 유지시킨다. 한편, TDBI가 개시되지 않는 경우에는 로우레벨로 디스에이블되는 테스트 제어신 호(TM_CON)를 생성하여 펌핑부(20)가 백바이어스 전압(VBB)을 펌핑한다. 따라서, 올워드라인 테스트 동작시 하이레벨로 인에이블되는 테스트 제어신호(TM_CON)를 생성함으로써, GIDL에 의해 백바이어스 전압(VBB)이 접지전압(VSS) 레벨 이상으로 상승하지 못하도록 하여 고전압(VPP) 레벨이 하강하는 현상을 방지할 수 있다.As described above, when the TDBI is started, the internal voltage control circuit according to the present embodiment is applied with the high level test enable signal TM_EN and the predetermined high level first and second address decoding signals DEC1 and DEC2. ) Is applied to generate a test control signal TM_CON that is enabled to a high level to block the driving of the pumping unit 20 and to drive only the voltage adjusting unit 30 to convert the back bias voltage VBB to the ground voltage VSS. ) Level. On the other hand, when the TDBI is not started, the pump control unit 20 pumps the back bias voltage VBB by generating a test control signal TM_CON which is disabled to a low level. Accordingly, by generating the test control signal TM_CON enabled to the high level during the all-word line test operation, the high bias voltage VPP is prevented from rising above the ground voltage VSS level by the GIDL. The phenomenon that a level falls can be prevented.

이상을 정리하면, 본 실시예의 내부전압 조절회로는 백바이어스 전압(VBB)을 접지전압(VSS) 레벨로 유지시켜 GIDL을 감소시킴으로써, 백바이어스 전압(VBB) 및 고전압(VPP)의 레벨을 안정적으로 유지시켜 올워드라인 테스트를 안정적으로 수행할 수 있다.In summary, the internal voltage regulating circuit of the present embodiment maintains the back bias voltage VBB at the ground voltage VSS level to reduce the GIDL, thereby stably maintaining the levels of the back bias voltage VBB and the high voltage VPP. All-line tests can be performed reliably.

도 1은 종래기술에 따른 올워드라인 테스트가 적용된 일반적인 서브워드라인 구동회로의 회로도이다.1 is a circuit diagram of a general subword line driving circuit to which an all word line test according to the related art is applied.

도 2는 도 1에 도시된 서브워드라인 구동회로의 동작을 설명하기 위한 도면이다.FIG. 2 is a diagram for describing an operation of a subword line driver circuit shown in FIG. 1.

도 3은 본 발명의 일 실시예에 따른 내부전압 조절회로의 구성을 도시한 블럭도이다.3 is a block diagram showing a configuration of an internal voltage control circuit according to an embodiment of the present invention.

도 4는 도 3에 도시된 내부전압 조절회로에 포함된 테스트 제어신호 생성부의 회로도이다.FIG. 4 is a circuit diagram of a test control signal generator included in the internal voltage control circuit shown in FIG. 3.

도 5는 도 3에 도시된 내부전압 조절회로에 포함된 펌핑부의 오실레이터의 회로도이다.FIG. 5 is a circuit diagram of an oscillator of a pumping unit included in the internal voltage control circuit shown in FIG. 3.

도 6은 도 3에 도시된 내부전압 조절회로에 포함된 스위치부의 회로도이다.6 is a circuit diagram of a switch unit included in the internal voltage control circuit shown in FIG. 3.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

10: 테스트 제어신호 생성부 12: 풀업 구동부10: test control signal generator 12: pull-up driving unit

14: 풀다운 구동부 16: 래치부14: pull-down drive unit 16: latch unit

18: 버퍼부 20: 펌핑부18: buffer unit 20: pumping unit

22: 오실레이터 24: VBB 펌프22: oscillator 24: VBB pump

30: 전압 조절부 32: 레벨시프터30: voltage control unit 32: level shifter

34: 스위치부34: switch unit

Claims (12)

올워드라인 테스트 시 인에이블되는 테스트 제어신호에 응답하여 내부전압의 펌핑 동작이 제어되는 펌핑부; 및A pumping unit configured to control a pumping operation of an internal voltage in response to a test control signal enabled during an all word line test; And 상기 테스트제어신호에 응답하여 상기 내부전압을 전원전압으로 단락시키는 전압 조절부를 포함하되, In response to the test control signal includes a voltage regulator for shorting the internal voltage to a power supply voltage, 상기 테스트 제어신호에 따라 테스트가 진행되는 경우 상기 펌핑부는 상기 내부전압의 펌핑 동작을 중단하고, 상기 전압 조절부는 상기 내부전압을 상기 전원전압으로 단락시키는 내부전압 조절회로.And the pumping part stops the pumping operation of the internal voltage when the test is performed according to the test control signal, and the voltage adjusting part short-circuits the internal voltage to the power supply voltage. 제 1 항에 있어서, 상기 내부전압은 백바이어스 전압이고, 상기 전원전압은 접지전압인 내부전압 조절회로.The internal voltage regulating circuit of claim 1, wherein the internal voltage is a back bias voltage, and the power supply voltage is a ground voltage. 제 1 항에 있어서,The method of claim 1, 상기 올워드라인 테스트가 디스에이블되는 경우 상기 테스트 제어신호에 응답하여 상기 내부전압을 펌핑하고, 상기 내부전압과 상기 전원전압을 차단시키는 내부전압 조절회로.And the internal voltage control circuit is configured to pump the internal voltage in response to the test control signal and to block the internal voltage and the power voltage when the all word line test is disabled. 제 1 항에 있어서, 상기 전압 조절부는The method of claim 1, wherein the voltage adjusting unit 외부전압과 상기 전원전압 사이의 레벨을 갖는 상기 테스트 제어신호를 입력받아 상기 외부전압과 상기 내부전압 사이의 레벨을 갖는 신호를 출력하는 레벨시프터; 및A level shifter receiving the test control signal having a level between an external voltage and the power supply voltage and outputting a signal having a level between the external voltage and the internal voltage; And 상기 레벨시프터의 출력신호에 응답하여 상기 내부전압을 상기 전원전압 레벨로 유지시키는 스위치부를 포함하는 내부전압 조절회로.And a switch unit configured to maintain the internal voltage at the power supply voltage level in response to an output signal of the level shifter. 제 4 항에 있어서, 상기 스위치부는The method of claim 4, wherein the switch unit 상기 내부전압과 상기 전원전압 사이에 연결되어, 상기 레벨시프터의 출력신호에 응답하여 턴온되는 스위치소자를 포함하는 내부전압 조절회로.And a switch device connected between the internal voltage and the power supply voltage and turned on in response to an output signal of the level shifter. 제 5 항에 있어서, 상기 스위치소자는 MOS 트랜지스터인 내부전압 조절회로.6. The internal voltage regulating circuit according to claim 5, wherein said switch element is a MOS transistor. 제 1 항에 있어서,The method of claim 1, 테스트 인에이블신호 및 어드레스 디코딩신호를 입력받아 상기 테스트 제어신호를 생성하는 테스트 제어신호 생성부를 더 포함하는 내부전압 조절회로.And a test control signal generator configured to receive a test enable signal and an address decoding signal and generate the test control signal. 제 7 항에 있어서, 상기 테스트 인에이블신호는 TDBI 테스트 시 인에이블되 는 내부전압 조절회로.8. The internal voltage regulating circuit of claim 7, wherein the test enable signal is enabled during a TDBI test. 제 7 항에 있어서, 상기 테스트 제어신호 생성부는 상기 테스트 인에이블신호가 인에이블되고, 상기 어드레스 디코딩신호가 인에이블되는 경우 인에이블되는 상기 테스트 제어신호를 생성하는 내부전압 조절회로.The internal voltage control circuit of claim 7, wherein the test control signal generation unit generates the test control signal that is enabled when the test enable signal is enabled and the address decoding signal is enabled. 제 9 항에 있어서, 상기 테스트 제어신호 생성부는The method of claim 9, wherein the test control signal generator 상기 테스트 인에이블신호를 입력받아 출력노드를 풀업 구동하는 풀업 구동부;A pull-up driver configured to receive the test enable signal and drive an output node; 상기 어드레스 디코딩신호 및 클럭신호를 입력받아 상기 출력노드를 풀다운 구동하는 풀다운 구동부; 및A pull-down driving unit which receives the address decoding signal and the clock signal and pulls down the output node; And 상기 출력노드의 신호를 래치하는 래치부를 포함하는 내부전압 조절회로.And a latch unit for latching a signal of the output node. 제 10 항에 있어서, 상기 풀다운 구동부는The method of claim 10, wherein the pull-down driving unit 상기 클럭신호를 입력받아 상기 출력노드를 풀다운 구동하는 제1 풀다운 소자; 및A first pull-down device configured to receive the clock signal and pull down the output node; And 상기 어드레스 디코딩신호를 입력받아 풀다운 구동하는 제2 풀다운 소자를 포함하는 내부전압 조절회로.And a second pull-down element which receives the address decoding signal and pulls down the driving signal. 제 10 항에 있어서, 상기 테스트 제어신호 생성부는The method of claim 10, wherein the test control signal generation unit 상기 래치부의 출력신호를 버퍼링하는 버퍼부를 더 포함하는 내부전압 조절회로.And a buffer unit for buffering an output signal of the latch unit.
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