KR101018240B1 - Multi-layered ceramic capacitor and manufacturing method of the same - Google Patents
Multi-layered ceramic capacitor and manufacturing method of the same Download PDFInfo
- Publication number
- KR101018240B1 KR101018240B1 KR1020080079044A KR20080079044A KR101018240B1 KR 101018240 B1 KR101018240 B1 KR 101018240B1 KR 1020080079044 A KR1020080079044 A KR 1020080079044A KR 20080079044 A KR20080079044 A KR 20080079044A KR 101018240 B1 KR101018240 B1 KR 101018240B1
- Authority
- KR
- South Korea
- Prior art keywords
- metal layer
- multilayer ceramic
- electrode
- ceramic capacitor
- internal electrode
- Prior art date
Links
- 239000003985 ceramic capacitor Substances 0.000 title claims abstract description 41
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 229910052751 metal Inorganic materials 0.000 claims abstract description 87
- 239000002184 metal Substances 0.000 claims abstract description 87
- 239000003990 capacitor Substances 0.000 claims abstract description 36
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical group [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 23
- 239000000843 powder Substances 0.000 claims description 18
- 239000011230 binding agent Substances 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 15
- 229920005989 resin Polymers 0.000 claims description 15
- 239000011347 resin Substances 0.000 claims description 15
- 229910052759 nickel Inorganic materials 0.000 claims description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 8
- 238000007772 electroless plating Methods 0.000 claims description 7
- 238000010304 firing Methods 0.000 claims description 7
- 239000000463 material Substances 0.000 claims description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 4
- 229910052802 copper Inorganic materials 0.000 claims description 4
- 239000010949 copper Substances 0.000 claims description 4
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 3
- 239000003822 epoxy resin Substances 0.000 claims description 3
- 229920000647 polyepoxide Polymers 0.000 claims description 3
- 229910052709 silver Inorganic materials 0.000 claims description 3
- 239000004332 silver Substances 0.000 claims description 3
- 238000007747 plating Methods 0.000 description 6
- 239000004593 Epoxy Substances 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 230000000052 comparative effect Effects 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 238000005245 sintering Methods 0.000 description 3
- 239000002002 slurry Substances 0.000 description 3
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 2
- 239000000654 additive Substances 0.000 description 2
- 238000005054 agglomeration Methods 0.000 description 2
- 230000002776 aggregation Effects 0.000 description 2
- 239000012298 atmosphere Substances 0.000 description 2
- QVQLCTNNEUAWMS-UHFFFAOYSA-N barium oxide Chemical compound [Ba]=O QVQLCTNNEUAWMS-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- AMWRITDGCCNYAT-UHFFFAOYSA-L hydroxy(oxo)manganese;manganese Chemical compound [Mn].O[Mn]=O.O[Mn]=O AMWRITDGCCNYAT-UHFFFAOYSA-L 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 239000004033 plastic Substances 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 229910000990 Ni alloy Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- XHCLAFWTIXFWPH-UHFFFAOYSA-N [O-2].[O-2].[O-2].[O-2].[O-2].[V+5].[V+5] Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[V+5].[V+5] XHCLAFWTIXFWPH-UHFFFAOYSA-N 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- JRPBQTZRNDNNOP-UHFFFAOYSA-N barium titanate Chemical compound [Ba+2].[Ba+2].[O-][Ti]([O-])([O-])[O-] JRPBQTZRNDNNOP-UHFFFAOYSA-N 0.000 description 1
- 229910002113 barium titanate Inorganic materials 0.000 description 1
- 239000003054 catalyst Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 239000003638 chemical reducing agent Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000005238 degreasing Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000002270 dispersing agent Substances 0.000 description 1
- 238000007606 doctor blade method Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- CPLXHLVBOLITMK-UHFFFAOYSA-N magnesium oxide Inorganic materials [Mg]=O CPLXHLVBOLITMK-UHFFFAOYSA-N 0.000 description 1
- 239000000395 magnesium oxide Substances 0.000 description 1
- AXZKOIWUVFPNLO-UHFFFAOYSA-N magnesium;oxygen(2-) Chemical compound [O-2].[Mg+2] AXZKOIWUVFPNLO-UHFFFAOYSA-N 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000005554 pickling Methods 0.000 description 1
- 239000004014 plasticizer Substances 0.000 description 1
- 239000002952 polymeric resin Substances 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
- 229920003002 synthetic resin Polymers 0.000 description 1
- 229910001935 vanadium oxide Inorganic materials 0.000 description 1
- 239000013585 weight reducing agent Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/30—Stacked capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/005—Electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/018—Dielectrics
- H01G4/06—Solid dielectrics
- H01G4/08—Inorganic dielectrics
- H01G4/12—Ceramic dielectrics
- H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
- H01G4/1218—Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Ceramic Capacitors (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
Abstract
내부전극 및 외부전극의 접촉성능이 향상되어 용량 구현편차가 적고, 등가직렬저항이 작은 적층 세라믹 커패시터 및 그 제조방법이 제안된다. 본 발명의 적층 세라믹 커패시터는 복수의 유전체층 및 내부전극이 교대로 적층된 커패시터 본체와 내부전극과 전기적으로 접속되도록 커패시터 본체의 외부표면상에 형성되는 외부전극을 구비하고, 내부전극 및 외부전극 사이에는 금속층이 형성된다. A multilayer ceramic capacitor and a method of manufacturing the same have been proposed, which has a small capacitance implementation and a small equivalent series resistance due to improved contact performance between the internal electrode and the external electrode. The multilayer ceramic capacitor of the present invention includes a plurality of dielectric layers and an external electrode formed on an outer surface of the capacitor body so as to be electrically connected to the capacitor body in which the internal electrodes are alternately stacked and the internal electrode, and between the internal electrode and the external electrode. A metal layer is formed.
금속층, 내부전극, MLCC Metal layer, internal electrode, MLCC
Description
본 발명은 적층 세라믹 캐패시터 및 그 제조방법에 관한 것으로서, 보다 상세하게는, 내부전극 및 외부전극의 접촉성능이 향상되어 용량 구현편차가 적고, 등가직렬저항이 작은 적층 세라믹 커패시터 및 그 제조방법에 관한 것이다. The present invention relates to a multilayer ceramic capacitor and a method of manufacturing the same, and more particularly, to a multilayer ceramic capacitor and a method of manufacturing the same, which have a small capacitance implementation deviation and low equivalent series resistance due to improved contact performance between the internal electrode and the external electrode. will be.
휴대전화 등의 전자장치의 소형화와 함께 주요 부품인 반도체 소자의 고속 및 고주파화 추세에 따라 초고용량 적층 세라믹 캐패시터가 요구되고 있다. 이를 위해서는 크기 대비 정전용량을 증가시킬 필요가 있으며, 따라서, 유전체층 및 내부전극층은 점점 더 두께가 얇아질 필요가 있다.In accordance with the trend of miniaturization of electronic devices such as mobile phones and the like, the high speed and high frequency of semiconductor devices, which are main components, require ultra-high capacity multilayer ceramic capacitors. To this end, it is necessary to increase the capacitance to size, and therefore, the dielectric layer and the internal electrode layer need to become thinner and thinner.
때문에 적층 세라믹 커패시터를 구성하는 유전체층을 구성하는 결정 입자는 그것을 미립화되면서, 비유전율이 높고, 또한 비유전율의 온도 의존성이 적은 재료 특성이 요구되고 있으며, 구조적으로는 유전체층을 박층화와 고적층화하여, 커패시터의 체적 대비 용량 효율을 높도록 도모하고 있다. Therefore, the crystal grains constituting the dielectric layer constituting the multilayer ceramic capacitor are required to have a high specific dielectric constant and low temperature dependence of the dielectric constant while atomizing them, and structurally, the dielectric layer is thinned and highly laminated, It aims to increase the capacity efficiency compared to the volume of the capacitor.
그러나, 유전체 재료의 박층화 및 고적층화에 따라, 규소산화물 또는 에폭시 성분이 포함되어 있는 도전성 페이스트와 접촉성이 좋지 않아, 적층된 유전체 면적대비 용량 구현 편차가 크게 되는 현상이 나타난다. 즉, 소성 조건에 따라, 규소산화물 또는 에폭시 성분이 포함되어 있는 도전성 페이스트와 유전체층 내에 포함되어 있는 규소산화물 성분과의 뭉침현상이 나타나게 되는 경우가 있다. 따라서, 내부전극과, 외부전극을 구성하는 도전성 페이스트 내의 금속성분과의 전기적 연결이 좋지 않게 되어, 용량편차가 크게 되는 문제점이 나타났다. However, according to the thinning and high lamination of the dielectric material, the contact with the conductive paste containing the silicon oxide or the epoxy component is not good, resulting in a large variation in capacity implementation compared to the laminated dielectric area. That is, depending on the firing conditions, agglomeration of the conductive paste containing the silicon oxide or the epoxy component and the silicon oxide component contained in the dielectric layer may appear. Therefore, the electrical connection between the internal electrode and the metal component in the conductive paste constituting the external electrode becomes poor, resulting in a large capacitance deviation.
한편, 동일 제품 크기에 대해서도, 외부전극이 점유하는 제품크기가 제품의 용량의 0.1% 내지 1%에 이르므로, 규소산화물 또는 에폭시 성분의 비율을 증가시켜, 외부전극을 형성하기 위한 도전성 페이스트의 도포 두께를 낮추는 방안이 검토되고 있다. 이 경우에는 외부전극을 구성하는 도전성 페이스트 내의 금속 함량이 낮아져, 소성 중 규소산화물 또는 에폭시 성분의 뭉침현상은 더욱 크게 되어 제품의 용량 편차를 크게 할 뿐만 아니라, 이후 최종 외부전극 형성 공정인 니켈/전기도금 공정 중 도금되지 않는 문제점이 있다.On the other hand, even for the same product size, since the product size occupied by the external electrode reaches 0.1% to 1% of the capacity of the product, the application of the conductive paste for forming the external electrode by increasing the proportion of silicon oxide or epoxy component Plans to reduce the thickness are under consideration. In this case, the metal content in the conductive paste constituting the external electrode is lowered, so that the agglomeration of silicon oxide or epoxy component during firing becomes larger, thereby increasing the capacity variation of the product, and then forming the final external electrode nickel / electricity. There is a problem in that the plating is not plated.
본 발명은 상술한 문제점을 해결하기 위한 것으로, 본 발명의 목적은 내부전극 및 외부전극의 접촉성능이 향상되어 용량 구현편차가 적고, 등가직렬저항이 작은 적층 세라믹 커패시터 및 그 제조방법에 관한 것이다. SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to improve a contact performance of an internal electrode and an external electrode, and to provide a multilayer ceramic capacitor having a small capacitance implementation deviation and a small equivalent series resistance, and a method of manufacturing the same.
이상과 같은 목적을 달성하기 위한 본 발명의 일 측면에 따른 적층 세라믹 커패시터는 복수의 유전체층 및 내부전극이 교대로 적층된 커패시터 본체; 및 내부전극과 전기적으로 접속되도록 커패시터 본체의 외부표면상에 형성되는 외부전극을 구비하고, 내부전극 및 외부전극 사이에는 금속층이 형성된다. According to an aspect of the present invention, a multilayer ceramic capacitor includes: a capacitor body in which a plurality of dielectric layers and internal electrodes are alternately stacked; And an external electrode formed on an outer surface of the capacitor body so as to be electrically connected to the internal electrode, and a metal layer is formed between the internal electrode and the external electrode.
금속층에는 내부전극에 사용된 물질과 동일한 물질이 사용될 수 있는데, 금속층의 두께는 0.3 ㎛ 내지 10 ㎛인 것이 바람직하다. 금속층의 금속은 니켈일 수 있다. The same material as the material used for the internal electrode may be used for the metal layer, and the thickness of the metal layer is preferably 0.3 μm to 10 μm. The metal of the metal layer may be nickel.
외부전극은 금속분말 및 바인더 수지를 포함할 수 있다. 여기서, 외부전극의 금속분말은 구리, 은 및 니켈로 구성된 군으로부터 선택된 어느 하나의 금속분말일 수 있고, 바인더 수지는 규소산화물 또는 에폭시 수지일 수 있다. 이 때, 바인더 수지에 대한 금속분말의 부피비율은 0.5 내지 10인 것이 바람직하다. The external electrode may include a metal powder and a binder resin. Here, the metal powder of the external electrode may be any metal powder selected from the group consisting of copper, silver and nickel, and the binder resin may be a silicon oxide or an epoxy resin. At this time, the volume ratio of the metal powder to the binder resin is preferably 0.5 to 10.
금속층은 내부전극의 전부 또는 일부와 접촉할 수 있다. The metal layer may contact all or part of the internal electrode.
본 발명의 다른 측면에 따르면, 복수의 유전체층 및 내부전극이 교대로 적층된 커패시터 본체를 형성하는 단계; 커패시터 본체를 소성하는 단계; 내부전극이 외부로 노출되는 면에 금속층을 형성하는 단계; 금속층을 도포하면서, 커패시터 본체의 외부표면상에 외부전극을 형성하는 단계;를 포함하는 적층 세라믹 커패시터 제조방법이 제공된다.According to another aspect of the invention, forming a capacitor body in which a plurality of dielectric layers and internal electrodes are alternately stacked; Firing the capacitor body; Forming a metal layer on a surface where the internal electrode is exposed to the outside; Forming an external electrode on the outer surface of the capacitor body while applying a metal layer; there is provided a multilayer ceramic capacitor manufacturing method comprising a.
금속층을 형성하는 단계는 무전해 도금방법에 의해 수행될 수 있고, 금속층 형성단계 전에, 노출된 내부전극을 표면처리하는 단계;를 더 포함할 수 있다. The forming of the metal layer may be performed by an electroless plating method, and before the metal layer forming step, surface treating the exposed internal electrode.
본 발명에 따른 적층 세라믹 커패시터는 내부전극 및 외부전극 사이에 금속층이 형성되어 있어, 내부전극과 외부전극 사이의 접촉성능이 향상된다. 그에 따라 고용량 적층 세라믹 커패시터에서의 적층 면적에 대한 용량 구현율이 극대화될 수 있고, 내부전극과 외부전극의 전기적 통로가 금속층으로 확보되어, 제품의 저등가직렬저항화가 가능한 효과가 있다. In the multilayer ceramic capacitor according to the present invention, a metal layer is formed between an inner electrode and an outer electrode, thereby improving contact performance between the inner electrode and the outer electrode. Accordingly, the capacity realization rate for the stacked area in the high capacity multilayer ceramic capacitor can be maximized, and the electrical passages between the internal electrodes and the external electrodes are secured by the metal layer, thereby enabling the low equivalent series resistance of the product.
또한, 동일 용량 제품에 대해서 넓은 면적의 유전체층을 적층할 경우, 적층 수를 적게 하거나, 보다 두꺼운 유전체층을 적층할 수 있으므로, 박층화 및 고적층화로 인한 고용량 적층 세라믹 커패시터의 고온 사용 중 절연 파괴 전압의 저하를 비롯한 고온 부하, 고온 무부하 시험 또는 고온 고습 시험 등에서 우수한 내구신뢰성을 나타낼 수 있는 효과가 있다. In addition, when a large area dielectric layer is laminated for the same capacity product, the number of stacked layers or a thicker dielectric layer can be laminated, so that the dielectric breakdown voltage of the high capacity multilayer ceramic capacitor due to the thinning and the high lamination is high. There is an effect that can exhibit excellent durability in high temperature load, high temperature no-load test or high temperature and high humidity test, including degradation.
이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나 본 발명의 실시형태는 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 본 발명의 실시형태는 당업계에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 또한, 본 명세서에 첨부된 도면의 구성요소들은 설명의 편의를 위하여 확대 또는 축소되어 도시되어 있을 수 있음이 고려되어야 한다. Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings. However, embodiments of the present invention may be modified in various other forms, and the scope of the present invention is not limited to the embodiments described below. Embodiments of the present invention are provided to more fully describe the present invention to those skilled in the art. In addition, it should be considered that elements of the drawings attached to the present specification may be enlarged or reduced for convenience of description.
도 1은 본 발명의 일실시예에 따른 적층 세라믹 커패시터의 단면도이다. 본 발명의 일 측면에 따른 적층 세라믹 커패시터(100)는 복수의 유전체층(110) 및 내부전극(120)이 교대로 적층된 커패시터 본체; 및 내부전극(120)과 전기적으로 접속되도록 커패시터 본체의 외부표면상에 형성되는 외부전극(130)을 구비하고, 내부전극(120) 및 외부전극(130) 사이에는 금속층(140)이 형성된다. 1 is a cross-sectional view of a multilayer ceramic capacitor according to an embodiment of the present invention. The multilayer
도 1을 참조하면, 적층 세라믹 커패시터(100)는 유전체층(110) 및 내부전 극(120)이 교대로 적층된 구조를 갖는 커패시터 본체를 갖는다. 도 1에 도시된 적층 세라믹 커패시터(100)의 형상을 기준으로 하여 커패시터 본체의 측면에는 외부전극(130)이 형성되어 있다. Referring to FIG. 1, the multilayer
본 발명의 일실시예에 따른 유전체층(110)은 주성분으로서 티탄산 바륨(BaTiO3)를 포함한다. BaTiO3는 유전률이 높아 초고유전률 발현이 요구되는 적층형 세라믹 커패시터의 유전체로서 사용된다. The
또한, 유전체층(110)은 주성분 이외에 마그네슘 산화물, 바나듐 산화물, 망간 산화물, 또는 바륨 산화물과 같은 금속산화물을 부성분으로서 포함한다. 부성분들은 환원 분위기 소결에 따른 BaTiO3의 내환원성 향상에 기여할 뿐만 아니라 유전체의 상온 및 고온 절연저항을 증가시키거나, BaTiO3 입자의 이상 입성장을 억제하고, 또한 소결조제로서의 역할을 하는 첨가제들이다. 유전체층(110)은 이들 주성분 및 부성분 산화물의 혼합물을 시트 형태로 성형하여 형성된다. In addition to the main component, the
유전체층(110)의 두께는 특별히 한정되어 있지는 않지만, 초박형의 고용량 커패시터를 구현하기 위해 1층당 0.1 ㎛ 내지 1㎛일 수 있다. 바람직하게는, 유전체층(110)은 0.2 내지 2㎛의 두께를 가질 수 있다. 유전체층(110)의 적층수는 특별히 한정되어 있지는 않지만, 초고용량의 커패시터를 구현하기 위해 400층 이상일 수 있다. 바람직하게는, 유전체층(110)의 적층수는 400 내지 1000일 수 있다. The thickness of the
내부전극(120)은 서로 다른 극성을 갖는 두 종류의 내부전극이고, 동일극성을 갖는 내부전극(120)은 커패시터 본체의 동일측면에 노출되도록 적층되어 있다. 내부전극(120)은 금속을 포함하는데, 유전체층(110)의 주성분인 BaTiO3의 유전률 향상을 위하여 비교적 고온에서 소결되어 우수한 도전성을 나타낼 수 있는 니켈(Ni) 또는 니켈 합금을 사용하는 것이 바람직하다. The
외부전극(130)은 커패시터 본체의 동일측면에 노출되어 있는 대응하는 극성의 내부전극(120)과 전기적으로 접촉할 수 있도록 형성된다. 외부전극(130)은 외부전원(미도시)과 전기적으로 접속되어 구동에 필요한 전압을 인가받는다. The
외부전극(130)은 금속분말 및 바인더 수지를 포함할 수 있다. 여기서, 금속분말은 구리, 은 및 니켈로 구성된 군으로부터 선택된 어느 하나의 금속분말일 수 있고, 바인더 수지는 규소산화물 또는 에폭시 수지일 수 있다. The
외부전극(130)에 포함되는 바인더 수지에 대한 금속분말의 부피비율은 0.5 내지 10인 것이 바람직하다. 바인더 수지에 대한 금속분말의 부피비율이 1: 0.5 보다 낮을 경우, 커패시터 본체와의 접착력은 우수하나, 외부전극(130)에 포함되어 있는 금속과 금속층(140)과의 전기적 저항이 커져 제품의 전기적 특성이 불량해질수 있고, 이후 전기 도금공정에서 도금이 되지 않는 현상이 나타날 수 있다. The volume ratio of the metal powder to the binder resin included in the
한편, 바인더 수지에 대한 금속분말의 부피비율이 1:10 보다 높으면, 커패시터 본체와의 접합력에 주요한 영향을 주는 바인더 수지 성분이 부족하여, 외부전극(130)이 탈락될 가능성이 있다. On the other hand, when the volume ratio of the metal powder to the binder resin is higher than 1:10, the binder resin component which has a major influence on the bonding force with the capacitor body is insufficient, so that the
내부전극(120) 및 외부전극(130) 사이에는 금속층(140)이 형성된다. 금속층(140)은 외부로 노출된 내부전극(120)을 도포하면서 형성되어 내부전극(120) 및 외부전극(130)의 접촉성을 향상시킬 수 있다. 금속층(140)은 내부전극(120) 및 외부전극(130)간의 접촉성 및 접착성을 향상시키기 위한 것이므로 금속층(140)은 노출된 내부전극(120) 전체를 도포하도록 형성될 수 있고, 또는 노출된 내부전극(120)의 일부만을 도포하도록 형성될 수 있다. 금속층(140)이 노출된 내부전극(120)의 일부만을 도포하는 경우에 대하여는, 도 2를 참조하여 더 설명하기로 한다. The
금속층(140)에 포함되는 금속은 내부전극(120)에 사용된 물질과 동일한 물질인 것이 바람직하다. 금속층(140)과 내부전극(120)의 금속이 동일한 경우, 보다 우수한 접촉성을 나타낼 수 있다. 내부전극(120)이 Ni일 경우, 금속층(140)의 금속은 Ni인 것이 바람직하다. The metal included in the
금속층(140)의 두께는 0.3 ㎛ 내지 10 ㎛인 것이 바람직하다. 금속층(140)의 두께가 0.3㎛ 미만인 경우에는 내부전극의 노출 밀도개선에 영향을 주지 못하여, 무전해 도금 공법적용의 효과를 보기 어렵다. 반면, 10㎛이상인 경우에는 금속층(140)의 응력으로 커패시터 본체와의 밀착력이 좋지 않게 되며, 형성공정시간, 예를 들어 도금으로 금속층(140)을 형성하는 경우, 도금시간이 장시간화 되어 내부전극(120)극과 유전체층(110)사이의 도금액의 침투 등의 문제로 신뢰성에 악영향을 줄 가능성이 있기 때문이다. The thickness of the
도 2는 본 발명의 일실시예에 따른 적층 세라믹 커패시터의 단면도이다. 도 2에서, 유전체층(210), 내부전극(220) 및 외부전극(230)에 관한 설명은 도 1에 관하여 설명한 것과 동일하므로 그 설명은 생략하기로 한다. 2 is a cross-sectional view of a multilayer ceramic capacitor according to an embodiment of the present invention. In FIG. 2, since the description of the
금속층(240)의 기능을 고려하면, 노출된 내부전극(220) 전부 위에 금속층(240)이 형성되는 것이 바라직하다. 그러나, 금속층(240)이 형성되면, 적층 세라믹 커패시터(200)의 전체 사이즈가 증가될 수 있으므로 경량화 및 초소형화 경향에 불리할 수 있다. 따라서, 도 2와 같이 금속층(240)은 노출된 내부전극(220) 중 일부와 접촉하도록 형성할 수 있다. Considering the function of the
도 3a 내지 도 3c는 본 발명의 일실시예에 따른 적층 세라믹 커패시터의 제 조방법에 제공되는 도면이다. 본 발명의 일실시예에 따른 적층 세라믹 커패시터 제조방법은 복수의 유전체층(310) 및 내부전극(320)을 교대로 적층하여 커패시터 본체를 형성하는 단계; 커패시터 본체를 소성하는 단계; 내부전극(320)이 외부로 노출되는 면에 금속층(340)을 형성하는 단계; 및 금속층(340)을 도포하면서, 커패시터 본체의 외부표면상에 외부전극(330)을 형성하는 단계;를 포함하는 적층 세라믹 커패시터 제조방법이 제공된다. 이하, 도 1내지 도3c를 참조하여 설명하기로 한다. 3A to 3C are diagrams provided for a method of manufacturing a multilayer ceramic capacitor according to an embodiment of the present invention. Method of manufacturing a multilayer ceramic capacitor according to an embodiment of the present invention comprises the steps of alternately stacking a plurality of
도 3a를 참조하면, 적층 세라믹 커패시터(300)를 복수의 유전체층(310) 및 내부전극(320)을 교대로 적층하여 커패시터 본체를 형성한다. 유전체층(310)은 분산제, 고분자 수지, 가소제 등의 불휘발 유기성분인 첨가제를 포함하는 용매 내에 세라믹 유전체 원료분말을 분산시켜 슬러리 상태의 유전체 슬러리를 준비한다. 이 유전체 슬러리를 플라스틱 지지체 필름상에 닥터 블레이드법이나 노즐법 등의 수단을 이용하여 유전체층(310)으로 형성한다.Referring to FIG. 3A, a multilayer
유전체층(310)상에는 내부전극(320)이 형성된다. 유전체층(310)과 내부전극(320)은 서로 교대로 적층된다. 내부전극(320)은 도전성 페이스트를 유전체층(310)상에 스크린 인쇄하여 형성될 수 있다. The
유전체층(310)상에 내부전극(320)을 스크린 인쇄한 경우, 내부전극(320)이 인쇄된 유전체층(310)을 플라스틱 지지체 필름으로부터 박리하여 소정의 크기로 절 단한다. 각 유전체층(310)의 내부전극(320) 위치를 맞추어 여러장 적층한 후, 가압 및 압착하여 커패시터 본체를 형성한다. 그 다음, 커패시터 본체를 소정의 사이즈로 절단하고, 소정의 분위기 및 온도에서 소성한다. When the
소성된 커패시터 본체에서, 내부전극(320)이 외부로 노출되는 면에 금속층(340)을 형성한다(도 3b 참조). 금속층(340)은 무전해 도금공정으로 형성될 수 있다. 금속층(340)을 형성하기 위한 무전해 도금 공정은 다음과 같다. 커패시터 본체 소성 후 커패시터 본체 표면에 존재하는 이물질의 제거를 위해 탈지 및 산세 전처리를 실시한다. 그리고, 노출된 내부전극(320)상에 팔라듐 촉매 처리를 실시한다. 환원형 무전해 도금은 니켈 및 구리를 이용할 수 있고, 니켈의 경우 P 또는 B가 공석되는 환원제를 사용할 수 있다. In the fired capacitor body, a
금속층(340)이 형성되면, 금속층(340) 상부면을 덮도록 금속분말 및 바인더 수지를 포함하는 도전성 페이스트를 커패시터 본체의 외부표면상에 도포하여 외부전극(330)을 형성한다(도 3c 참조). 이후, 외부전극(330) 표면에 니켈 및 주석 전기도금을 수행하여 표면에 금속도금층을 더 형성할 수 있다. When the
도 4 및 도 5는 도 3a의 A부분의 확대도이다. 소성 후 커패시터 본체의 측면에는 내부전극(320)이 노출되어 있다. 그러나, 도 4를 참조하면, 내부전극(320)의 노출부분에 금속성분(322)이 아닌 불순물(321)이 존재할 수 있다. 이러한 불순 물(321)의 존재로 인하여 내부전극(320)의 노출 밀도가 낮아질 수 있어 외부전극(330)을 형성하거나 또는 금속층(340)을 형성하는 경우 전기적 접촉이 불량할 수 있다. 특히, 유전체층(310) 및 내부전극(320)이 박형화될 수록 불순물(321)의 존재로 인한 전기적 접촉불량이 일어날 가능성이 높아지고, 정전용량 산포가 커지게 된다. 4 and 5 are enlarged views of portion A of FIG. 3A. After firing, the
따라서, 본 발명의 일실시예에 따른 적층 세라믹 커패시터 제조방법은 도 5에서와 같이, 금속층(340)을 형성하기 전에 노출된 내부전극(320)을 표면처리하는 단계를 더 포함할 수 있다. 표면처리로 인하여 내부전극(320)의 노출면에 존재하는 불순물(321)이 제거되어 내부전극(320)의 금속성분(322)이 노출된다(A'). Therefore, the method of manufacturing a multilayer ceramic capacitor according to an exemplary embodiment of the present invention may further include surface treating the exposed
도 6은 도 3b의 B부분의 확대도이고, 도 5에서와 같이 내부전극(320)이 표면처리된 후, 금속층(340)을 형성한 것을 나타낸다. 그에 따라, 금속층(340)은 내부전극(320)과 전기적 접촉이 우수한 상태로 형성되어 있다. FIG. 6 is an enlarged view of a portion B of FIG. 3B, and shows that the
<< 실시예Example > >
본 발명에 따른 적층 세라믹 커패시터를 실시예 1내지 4에 따라 제조하고, 금속층을 형성하지 않은 적층 세라믹 커패시터를 비교예 1에 따라 제조하여 양 적층 세라믹 커패시터를 비교분석하였다.The multilayer ceramic capacitors according to the present invention were prepared according to Examples 1 to 4, and the multilayer ceramic capacitors having no metal layer were prepared according to Comparative Example 1 to compare and analyze both multilayer ceramic capacitors.
실시예 1내지 4는 표 1에서 나타낸 바와 같이 금속층의 두께를 달리하여 적층 세라믹 커패시터를 제조하였고, 각 실시예마다 500개의 시료를 제조하여 제품의 용량구현정도와 기판 실장 낙하실험을 통해 외부전극의 고착 강도를 평가하였다. 시료는 6.3V 1㎌ 0.6mm x 0.3mm 적층세라믹 커패시터로 제조하였다. In Examples 1 to 4, the multilayer ceramic capacitors were manufactured by varying the thickness of the metal layer as shown in Table 1, and 500 samples were prepared for each example. Sticking strength was evaluated. Samples were prepared with a 6.3V 1V 0.6mm x 0.3mm multilayer ceramic capacitor.
용량편차(㎋,Cpk)Average capacity,
Capacity deviation (㎋, Cpk)
(외부전극 탈락수/시료수)Board Mount Drop Test
(External electrode dropping water / sample water)
표 1에서 알 수 있듯, 적층 세라믹 커패시터에서 내부전극 및 외부전극 사이에 금속층을 개재시키면, 전기적 접촉성능이 우수하여 평균 용량의 증대를 도모할 뿐만 아니라, 용량 편차가 개선된다. 또한, 기판 실장 낙하 시험에서도 우수한 성능을 나타내었다. As can be seen from Table 1, when the metal layer is interposed between the internal electrode and the external electrode in the multilayer ceramic capacitor, the electrical contact performance is excellent, not only to increase the average capacity but also to improve the capacity variation. Moreover, the outstanding performance was shown also in the board | substrate mounting fall test.
다만, 전술한 바와 같이 금속층 두께가 너무 얇은 실시예 1의 경우, 비교예 1과 유사한 평균용량을 나타내었고, 금속층 두께가 너무 두꺼운 실시예 4의 경우는 오히려 외부전극이 탈락되는 경우가 나타났다. 그에 따라 금속층 두께는 0.3 ㎛ 내지 10㎛인 것이 바람직함을 알 수 있었다. However, as described above, in Example 1, where the metal layer thickness was too thin, the average capacity was similar to that of Comparative Example 1, and in Example 4, where the metal layer thickness was too thick, the external electrode was rather dropped. Accordingly, it was found that the metal layer thickness is preferably 0.3 μm to 10 μm.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니라, 첨부된 청구범위에 의해 해석되어야 한다. 또한, 본 발명에 대하여 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것 당해 기술분야의 통상의 지식을 가진 자에게 자명할 것이다.The invention is not to be limited by the foregoing embodiments and the accompanying drawings, but should be construed by the appended claims. In addition, it will be apparent to those skilled in the art that various forms of substitution, modification, and alteration are possible with respect to the present invention without departing from the technical spirit of the present invention described in the claims.
도 1은 본 발명의 일실시예에 따른 적층 세라믹 커패시터의 단면도이다. 1 is a cross-sectional view of a multilayer ceramic capacitor according to an embodiment of the present invention.
도 2는 본 발명의 일실시예에 따른 적층 세라믹 커패시터의 단면도이다. 2 is a cross-sectional view of a multilayer ceramic capacitor according to an embodiment of the present invention.
도 3a 내지 도 3c는 본 발명의 일실시예에 따른 적층 세라믹 커패시터의 제조방법에 제공되는 도면이다. 3A to 3C are views provided to a method of manufacturing a multilayer ceramic capacitor according to an embodiment of the present invention.
도 4 및 도 5는 도 3a의 A부분의 확대도이다. 4 and 5 are enlarged views of portion A of FIG. 3A.
도 6은 도 3b의 B부분의 확대도이다. 6 is an enlarged view of a portion B of FIG. 3B.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
100 적층 세라믹 커패시터 110 유전체층100 multilayer
120 내부전극 130 외부전극120
140 금속층 140 metal layer
Claims (12)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080079044A KR101018240B1 (en) | 2008-08-12 | 2008-08-12 | Multi-layered ceramic capacitor and manufacturing method of the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080079044A KR101018240B1 (en) | 2008-08-12 | 2008-08-12 | Multi-layered ceramic capacitor and manufacturing method of the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20100020314A KR20100020314A (en) | 2010-02-22 |
| KR101018240B1 true KR101018240B1 (en) | 2011-03-03 |
Family
ID=42090396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080079044A KR101018240B1 (en) | 2008-08-12 | 2008-08-12 | Multi-layered ceramic capacitor and manufacturing method of the same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101018240B1 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101532114B1 (en) * | 2011-11-11 | 2015-06-29 | 삼성전기주식회사 | Multi-layered ceramic electronic parts |
| WO2015115878A1 (en) * | 2014-02-03 | 2015-08-06 | 주식회사 엘지화학 | Winding-type stacked body for condenser with high capacitance and stacked winding-type condenser using same |
| WO2020060062A1 (en) * | 2018-09-19 | 2020-03-26 | 한국전기연구원 | Ceramic element using metal oxide and method for manufacturing same |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101245347B1 (en) * | 2011-12-29 | 2013-03-25 | 삼화콘덴서공업주식회사 | Multi layer ceramic capacitor |
| KR101983130B1 (en) | 2012-09-06 | 2019-05-28 | 삼성전기주식회사 | Multi-layered ceramic capacitor and manufacturing method thereof |
| KR101922879B1 (en) * | 2017-04-04 | 2018-11-29 | 삼성전기 주식회사 | Multilayered capacitor |
| US10319527B2 (en) | 2017-04-04 | 2019-06-11 | Samsung Electro-Mechanics Co., Ltd. | Multilayer capacitor |
| JP6841267B2 (en) * | 2018-06-04 | 2021-03-10 | 株式会社村田製作所 | Mounting structure of multilayer ceramic capacitors and multilayer ceramic capacitors |
| KR20220163610A (en) | 2021-06-03 | 2022-12-12 | 삼성전기주식회사 | Multilayered capacitor |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05304042A (en) * | 1992-04-28 | 1993-11-16 | Matsushita Electric Ind Co Ltd | Layered ceramic capacitor and manufacture thereof |
| KR20000076982A (en) * | 1999-03-29 | 2000-12-26 | 가와다 미쓰구 | Multi layer ceramic electronic part |
| KR20030089725A (en) * | 2002-02-28 | 2003-11-22 | 가부시키가이샤 무라타 세이사쿠쇼 | Method for manufacturing multilayer ceramic electronic component |
| KR20050121669A (en) * | 2003-02-21 | 2005-12-27 | 가부시키가이샤 무라타 세이사쿠쇼 | Laminate type ceramic electronic component and method of producing the same |
-
2008
- 2008-08-12 KR KR1020080079044A patent/KR101018240B1/en active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05304042A (en) * | 1992-04-28 | 1993-11-16 | Matsushita Electric Ind Co Ltd | Layered ceramic capacitor and manufacture thereof |
| KR20000076982A (en) * | 1999-03-29 | 2000-12-26 | 가와다 미쓰구 | Multi layer ceramic electronic part |
| KR20030089725A (en) * | 2002-02-28 | 2003-11-22 | 가부시키가이샤 무라타 세이사쿠쇼 | Method for manufacturing multilayer ceramic electronic component |
| KR20050121669A (en) * | 2003-02-21 | 2005-12-27 | 가부시키가이샤 무라타 세이사쿠쇼 | Laminate type ceramic electronic component and method of producing the same |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101532114B1 (en) * | 2011-11-11 | 2015-06-29 | 삼성전기주식회사 | Multi-layered ceramic electronic parts |
| WO2015115878A1 (en) * | 2014-02-03 | 2015-08-06 | 주식회사 엘지화학 | Winding-type stacked body for condenser with high capacitance and stacked winding-type condenser using same |
| US10784049B2 (en) | 2014-02-03 | 2020-09-22 | Lg Chem, Ltd. | Winding-type stacked body for condenser with high electrostatic capacitance and stacked winding-type condenser using the same |
| WO2020060062A1 (en) * | 2018-09-19 | 2020-03-26 | 한국전기연구원 | Ceramic element using metal oxide and method for manufacturing same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20100020314A (en) | 2010-02-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| USRE49747E1 (en) | Multilayer ceramic electronic component to be embedded in board, manufacturing method thereof, and printed circuit board having multilayer ceramic electronic component embedded therein | |
| KR101018240B1 (en) | Multi-layered ceramic capacitor and manufacturing method of the same | |
| US9685272B2 (en) | Multilayer ceramic capacitor having multilayer external electrodes and board having the same | |
| US10163568B2 (en) | Multilayer ceramic capacitor, method of fabrication thereof and circuit board having electronic component mounted thereon | |
| US8248752B2 (en) | Multilayer ceramic capacitor | |
| US9972439B2 (en) | Ceramic electronic component and method of manufacturing the same | |
| KR101823246B1 (en) | Multi-layered ceramic electronic part and board for mounting the same | |
| CN104658756B (en) | Multilayer ceramic electronic component and the plate for being provided with multilayer ceramic electronic component thereon | |
| US20140043724A1 (en) | Multilayer ceramic electronic part and fabricating method thereof | |
| US20130250480A1 (en) | Multi-layer ceramic electronic component and method of manufacturing the same | |
| US20130258546A1 (en) | Multilayer ceramic electronic component and fabrication method thereof | |
| US8331079B2 (en) | Multilayer ceramic capacitor and method of manufacturing the same | |
| EP2822008A2 (en) | Multilayer ceramic capacitor with improves sizes and board having the same mounted thereon | |
| KR101197787B1 (en) | A Multi-Layered Ceramic Capacitor and a manufacturing method thereof | |
| KR20150018650A (en) | Multi-layered ceramic electronic part, board for mounting the same and manufacturing method thereof | |
| KR20110067509A (en) | Paste compound for termination electrode and multilayer ceramic capacitor comprising the same and manufactuaring method thereof | |
| US20110141658A1 (en) | Multilayer ceramic capacitor | |
| KR101719838B1 (en) | CONDUCTIVE RESIN COMPOSITION and MULTILAYER CERAMIC COMPONENTS HAVING THE SAME | |
| US9466424B2 (en) | Paste for external electrode, multilayer ceramic electronic component, and method of manufacturing the same | |
| CN103887063A (en) | Multilayer ceramic electronic component | |
| JP2006210590A (en) | Laminated ceramic capacitor and its manufacturing method | |
| KR20120043501A (en) | A laminated ceramic electronic parts and a manufacturing method thereof | |
| KR20140024584A (en) | Conductive paste composition for internal electrode and multilayer ceramic electronic component containing the same | |
| US20140098454A1 (en) | Multilayered ceramic electronic component and method of manufacturing the same | |
| KR20200002124A (en) | Multi-layered ceramic capacitor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| J201 | Request for trial against refusal decision | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20131224 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20150202 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20160111 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20170102 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20180102 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20190103 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20200102 Year of fee payment: 10 |