KR101013549B1 - Stacked semiconductor package and method of manufacturing the same - Google Patents

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Abstract

적층 반도체 패키지 및 이의 제조 방법이 개시되어 있다. 적층 반도체 패키지는 제1 영역 및 상기 제1 영역의 주변을 따라 배치된 제2 영역을 갖는 제1 반도체 칩 몸체, 상기 제1 영역에 배치된 제1 본딩 패드들, 상기 각 제1 본딩 패드들과 전기적으로 연결되며 상기 제2 영역으로 연장된 제1 재배선들을 갖는 제1 반도체 칩, 상기 제2 영역에 배치된 상기 각 제1 재배선들의 일부에 기둥 형상으로 배치된 연결 전극들 및 상기 제1 영역 상에 배치된 제2 반도체 칩 몸체, 상기 제2 반도체 칩 몸체의 상면에 배치된 제2 본딩 패드들 및 상기 각 제2 본딩 패드들과 전기적으로 연결되며 상기 상면과 만나는 측면으로 연장되어 상기 각 연결 전극들과 전기적으로 접속된 제2 재배선들을 갖는 제2 반도체 칩을 포함한다.Laminated semiconductor packages and methods for manufacturing the same are disclosed. The multilayer semiconductor package includes a first semiconductor chip body having a first region and a second region disposed along the periphery of the first region, first bonding pads disposed in the first region, and the respective first bonding pads; A first semiconductor chip electrically connected to each other and having first redistribution lines extending into the second region, connecting electrodes arranged in a column shape on a portion of each of the first redistribution lines disposed in the second region, and the first A second semiconductor chip body disposed on an area, second bonding pads disposed on an upper surface of the second semiconductor chip body, and extending to a side surface electrically connected to the second bonding pads and meeting the upper surface; And a second semiconductor chip having second redistribution electrically connected to the connection electrodes.

Description

적층 반도체 패키지 및 이의 제조 방법{STACKED SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}Multilayer semiconductor package and its manufacturing method {STACKED SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}

본 발명은 적층 반도체 패키지 및 이의 제조 방법에 관한 것이다.The present invention relates to a laminated semiconductor package and a method of manufacturing the same.

최근 들어, 방대한 데이터를 저장 및 방대한 데이터를 단시간 내 처리하는 것이 가능한 반도체 칩 및 반도체 칩을 포함하는 반도체 패키지가 개발되고 있다.Recently, semiconductor packages including semiconductor chips and semiconductor chips capable of storing massive data and processing massive data in a short time have been developed.

최근에는 복수개의 반도체 칩들을 적층 및 적층 된 반도체 칩들을 전기적으로 연결하여 데이터 저장 용량 및 데이터 처리 속도를 보다 향상시킨 적층 반도체 패키지가 개발되고 있다.Recently, a multilayer semiconductor package has been developed, in which a plurality of semiconductor chips are stacked and the stacked semiconductor chips are electrically connected to each other to further improve data storage capacity and data processing speed.

복수개의 반도체 칩들이 적층 된 적층 반도체 패키지를 제조하기 위해서는 적층 된 반도체 칩들을 전기적으로 연결해야 하고, 적층 된 각 반도체 칩들은 각 반도체 칩들을 관통하는 관통 전극들에 의하여 전기적으로 연결된다.In order to manufacture a stacked semiconductor package in which a plurality of semiconductor chips are stacked, the stacked semiconductor chips must be electrically connected, and the stacked semiconductor chips are electrically connected by through electrodes penetrating through the semiconductor chips.

그러나, 각 반도체 칩들을 관통하는 관통 전극은 매우 작은 사이즈를 갖기 때문에 적층 된 복수개의 반도체 칩들을 전기적으로 접합할 때, 접합 신뢰성이 크게 감소 되어 반도체 칩들 간 접합 불량이 빈번하게 발생 될 뿐만 아니라 각 반도체 칩들로 인가되는 데이터 신호, 칩 선택 신호 또는 전원 신호들이 관통 전극을 통과할 때 왜곡되어 적층 반도체 패키지에 포함된 각 반도체 칩들이 오동작 되는 문제점을 갖는다.However, since the through electrode penetrating each of the semiconductor chips has a very small size, when the plurality of stacked semiconductor chips are electrically bonded, the bonding reliability is greatly reduced, resulting in frequent defects between the semiconductor chips, Data signals, chip selection signals, or power signals applied to the chips are distorted when passing through the through electrodes, thereby causing malfunctions of the semiconductor chips included in the multilayer semiconductor package.

본 발명의 하나의 목적은 도전성 와이어 또는 반도체 칩을 관통하는 관통 전극 없이 복수개의 반도체 칩들을 전기적으로 연결한 적층 반도체 패키지를 제공한다.One object of the present invention is to provide a laminated semiconductor package in which a plurality of semiconductor chips are electrically connected without a conductive electrode or a through electrode penetrating the semiconductor chip.

본 발명의 다른 목적은 상기 적층 반도체 패키지의 제조 방법을 제공한다.Another object of the present invention is to provide a method of manufacturing the laminated semiconductor package.

본 발명에 따른 적층 반도체 패키지는 제1 영역 및 상기 제1 영역의 주변을 따라 배치된 제2 영역을 갖는 제1 반도체 칩 몸체, 상기 제1 영역에 배치된 제1 본딩 패드들, 상기 각 제1 본딩 패드들과 전기적으로 연결되며 상기 제2 영역으로 연장된 제1 재배선들을 갖는 제1 반도체 칩, 상기 제2 영역에 배치된 상기 각 제1 재배선들의 일부에 기둥 형상으로 배치된 연결 전극들 및 상기 제1 영역 상에 배치된 제2 반도체 칩 몸체, 상기 제2 반도체 칩 몸체의 상면에 배치된 제2 본딩 패드들 및 상기 각 제2 본딩 패드들과 전기적으로 연결되며 상기 상면과 만나는 측면으로 연장되어 상기 각 연결 전극들과 전기적으로 접속된 제2 재배선들을 갖는 제2 반도체 칩을 포함한다.The multilayer semiconductor package according to the present invention includes a first semiconductor chip body having a first region and a second region disposed along the periphery of the first region, first bonding pads disposed in the first region, and each of the first regions. A first semiconductor chip electrically connected to bonding pads and having first redistribution lines extending into the second region, and connecting electrodes arranged in a columnar shape on a portion of the first redistribution lines disposed in the second region And a second semiconductor chip body disposed on the first region, second bonding pads disposed on an upper surface of the second semiconductor chip body, and side surfaces electrically connected to the second bonding pads and meeting the upper surface. And a second semiconductor chip having second rewiring extending to be electrically connected to each of the connection electrodes.

적층 반도체 패키지의 상기 제2 영역은 스크라이브 라인이다.The second region of the laminated semiconductor package is a scribe line.

적층 반도체 패키지의 상기 각 연결 전극들은 상기 제1 반도체 칩 몸체의 상면에 대하여 수직 한 방향으로 배치된 원기둥 형상 및 다각 기둥 형상 중 어느 하나를 갖는다.The connection electrodes of the multilayer semiconductor package may have any one of a cylindrical shape and a polygonal column shape disposed in a direction perpendicular to the top surface of the first semiconductor chip body.

적층 반도체 패키지의 상기 제1 영역은, 평면상에서 보았을 때, 사각형 형상을 갖고, 상기 각 연결 전극들은 상기 제1 영역의 적어도 하나의 에지를 따라 배치된다.The first region of the multilayer semiconductor package has a quadrangular shape when viewed in plan view, and each of the connection electrodes is disposed along at least one edge of the first region.

적층 반도체 패키지는 상기 각 연결 전극들 및 상기 각 제2 연결 전극들과 대응하는 각 제2 재배선들 사이에 개재된 접속 부재를 더 포함한다.The multilayer semiconductor package further includes a connection member interposed between each of the connection electrodes and each of the second redistribution lines corresponding to the second connection electrodes.

적층 반도체 패키지의 상기 접속 부재는 솔더를 포함한다.The connection member of the laminated semiconductor package includes solder.

적층 반도체 패키지의 상기 제1 반도체 칩은 제1 두께를 갖고, 상기 제2 반도체 칩은 상기 제1 두께보다 얇은 제2 두께를 갖는다.The first semiconductor chip of the multilayer semiconductor package has a first thickness, and the second semiconductor chip has a second thickness that is thinner than the first thickness.

적층 반도체 패키지는 상기 제2 반도체 칩 몸체 상에 배치된 제3 반도체 칩 몸체, 상기 제3 반도체 칩 몸체상에 배치된 제3 본딩 패드들 및 상기 각 제3 본딩 패드들과 전기적으로 연결되며 상기 제3 반도체 칩 몸체의 측면으로 연장되어 상기 각 연결 전극들과 전기적으로 접속된 제3 재배선들을 갖는 제3 반도체 칩을 더 포함한다.The multilayer semiconductor package is electrically connected to a third semiconductor chip body disposed on the second semiconductor chip body, third bonding pads disposed on the third semiconductor chip body, and the third bonding pads. And a third semiconductor chip extending to a side of the third semiconductor chip body and having third redistribution lines electrically connected to the respective connection electrodes.

적층 반도체 패키지는 상기 제2 반도체 칩의 상기 상면을 덮는 절연층, 상기 절연층 상에 배치되며, 상기 각 연결 부재들과 전기적으로 연결된 볼 랜드 패턴 및상기 볼 랜드 패턴의 볼 랜드부 상에 접속된 도전볼을 더 포함한다.The multilayer semiconductor package is disposed on the insulating layer covering the upper surface of the second semiconductor chip, the insulating layer, and connected to the ball land pattern electrically connected to the connection members and the ball land portion of the ball land pattern. It further includes a challenge ball.

본 발명에 따른 적층 반도체 패키지의 제조 방법은 제1 본딩 패드들을 갖는 제1 반도체 칩들 및 상기 제1 반도체 칩들의 사이에 형성된 스크라이브 라인들을 갖는 웨이퍼를 제조하는 단계, 상기 제1 본딩 패드들과 전기적으로 연결되고 상기 스크라이브 라인으로 연장된 제1 재배선들을 형성하는 단계, 상기 스크라이브 라인 과 대응하는 상기 각 제1 재배선들 상에 상기 웨이퍼로부터 수직한 방향으로 배치된 기둥 형상의 연결 부재들을 형성하는 단계 및 상면에 형성된 제2 본딩 패드들 및 상기 각 제2 본딩 패드들과 전기적으로 연결되며 상기 상면과 만나는 측면으로 연장되어 상기 각 연결 전극들과 전기적으로 접속되는 제2 재배선들을 갖는 제2 반도체 칩을 상기 제1 반도체 칩 상에 배치하는 단계를 포함한다.A method of manufacturing a multilayer semiconductor package according to the present invention includes manufacturing a wafer having first semiconductor chips having first bonding pads and scribe lines formed between the first semiconductor chips, the first bonding pads being electrically connected with the first bonding pads. Forming first redistribution lines connected to and extending to the scribe line, forming pillar-shaped connecting members disposed in a direction perpendicular to the wafer on each of the first redistribution lines corresponding to the scribe lines; A second semiconductor chip having second bonding pads formed on an upper surface and second redistribution lines electrically connected to each of the second bonding pads and extending to a side surface that meets the upper surface and electrically connected to the respective connecting electrodes; And disposing on the first semiconductor chip.

상기 연결 부재들을 형성하는 단계는 상기 스크라이브 라인과 대응하는 상기 제1 재배선의 일부를 노출하는 관통홀들을 갖는 마스크를 형성하는 단계, 상기 마스크를 이용하여 상기 각 관통홀들 내에 금속을 채우는 단계 및 상기 마스크를 상기 웨이퍼로부터 제거하는 단계를 포함한다.The forming of the connecting members may include forming a mask having through holes exposing a portion of the first redistribution line corresponding to the scribe line, filling a metal in the through holes using the mask, and Removing a mask from the wafer.

적층 반도체 패키지의 상기 금속은 도금 공정에 의하여 상기 각 관통홀들 내에 채워진다.The metal of the laminated semiconductor package is filled in the through holes by a plating process.

상기 연결 부재들을 형성하는 단계는 상기 웨이퍼를 덮는 금속막을 형성하는 단계, 상기 금속막 상에 스크라이브 라인과 대응하는 상기 제1 재배선의 일부를 덮는 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 식각 마스크로서 이용하여 상기 금속막을 패터닝하는 단계 및 상기 포토레지스트 패턴을 상기 웨이퍼로부터 제거하는 단계를 포함한다.The forming of the connection members may include forming a metal film covering the wafer, forming a photoresist pattern covering a portion of the first redistribution line corresponding to a scribe line on the metal film, and etching the photoresist pattern. Patterning the metal film using a mask and removing the photoresist pattern from the wafer.

적층 반도체 패키지의 상기 금속막은 스퍼터링 공정에 의하여 형성된다.The metal film of the laminated semiconductor package is formed by a sputtering process.

상기 제2 반도체 칩을 상기 제1 반도체 칩 상에 배치하는 단계 이후, 상기 연결 부재 및 상기 제2 재배선 사이에 접속 부재를 이용하여 상기 연결 부재 및 상기 제2 재배선을 전기적으로 연결하는 단계를 더 포함한다.After arranging the second semiconductor chip on the first semiconductor chip, electrically connecting the connection member and the second redistribution using a connection member between the connection member and the second redistribution line. It includes more.

상기 제2 반도체 칩의 상면 상에 배치된 상기 제2 재배선은 덮고, 상기 제2 반도체 칩의 측면 상에 배치된 상기 제2 재배선은 노출하는 절연막을 형성하는 단계, 상기 절연막 상에 상기 각 연결 부재와 연결되며 볼 랜드부를 갖는 볼 랜드 패턴을 형성하는 단계 및 상기 볼 랜드부에 도전볼을 어탯치 하는 단계를 더 포함한다.Forming an insulating film covering the second redistribution line disposed on the upper surface of the second semiconductor chip and exposing the second redistribution line disposed on the side surface of the second semiconductor chip; And forming a ball land pattern connected to the connection member and having a ball land portion, and attaching a conductive ball to the ball land portion.

본 발명에 따르면, 하부에 배치된 반도체 칩에 연결 부재를 형성하고, 연결 부재를 이용하여 각 반도체 칩들을 전기적으로 연결함으로써 별도의 도전성 와이어 또는 관통 전극 없이 각 반도체 칩들을 전기적으로 연결하여 적층 반도체 패키지의 신뢰성 및 수율을 보다 향상시킨다.According to the present invention, by forming a connection member on a semiconductor chip disposed below, and electrically connecting each semiconductor chip using the connection member to electrically connect each semiconductor chip without a separate conductive wire or through-electrode, the laminated semiconductor package Further improves the reliability and yield.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 적층 반도체 패키지 및 이의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명에 따른 적층 반도체 패키지 및 이의 제조 방법을 다양한 다른 형태로 구현할 수 있을 것이다.Hereinafter, a multilayer semiconductor package and a method of manufacturing the same according to embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the following embodiments, and is commonly known in the art. Those having the present invention may implement the multilayer semiconductor package and its manufacturing method according to the present invention in various other forms without departing from the technical spirit of the present invention.

도 1은 본 발명의 일실시예에 의한 적층 반도체 패키지를 도시한 단면도이다.1 is a cross-sectional view illustrating a multilayer semiconductor package according to an embodiment of the present invention.

도 1을 참조하면, 적층 반도체 패키지(400)는 제1 반도체 칩(100), 연결 전극(200)들 및 제2 반도체 칩(300)을 포함한다. 이에 더하여 적층 반도체 패키 지(400)는 접속 부재(370)를 더 포함할 수 있다.Referring to FIG. 1, the multilayer semiconductor package 400 includes a first semiconductor chip 100, connection electrodes 200, and a second semiconductor chip 300. In addition, the multilayer semiconductor package 400 may further include a connection member 370.

제1 반도체 칩(100)은 제1 반도체 칩 몸체(110), 제1 본딩 패드(120)들 및 제1 재배선(130)들을 포함한다.The first semiconductor chip 100 includes a first semiconductor chip body 110, first bonding pads 120, and first rewiring 130.

제1 반도체 칩 몸체(110)는, 예를 들어, 직육면체 형상을 갖는다. 따라서, 제1 반도체 칩 몸체(110)는 상면(112), 상면(112)과 대향 하는 하면(114) 및 상면(112)과 하면(114)들을 연결하는 측면(116)들을 포함한다.The first semiconductor chip body 110 has, for example, a rectangular parallelepiped shape. Thus, the first semiconductor chip body 110 includes an upper surface 112, a lower surface 114 facing the upper surface 112, and side surfaces 116 connecting the upper surface 112 and the lower surface 114.

제1 반도체 칩 몸체(110)는 제1 영역(FR) 및 제2 영역(SR)을 갖고, 제1 반도체 칩 몸체(110)는, 예를 들어, 제1 두께(T1)를 가질 수 있다.The first semiconductor chip body 110 may have a first region FR and a second region SR, and the first semiconductor chip body 110 may have, for example, a first thickness T1.

제1 영역(FR)은 제1 반도체 칩 몸체(110)의 상면(112)의 중앙 부분에 배치된다. 제1 영역(FR)은, 평면상에서 보았을 때, 사각형 형상을 가질 수 있다. 제2 영역(SR)은 제1 반도체 칩 몸체(110)의 상면(112) 상에 배치되고, 제2 영역(SR)은 제1 영역(FR)의 주변을 따라 배치된다. 본 실시예에서, 제2 영역(SR)은, 예를 들어, 스크라이브 라인의 일부이다.The first region FR is disposed in the central portion of the upper surface 112 of the first semiconductor chip body 110. The first region FR may have a quadrangular shape when viewed on a plane. The second region SR is disposed on the upper surface 112 of the first semiconductor chip body 110, and the second region SR is disposed along the periphery of the first region FR. In the present embodiment, the second region SR is, for example, part of a scribe line.

제1 본딩 패드(120)들은 제1 반도체 칩 몸체(110)의 상면(112)의 제1 영역(FR) 내에 배치된다. 예를 들어, 제1 본딩 패드(120)들은 상면(112)의 중앙부를 따라 배치된다.The first bonding pads 120 are disposed in the first region FR of the upper surface 112 of the first semiconductor chip body 110. For example, the first bonding pads 120 are disposed along the center portion of the upper surface 112.

제1 재배선(130)들은 제1 반도체 칩 몸체(110)의 상면(112) 상에 배치된다. 각 제1 본딩 패드(120)들에는 각 제1 재배선(130)의 일측 단부가 전기적으로 연결되고, 각 제1 재배선(130)의 상기 일측 단부와 대향 하는 타측 단부는 제1 영역(FR)으로부터 제2 영역(SR)으로 연장된다.The first redistribution 130 is disposed on the upper surface 112 of the first semiconductor chip body 110. One end of each first redistribution 130 is electrically connected to each of the first bonding pads 120, and the other end facing the one end of each first redistribution 130 is formed in the first region FR. ) Extends to the second region SR.

제1 재배선(130)은, 평면상에서 보았을 때, 제1 반도체 칩 몸체(110)의 상면(112) 상에 방사상으로 형성될 수 있다.The first rewiring 130 may be radially formed on the upper surface 112 of the first semiconductor chip body 110 when viewed in plan view.

본 실시예에서, 제2 영역(SR) 내에 배치된 제1 재배선(130)들의 상기 각 타측 단부들은 제2 영역(SR)에서 상호 동일한 간격으로 이격 될 수 있다. 이와 다르게, 제2 영역(SR) 내에 배치된 제1 재배선(130)들의 상기 각 타측 단부들은 제2 영역(SR) 내에서 서로 다른 간격으로 형성될 수 있다.In the present embodiment, the other end portions of the first redistribution lines 130 disposed in the second area SR may be spaced apart from each other at the same interval in the second area SR. Alternatively, the other end portions of the first redistribution lines 130 disposed in the second region SR may be formed at different intervals in the second region SR.

연결 전극(200)은 제1 반도체 칩 몸체(110)의 상면(112)의 제2 영역(SR) 상에 배치된 제1 재배선(130) 상에 배치되고, 이 결과 각 제1 재배선(130)들 및 각 연결 전극(200)들은 전기적으로 연결된다.The connection electrode 200 is disposed on the first redistribution 130 disposed on the second region SR of the upper surface 112 of the first semiconductor chip body 110. As a result, each first redistribution ( 130 and each connection electrode 200 are electrically connected.

본 실시예에서, 각 연결 전극(200)들은, 예를 들어, 기둥 형상을 갖고, 기둥 형상을 갖는 각 연결 전극(200)들은 제1 반도체 칩 몸체(110)의 상면(112)에 대하여 실질적으로 수직한 방향으로 배치된다. 각 연결 전극(200)들은, 예를 들어, 원기둥 형상 또는 다각 기둥 형상을 갖는다.In the present embodiment, each of the connection electrodes 200 has, for example, a columnar shape, and each of the connection electrodes 200 having the columnar shape is substantially formed with respect to the upper surface 112 of the first semiconductor chip body 110. It is arranged in a vertical direction. Each connection electrode 200 has, for example, a cylindrical shape or a polygonal column shape.

본 실시예에서, 연결 전극(200)으로서 사용될 수 있는 물질의 예로서는 금, 금 합금, 은, 은 합금, 알루미늄, 알루미늄 합금, 구리 및 구리 합금 등을 들 수 있다.In this embodiment, examples of the material that can be used as the connection electrode 200 include gold, gold alloys, silver, silver alloys, aluminum, aluminum alloys, copper and copper alloys, and the like.

본 실시예에서, 각 제1 재배선(130)들과 접속된 각 연결 전극(200)의 일측 단부와 대향 하는 타측 단부는, 예를 들어, 제1 반도체 칩 몸체(110)의 상면(112)과 동일한 평면상에 배치될 수 있다. 이와 다르게, 각 연결 전극(200)의 상기 타측 단부는 제1 반도체 칩 몸체(110)의 상면(112)으로부터 지정된 높이로 돌출될 수 있 다.In this embodiment, the other end facing one end of each connection electrode 200 connected to each of the first redistribution 130 is, for example, the top surface 112 of the first semiconductor chip body 110. May be disposed on the same plane as. Alternatively, the other end of each connection electrode 200 may protrude to a predetermined height from the upper surface 112 of the first semiconductor chip body 110.

제2 반도체 칩(300)은 제2 반도체 칩 몸체(310), 제2 본딩 패드(320)들 및 제2 재배선(330)을 포함한다.The second semiconductor chip 300 includes a second semiconductor chip body 310, second bonding pads 320, and a second redistribution 330.

제2 반도체 칩 몸체(310)는, 예를 들어, 직육면체 형상을 갖는다. 따라서, 제2 반도체 칩 몸체(310)는 상면(312), 상면(312)과 대향 하는 하면(314) 및 상면(312)과 하면(314)들을 연결하는 측면(316)들을 포함한다.The second semiconductor chip body 310 has, for example, a rectangular parallelepiped shape. Thus, the second semiconductor chip body 310 includes an upper surface 312, a lower surface 314 facing the upper surface 312, and side surfaces 316 connecting the upper surface 312 and the lower surface 314.

제2 반도체 칩 몸체(310)는 제1 반도체 칩 몸체(110)의 제1 영역(FR) 상에 배치된다. 본 실시예에서, 제2 반도체 칩 몸체(310)의 형상 및 면적은 제1 영역(FR)의 형상 및 면적과 실질적으로 동일하다. 본 실시예에서, 제2 반도체 칩 몸체(310)는, 예를 들어, 제1 두께(T1)보다 얇은 제2 두께(T2)를 갖는다.The second semiconductor chip body 310 is disposed on the first region FR of the first semiconductor chip body 110. In the present embodiment, the shape and area of the second semiconductor chip body 310 are substantially the same as the shape and area of the first region FR. In the present embodiment, the second semiconductor chip body 310 has a second thickness T2 that is thinner than the first thickness T1, for example.

제2 본딩 패드(320)들은 제2 반도체 칩 몸체(310)의 상면(312) 상에 배치된다. 예를 들어, 제2 본딩 패드(320)들은 제2 반도체 칩 몸체(310)의 상면(312)의 중앙부를 따라 배치된다.The second bonding pads 320 are disposed on the top surface 312 of the second semiconductor chip body 310. For example, the second bonding pads 320 are disposed along the center portion of the upper surface 312 of the second semiconductor chip body 310.

제2 재배선(330)들은 제2 반도체 칩 몸체(310)의 상면(312) 상에 배치된다. 각 제2 본딩 패드(320)들에는 각 제2 재배선(330)의 일측 단부가 전기적으로 연결되고, 각 제2 재배선(330)의 상기 일측 단부와 대향 하는 타측 단부는 제2 반도체 칩 몸체(310)의 상면(312)으로부터 상면(312)과 만나는 적어도 하나의 측면(316)들을 따라 연장된다. 본 실시예에서, 제2 반도체 칩 몸체(310)의 측면(316)들로 연장된 제2 재배선(330)의 길이는 제2 반도체 칩 몸체(310)의 두께와 실질적으로 동일하거나 제2 반도체 칩 몸체(310)의 두께보다 짧은 길이를 가질 수 있다.The second redistribution 330 is disposed on the top surface 312 of the second semiconductor chip body 310. One end of each second rewiring 330 is electrically connected to each of the second bonding pads 320, and the other end facing the one end of each second rewiring 330 is a second semiconductor chip body. It extends along at least one side face 316 that meets top face 312 from top face 312 of 310. In the present embodiment, the length of the second redistribution 330 extending to the side surfaces 316 of the second semiconductor chip body 310 is substantially the same as the thickness of the second semiconductor chip body 310 or the second semiconductor. It may have a length shorter than the thickness of the chip body (310).

제2 반도체 칩 몸체(310)의 적어도 하나의 측면(316)들로 연장된 각 제2 재배선(330)들은 제1 반도체 칩 몸체(110) 상에 배치된 각 연결 부재(220)들과 마주하는 위치에 배치된다.Each second redistribution 330 extending to at least one side surface 316 of the second semiconductor chip body 310 faces each connection member 220 disposed on the first semiconductor chip body 110. It is arranged in a position to.

상호 마주하는 각 연결 부재(220) 및 각 제2 재배선(330)들 사이에는 접속 부재(370)가 배치된다. 접속 부재(370)로서 사용될 수 있는 물질의 예로서는 솔더를 포함할 수 있다.The connection member 370 is disposed between each connection member 220 and each second rewiring 330 facing each other. Examples of materials that can be used as the connection member 370 can include solder.

한편, 본 실시예에 따른 적층 반도체 패키지(400)는 절연층(340), 볼 랜드 패턴(350) 및 도전볼(360)을 더 포함한다.Meanwhile, the multilayer semiconductor package 400 according to the present exemplary embodiment further includes an insulating layer 340, a ball land pattern 350, and a conductive ball 360.

절연층(340)은 제2 반도체 칩 몸체(310)의 측면(316) 상에 배치된 제2 재배선(330)은 노출하고 제2 반도체 칩 몸체(310)의 상면(312) 상에 배치된 제2 재배선(330)은 덮는다. 본 실시예에서, 절연층(340)은 유기막 및/또는 무기막일 수 있다.The insulating layer 340 exposes the second redistribution 330 disposed on the side surface 316 of the second semiconductor chip body 310 and is disposed on the top surface 312 of the second semiconductor chip body 310. The second redistribution 330 covers. In the present embodiment, the insulating layer 340 may be an organic layer and / or an inorganic layer.

볼 랜드 패턴(350)들은 절연층(340) 상에 배치된다. 각 볼 랜드 패턴(350)들의 일부는 연결 부재(220)와 전기적으로 연결되고, 볼 랜드 패턴(350)들에는, 예를 들어, 원판 형상을 갖는 볼 랜드부를 갖는다. 본 실시예에서, 볼 랜드부는, 예를 들어, JEDEC(Joint Electron Device Engineering Council) 규정에 따라 절연층(340) 상에 배치된다.The ball land patterns 350 are disposed on the insulating layer 340. A part of each ball land pattern 350 is electrically connected to the connecting member 220, and the ball land patterns 350 have a ball land part having a disc shape, for example. In this embodiment, the ball land portion is disposed on the insulating layer 340 according to, for example, the Joint Electron Device Engineering Council (JEDEC) regulations.

도전볼(360)은 볼 랜드 패턴(350)의 볼 랜드부 상에 배치된다. 본 실시예에서, 도전볼(360)은, 예를 들어, 저융점을 갖는 솔더를 포함할 수 있다.The conductive ball 360 is disposed on the ball land portion of the ball land pattern 350. In the present embodiment, the conductive ball 360 may include, for example, a solder having a low melting point.

도 2는 본 발명의 다른 실시예에 의한 적층 반도체 패키지를 도시한 단면도 이다. 본 발명의 일실시예에 의한 적층 반도체 패키지는 제3 반도체 칩을 제외하면 앞서 도 1을 통해 설명된 적층 반도체 패키지와 실질적으로 동일하다. 따라서, 본 실시예에서 앞서 설명된 실시예와 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조부호를 부여하기로 한다.2 is a cross-sectional view illustrating a laminated semiconductor package according to another embodiment of the present invention. The multilayer semiconductor package according to the embodiment of the present invention is substantially the same as the multilayer semiconductor package described with reference to FIG. 1 except for the third semiconductor chip. Therefore, in the present embodiment, duplicate descriptions of the same elements as the above-described embodiments will be omitted, and the same names and the same reference numerals will be given to the same elements.

도 2를 참조하면, 적층 반도체 패키지(400)는 제1 반도체 칩(100), 연결 부재(200), 제2 반도체 칩(300) 및 제3 반도체 칩(500)을 포함한다.Referring to FIG. 2, the multilayer semiconductor package 400 includes a first semiconductor chip 100, a connection member 200, a second semiconductor chip 300, and a third semiconductor chip 500.

제3 반도체 칩(500)은 제2 반도체 칩(300) 상에 배치된다. 제3 반도체 칩(500)은 제3 반도체 칩 몸체(510), 제3 본딩 패드(520)들 및 제3 재배선(530)을 포함한다.The third semiconductor chip 500 is disposed on the second semiconductor chip 300. The third semiconductor chip 500 includes a third semiconductor chip body 510, third bonding pads 520, and a third redistribution 530.

제3 반도체 칩 몸체(510)는, 예를 들어, 직육면체 형상을 갖는다. 따라서, 제3 반도체 칩 몸체(510)는 상면(512), 상면(512)과 대향 하는 하면(514) 및 상면(512)과 하면(514)들을 연결하는 측면(516)들을 포함한다.The third semiconductor chip body 510 has, for example, a rectangular parallelepiped shape. Accordingly, the third semiconductor chip body 510 includes an upper surface 512, a lower surface 514 facing the upper surface 512, and side surfaces 516 connecting the upper surface 512 and the lower surface 514.

제3 반도체 칩 몸체(510)는 제2 반도체 칩 몸체(310) 상에 배치된다. 본 실시예에서, 제3 반도체 칩 몸체(510)의 형상 및 면적은 제2 반도체 칩 몸체(310)의 형상 및 면적과 실질적으로 동일하다. 본 실시예에서, 제3 반도체 칩 몸체(510)는, 예를 들어, 제1 두께(T1)보다 얇은 상기 제2 두께(T2)를 갖는다.The third semiconductor chip body 510 is disposed on the second semiconductor chip body 310. In the present embodiment, the shape and area of the third semiconductor chip body 510 are substantially the same as the shape and area of the second semiconductor chip body 310. In the present embodiment, the third semiconductor chip body 510 has, for example, the second thickness T2 that is thinner than the first thickness T1.

제3 본딩 패드(520)들은 제3 반도체 칩 몸체(510)의 상면(512) 상에 배치된다. 예를 들어, 제5 본딩 패드(520)들은 제3 반도체 칩 몸체(510)의 상면(512)의 중앙부를 따라 배치된다.The third bonding pads 520 are disposed on the top surface 512 of the third semiconductor chip body 510. For example, the fifth bonding pads 520 are disposed along the center portion of the upper surface 512 of the third semiconductor chip body 510.

제3 재배선(530)들은 제3 반도체 칩 몸체(510)의 상면(512) 상에 배치된다. 각 제3 본딩 패드(520)들에는 각 제3 재배선(530)의 일측 단부가 전기적으로 연결되고, 각 제3 재배선(530)의 상기 일측 단부와 대향 하는 타측 단부는 제3 반도체 칩 몸체(510)의 상면(512)으로부터 상면(512)과 만나는 적어도 하나의 측면(516)들을 따라 연장된다. 본 실시예에서, 제3 반도체 칩 몸체(510)의 측면(516)들로 연장된 제3 재배선(530)의 길이는 제3 반도체 칩 몸체(510)의 두께와 실질적으로 동일하거나 제3 반도체 칩 몸체(510)의 두께보다 짧은 길이를 가질 수 있다.The third redistribution lines 530 are disposed on the top surface 512 of the third semiconductor chip body 510. One end of each third rewiring 530 is electrically connected to each of the third bonding pads 520, and the other end facing the one end of each third rewiring 530 is a third semiconductor chip body. It extends along at least one side 516 that meets top surface 512 from top surface 512 of 510. In this embodiment, the length of the third redistribution 530 extending to the side surfaces 516 of the third semiconductor chip body 510 is substantially the same as the thickness of the third semiconductor chip body 510 or the third semiconductor. It may have a length shorter than the thickness of the chip body 510.

제3 반도체 칩 몸체(510)의 적어도 하나의 측면(516)들로 연장된 각 제3 재배선(530)들은 각 연결 부재(220)들과 마주하는 위치에 배치된다. 본 실시예에서, 각 연결 부재(220)들의 길이는 각 제2 및 제3 반도체 칩 몸체(310,510)들의 두께의 합과 실질적으로 동일하고, 각 연결 부재(220) 및 제2 및 제3 재배선(330,530)들 사이에는 각각 접속 부재(370)가 배치된다. 접속 부재(370)로서 사용될 수 있는 물질의 예로서는 솔더를 포함할 수 있다.Each third redistribution 530 extending to at least one side surface 516 of the third semiconductor chip body 510 is disposed at a position facing the connection members 220. In this embodiment, the length of each connection member 220 is substantially equal to the sum of the thicknesses of the respective second and third semiconductor chip bodies 310 and 510, and each connection member 220 and the second and third rewiring The connection member 370 is disposed between the 330 and 530, respectively. Examples of materials that can be used as the connection member 370 can include solder.

제3 반도체 칩 몸체(510)의 상면(512) 상에는 각각 절연층(340), 볼 랜드부를 갖고 각 연결 부재(220)들과 전기적으로 접속된 볼 랜드 패턴(350) 및 볼 랜드부에 접속된 도전볼(360)들이 배치된다.On the upper surface 512 of the third semiconductor chip body 510, an insulating layer 340 and a ball land part are respectively connected to the ball land pattern 350 and the ball land part electrically connected to the connection members 220. The conductive balls 360 are disposed.

도 3 내지 도 9들은 본 발명의 일실시예에 의한 적층 반도체 패키지의 제조 방법을 도시한 평면도들 및 단면도들이다.3 to 9 are plan views and cross-sectional views illustrating a method of manufacturing a multilayer semiconductor package according to an embodiment of the present invention.

도 3을 참조하면, 반도체 칩 제조 공정들에 의하여 웨이퍼(101) 상에는 복수개의 제1 반도체 칩(100)들이 제조되고, 제1 반도체 칩(100)들의 사이에는 웨이 퍼(101)로부터 제1 반도체 칩(100)들을 분리하기 위한 스크라이브 라인(102)들이 형성된다. 이하, 스크라이브 라인(102)들에 의하여 정의된 제1 반도체 칩(100)이 형성된 영역을 도 4에 도시된 바와 같이 제1 영역(FR)으로서 정의하기로 하고 제1 반도체 칩(100)들을 사이에 형성된 영역을 제2 영역(SR)으로서 정의하기로 한다.Referring to FIG. 3, a plurality of first semiconductor chips 100 are manufactured on a wafer 101 by semiconductor chip manufacturing processes, and a first semiconductor from a wafer 101 is interposed between the first semiconductor chips 100. Scribe lines 102 are formed to separate the chips 100. Hereinafter, a region in which the first semiconductor chip 100 defined by the scribe lines 102 is formed is defined as the first region FR, as shown in FIG. 4, and the first semiconductor chip 100 is interposed therebetween. The region formed in the second region SR will be defined.

도 4를 다시 참조하면, 웨이퍼(101) 상에 형성된 각 제1 반도체 칩(100)들의 제1 반도체 칩 몸체(110)의 상면(112) 상에는 각각 제1 본딩 패드(120)들이 형성된다. 제1 본딩 패드(120)들은 제1 반도체 칩 몸체(110)의 상면(112) 중앙에 2열로 배치된다.Referring back to FIG. 4, first bonding pads 120 are formed on the top surface 112 of the first semiconductor chip body 110 of each of the first semiconductor chips 100 formed on the wafer 101. The first bonding pads 120 are disposed in two rows at the center of the upper surface 112 of the first semiconductor chip body 110.

웨이퍼(101) 상에 제1 본딩 패드(120)들을 포함하는 제1 반도체 칩(100)들이 형성된 후, 각 제1 반도체 칩(100)들에는, 평면상에서 보았을 때, 라인 형상을 갖는 제1 재배선(130)들이 형성된다. 각 제1 재배선(130)들은, 예를 들어, 도금 공정에 의하여 형성될 수 있다.After the first semiconductor chips 100 including the first bonding pads 120 are formed on the wafer 101, each of the first semiconductor chips 100 has a first cultivation having a line shape when viewed in plan view. Lines 130 are formed. Each first redistribution 130 may be formed by, for example, a plating process.

각 제1 재배선(130)들의 일측 단부는 각 제1 본딩 패드(120)들과 전기적으로 연결되고, 각 제1 재배선(130)들의 상기 일측 단부와 대향 하는 타측 단부는 제1 반도체 칩(100)의 상면(112)을 따라 제2 영역(SR) 상에 배치된다.One end of each first redistribution 130 is electrically connected to each of the first bonding pads 120, and the other end of the first redistribution 130 facing the one end of the first redistribution 130 is formed of a first semiconductor chip ( It is disposed on the second region SR along the upper surface 112 of the 100.

제1 재배선(130)들이 형성된 제1 반도체 칩(100)들을 갖는 웨이퍼(101)가 제조된 후, 각 제1 반도체 칩(100)들 상에는 연결 부재(200)들이 형성된다.After the wafer 101 having the first semiconductor chips 100 on which the first redistributions 130 are formed is manufactured, the connection members 200 are formed on the first semiconductor chips 100.

연결 부재(200)를 형성하기 위해서, 도 4에 도시된 바와 같이 웨이퍼(101) 상에는 전면적에 걸쳐 제1 반도체 칩(100)들을 덮는 포토레지스트 필름(미도시)이 스핀 코팅 공정 등에 의하여 형성된다. 포토레지스트 필름은 노광 공정 및 현상 공 정을 포함하는 포토 공정에 의하여 패터닝 되어 웨이퍼(101) 상에는 포토레지스트 패턴(210)이 형성된다.In order to form the connection member 200, a photoresist film (not shown) covering the first semiconductor chips 100 over the entire surface of the wafer 101 is formed by a spin coating process as illustrated in FIG. 4. The photoresist film is patterned by a photo process including an exposure process and a development process to form a photoresist pattern 210 on the wafer 101.

포토레지스트 패턴(210)은 복수개의 관통홀(212)들을 갖고, 각 관통홀(212)들은 제2 영역(SR)에 배치된 각 제1 재배선(130)들의 상기 각 타측 단부들과 대응하는 부분에 형성되고, 이로 인해 각 제1 재배선(130)들의 상기 각 타측 단부들은 외부에 노출된다. 본 실시예에서, 각 관통홀(212)들은, 평면상에서 보았을 때, 원형 또는 다각형 형상을 갖는다.The photoresist pattern 210 has a plurality of through holes 212, and each of the through holes 212 corresponds to the other end portions of the respective first redistribution lines 130 disposed in the second region SR. Formed in the portion, whereby the respective other ends of the respective first redistribution 130 are exposed to the outside. In the present embodiment, each of the through holes 212 has a circular or polygonal shape when viewed in a plane.

각 제1 재배선(130)들의 각 타측 단부들이 노출된 후, 포토레지스트 패턴(210)을 마스크로서 이용하여 각 관통홀(212)들의 내부에는 금속이 채워진다. 본 실시예에서, 관통홀(212) 내에 형성되는 금속은, 예를 들어, 도금 공정에 의하여 형성된다.After the other ends of the first redistribution lines 130 are exposed, metal is filled in the through holes 212 using the photoresist pattern 210 as a mask. In the present embodiment, the metal formed in the through hole 212 is formed by, for example, a plating process.

본 실시예에서, 금속은, 예를 들어, 제1 반도체 칩 몸체(110)의 상면(212)에 대하여 실질적으로 수직 한 방향으로 배치되며, 금속은, 예를 들어, 원기둥 형상 또는 다각 기둥 형상으로 형성된다. 본 실시예에서, 금속의 높이는 후술 될 제2 반도체 칩의 높이와 실질적으로 동일할 수 있다.In this embodiment, the metal is disposed, for example, in a direction substantially perpendicular to the top surface 212 of the first semiconductor chip body 110, and the metal is, for example, in a cylindrical shape or a polygonal column shape. Is formed. In this embodiment, the height of the metal may be substantially the same as the height of the second semiconductor chip to be described later.

웨이퍼(101) 상에 형성된 포토레지스트 패턴(210)은 애싱 공정 또는 스트립 공정에 의하여 웨이퍼(101)로부터 제거되어, 도 5 및 도 6에 도시된 바와 같이 제1 반도체 칩(100)의 제1 재배선(130)과 전기적으로 연결된 연결 부재(200)가 제1 재배선(130) 상에 형성된다.The photoresist pattern 210 formed on the wafer 101 is removed from the wafer 101 by an ashing process or a strip process, so that the first cultivation of the first semiconductor chip 100 as shown in FIGS. 5 and 6. A connection member 200 electrically connected to the line 130 is formed on the first redistribution 130.

이와 다르게, 연결 부재(200)를 형성하기 위해서, 도 7에 도시된 바와 같이, 각 제1 반도체 칩(100)들에 제1 재배선(130)들이 형성된 후, 웨이퍼(101) 상에는 각 제1 반도체 칩(100)들을 덮는 금속막(220)이 형성된다. 본 실시예에서, 금속막(220)은, 예를 들어, 스퍼터링 공정, 화학 기상 증착 공정 등에 의하여 형성될 수 있다. 금속막(220)의 두께는 후술 될 제2 반도체 칩의 높이와 실질적으로 동일할 수 있다.Alternatively, in order to form the connection member 200, as shown in FIG. 7, after the first redistribution 130 is formed on each of the first semiconductor chips 100, each first on the wafer 101 is formed. The metal film 220 covering the semiconductor chips 100 is formed. In the present embodiment, the metal film 220 may be formed by, for example, a sputtering process, a chemical vapor deposition process, or the like. The thickness of the metal film 220 may be substantially the same as the height of the second semiconductor chip to be described later.

제1 반도체 칩(100)들을 덮는 금속막(220)이 웨이퍼(101) 상에 형성된 후, 금속막(220) 상에는 포토레지스트 필름(미도시)이 배치되고, 포토레지스트 필름은 노광 공정 및 현상 공정을 포함하는 포토 공정에 의하여 패터닝 되어 금속막(220) 상에는 포토레지스트 패턴(225)이 형성된다. 포토레지스트 패턴(225)은 제2 영역(SR)에 배치된 각 제1 재배선(130)들의 상기 각 타측 단부들과 대응하는 부분에 배치된다. 본 실시예에서, 포토레지스트 패턴(225)은, 예를 들어, 원기둥 형상 또는 다각 기둥 형상을 가질 수 있다.After the metal film 220 covering the first semiconductor chips 100 is formed on the wafer 101, a photoresist film (not shown) is disposed on the metal film 220, and the photoresist film is exposed and developed. The photoresist pattern 225 is formed on the metal film 220 by being patterned by a photo process including the photoresist. The photoresist pattern 225 is disposed at portions corresponding to the other end portions of the first redistribution lines 130 disposed in the second region SR. In the present embodiment, the photoresist pattern 225 may have, for example, a cylindrical shape or a polygonal column shape.

포토레지스트 패턴(225)이 형성된 후, 금속막(220)은 포토레지스트 패턴(225)을 식각 마스크로 이용하여 패터닝 되고, 이 결과 제1 반도체 칩(100)에는 도 5에 도시된 바와 같이 각 제1 재배선(130)들의 상기 타측 단부와 전기적으로 연결된 연결 부재(200)가 배치된다.After the photoresist pattern 225 is formed, the metal film 220 is patterned by using the photoresist pattern 225 as an etching mask. As a result, the first semiconductor chip 100 is formed as shown in FIG. 5. The connection member 200 electrically connected to the other end of the first redistribution 130 is disposed.

연결 부재(200)가 형성된 후, 연결 부재(200)의 상면에 잔류 된 포토레지스트 패턴(225)은 애싱 공정 또는 스트립 공정에 의하여 연결 부재(200)로부터 제거된다.After the connection member 200 is formed, the photoresist pattern 225 remaining on the top surface of the connection member 200 is removed from the connection member 200 by an ashing process or a strip process.

도 8을 참조하면, 웨이퍼(101) 상에 배치된 각 제1 반도체 칩(100)들 상에 배치되는 제2 반도체 칩(300)들이 제조된다.Referring to FIG. 8, second semiconductor chips 300 disposed on the first semiconductor chips 100 disposed on the wafer 101 are manufactured.

제2 반도체 칩(300)들은 제2 본딩 패드(320) 및 제2 재배선(330)들을 포함한다. 제2 반도체 칩(300)들은 제1 영역(FR)과 실질적으로 동일한 형상 및 동일한 면적을 갖는다. 각 제2 본딩 패드(320)들은 제2 반도체 칩(300)의 상면의 중앙부에 2 열로 배치된다.The second semiconductor chips 300 may include the second bonding pads 320 and the second redistribution lines 330. The second semiconductor chips 300 have substantially the same shape and the same area as the first region FR. Each of the second bonding pads 320 is disposed in two rows at the center of the upper surface of the second semiconductor chip 300.

일측 단부가 각 제2 본딩 패드(320)들과 전기적으로 연결된 제2 재배선(330)들은 제2 반도체 칩(300)들의 상면을 따라 제2 반도체 칩(300)의 측면으로 연장된다.The second redistribution lines 330 having one end electrically connected to the respective second bonding pads 320 extend to the side surface of the second semiconductor chip 300 along the upper surface of the second semiconductor chips 300.

본 실시예에서, 제2 재배선(330) 중 제2 반도체 칩(300)의 측면으로 연장된 부분은 제1 반도체 칩(100)에 배치된 연결 부재(200)와 마주한다.In the present exemplary embodiment, a portion of the second redistribution 330 extending to the side of the second semiconductor chip 300 faces the connection member 200 disposed on the first semiconductor chip 100.

도 9를 참조하면, 제2 반도체 칩(300)은 웨이퍼(101) 상에 배치된 각 제1 반도체 칩(100)의 제1 영역(FR) 상에 배치되고, 이로 인해 제2 반도체 칩(300)의 제2 재배선(330)은 연결 부재(200)와 전기적으로 접속된다.Referring to FIG. 9, the second semiconductor chip 300 is disposed on the first region FR of each of the first semiconductor chips 100 disposed on the wafer 101, thereby causing the second semiconductor chip 300 to be disposed. The second redistribution 330 of () is electrically connected to the connecting member 200.

제2 반도체 칩(300)이 제1 반도체 칩(100)의 제1 영역(FR) 상에 배치된 후, 연결 부재(200) 및 제2 재배선(330)의 사이에는 도 1에 도시된 바와 같이 접속 부재(370)가 배치된다. 접속 부재(370)는, 예를 들어, 솔더를 포함할 수 있다. 연결 부재(200) 및 제2 재배선(330) 사이에 배치된 접속 부재(370)는 리플로우 공정 등에 의하여 연결 부재(200) 및 제2 재배선(330)을 전기적으로 연결한다.After the second semiconductor chip 300 is disposed on the first region FR of the first semiconductor chip 100, the second semiconductor chip 300 is disposed between the connection member 200 and the second redistribution 330 as shown in FIG. 1. Similarly, the connection member 370 is disposed. The connection member 370 may include solder, for example. The connection member 370 disposed between the connection member 200 and the second redistribution 330 electrically connects the connection member 200 and the second redistribution 330 by a reflow process or the like.

이어서, 도 1에 도시된 바와 같이, 제2 반도체 칩(300)의 상면 상에는 전면적에 걸쳐 절연층(340)이 형성된다. 절연층(340)은, 예를 들어, 유기막 및/또는 무 기막일 수 있다.Subsequently, as shown in FIG. 1, an insulating layer 340 is formed over the entire surface of the second semiconductor chip 300. The insulating layer 340 may be, for example, an organic film and / or an inorganic film.

절연층(340) 상에는 도금 공정 또는 금속막 패터닝 공정에 의하여 볼 랜드부를 갖는 볼 랜드 패턴(350)이 형성되고, 볼 랜드 패턴(350) 상에는 솔더를 포함하는 도전볼(360)이 부착된다.A ball land pattern 350 having a ball land portion is formed on the insulating layer 340 by a plating process or a metal film patterning process, and a conductive ball 360 including solder is attached to the ball land pattern 350.

비록 본 실시예에서는 제1 반도체 칩(100) 상에 하나의 제2 반도체 칩(300)이 부착되는 것이 도시 및 설명되었지만, 이와 다르게, 제1 반도체 칩(100) 상에는 적어도 두 개의 제2 반도체 칩(300)들이 적층 되고, 제2 반도체 칩(300)들을 각각 연결 부재(200)로 연결하여도 무방하다.Although it is shown and described that one second semiconductor chip 300 is attached to the first semiconductor chip 100 in the present embodiment, alternatively, at least two second semiconductor chips are mounted on the first semiconductor chip 100. The 300 may be stacked, and the second semiconductor chips 300 may be connected to the connection member 200, respectively.

이상에서 상세하게 설명한 바에 의하면, 하부에 배치된 반도체 칩에 연결 부재를 형성하고, 연결 부재를 이용하여 각 반도체 칩들을 전기적으로 연결함으로써 별도의 도전성 와이어 또는 관통 전극 없이 각 반도체 칩들을 전기적으로 연결하여 적층 반도체 패키지의 신뢰성 및 수율을 보다 향상시킨다.As described above in detail, a connection member is formed on a semiconductor chip disposed below, and each semiconductor chip is electrically connected using the connection member to electrically connect each semiconductor chip without a separate conductive wire or through electrode. The reliability and yield of the laminated semiconductor package are further improved.

앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.In the detailed description of the present invention described above with reference to the embodiments of the present invention, those skilled in the art or those skilled in the art having ordinary knowledge in the scope of the present invention described in the claims and It will be appreciated that various modifications and variations can be made in the present invention without departing from the scope of the art.

도 1은 본 발명의 일실시예에 의한 적층 반도체 패키지를 도시한 단면도이다.1 is a cross-sectional view illustrating a multilayer semiconductor package according to an embodiment of the present invention.

도 2는 본 발명의 다른 실시예에 의한 적층 반도체 패키지를 도시한 단면도이다.2 is a cross-sectional view illustrating a laminated semiconductor package according to another embodiment of the present invention.

도 3 내지 도 9들은 본 발명의 일실시예에 의한 적층 반도체 패키지의 제조 방법을 도시한 평면도들 및 단면도들이다.3 to 9 are plan views and cross-sectional views illustrating a method of manufacturing a multilayer semiconductor package according to an embodiment of the present invention.

Claims (16)

제1 영역 및 상기 제1 영역의 주변을 따라 배치된 제2 영역을 갖는 제1 반도체 칩 몸체, 상기 제1 영역에 배치된 제1 본딩 패드들, 상기 각 제1 본딩 패드들과 전기적으로 연결되며 상기 제2 영역으로 연장된 제1 재배선들을 갖는 제1 반도체 칩;A first semiconductor chip body having a first region and a second region disposed along the periphery of the first region, first bonding pads disposed in the first region, and electrically connected to each of the first bonding pads A first semiconductor chip having first redistribution lines extending into the second region; 상기 제2 영역에 배치된 상기 각 제1 재배선들의 일부에 기둥 형상으로 배치된 연결 전극들; 및Connection electrodes arranged in a columnar shape on a portion of each of the first redistribution lines disposed in the second region; And 상기 제1 영역 상에 배치된 제2 반도체 칩 몸체, 상기 제2 반도체 칩 몸체의 상면에 배치된 제2 본딩 패드들 및 상기 각 제2 본딩 패드들과 전기적으로 연결되며 상기 상면과 만나는 측면으로 연장되어 상기 각 연결 전극들과 전기적으로 접속된 제2 재배선들을 갖는 제2 반도체 칩; 및A second semiconductor chip body disposed on the first region, second bonding pads disposed on an upper surface of the second semiconductor chip body, and extending to a side surface electrically connected to the second bonding pads and meeting the upper surface; A second semiconductor chip having second redistribution lines electrically connected to the connection electrodes; And 상기 각 연결 전극들 및 상기 각 연결 전극들과 대응하는 각 제2 재배선들 사이에 개재된 접속 부재를 포함하는 적층 반도체 패키지.And a connection member interposed between each of the connection electrodes and each of the second redistribution lines corresponding to the connection electrodes. 제1항에 있어서,The method of claim 1, 상기 제2 영역은 스크라이브 라인인 것을 특징으로 하는 적층 반도체 패키지.And the second region is a scribe line. 제1항에 있어서,The method of claim 1, 상기 각 연결 전극들은 상기 제1 반도체 칩 몸체의 상면에 대하여 수직 한 방향으로 배치된 원기둥 형상 및 다각 기둥 형상 중 어느 하나를 갖는 것을 특징으 로 하는 적층 반도체 패키지.Each of the connection electrodes may have any one of a cylindrical shape and a polygonal column shape disposed in a direction perpendicular to an upper surface of the first semiconductor chip body. 제1항에 있어서,The method of claim 1, 상기 제1 영역은, 평면상에서 보았을 때, 사각형 형상을 갖고, 상기 각 연결 전극들은 상기 제1 영역의 적어도 하나의 에지를 따라 배치된 것을 특징으로 하는 적층 반도체 패키지.The first region has a quadrangular shape when viewed in plan view, and each of the connection electrodes is disposed along at least one edge of the first region. 삭제delete 제1항에 있어서,The method of claim 1, 상기 접속 부재는 솔더를 포함하는 것을 특징으로 하는 적층 반도체 패키지.The connecting member comprises a solder, laminated semiconductor package, characterized in that. 제1항에 있어서,The method of claim 1, 상기 제1 반도체 칩은 제1 두께를 갖고, 상기 제2 반도체 칩은 상기 제1 두께보다 얇은 제2 두께를 갖는 것을 특징으로 하는 적층 반도체 패키지.And wherein the first semiconductor chip has a first thickness and the second semiconductor chip has a second thickness that is thinner than the first thickness. 제1항에 있어서,The method of claim 1, 상기 제2 반도체 칩 몸체 상에 배치된 제3 반도체 칩 몸체, 상기 제3 반도체 칩 몸체상에 배치된 제3 본딩 패드들 및 상기 각 제3 본딩 패드들과 전기적으로 연결되며 상기 제3 반도체 칩 몸체의 측면으로 연장되어 상기 각 연결 전극들과 전기적으로 접속된 제3 재배선들을 갖는 제3 반도체 칩을 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.A third semiconductor chip body disposed on the second semiconductor chip body, third bonding pads disposed on the third semiconductor chip body and the third bonding pads electrically connected to the third semiconductor chip body And a third semiconductor chip extending to a side of the third semiconductor chip, wherein the third semiconductor chips have third redistribution lines electrically connected to the connection electrodes. 제1항에 있어서,The method of claim 1, 상기 제2 반도체 칩의 상기 상면을 덮는 절연층;An insulating layer covering the upper surface of the second semiconductor chip; 상기 절연층 상에 배치되며, 상기 각 연결 부재들과 전기적으로 연결된 볼 랜드 패턴; 및A ball land pattern disposed on the insulating layer and electrically connected to the connection members; And 상기 볼 랜드 패턴의 볼 랜드부 상에 접속된 도전볼을 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.And a conductive ball connected to the ball land portion of the ball land pattern. 제1 본딩 패드들을 갖는 제1 반도체 칩들 및 상기 제1 반도체 칩들의 사이에 형성된 스크라이브 라인들을 갖는 웨이퍼를 제조하는 단계;Fabricating a wafer having first semiconductor chips having first bonding pads and scribe lines formed between the first semiconductor chips; 상기 제1 본딩 패드들과 전기적으로 연결되고 상기 스크라이브 라인으로 연장된 제1 재배선들을 형성하는 단계;Forming first redistribution lines electrically connected to the first bonding pads and extending to the scribe line; 상기 스크라이브 라인과 대응하는 상기 각 제1 재배선들 상에 상기 웨이퍼로부터 수직한 방향으로 배치된 기둥 형상의 연결 부재들을 형성하는 단계;Forming pillar-shaped connecting members disposed in a direction perpendicular to the wafer on the respective first redistribution lines corresponding to the scribe lines; 상면에 형성된 제2 본딩 패드들 및 상기 각 제2 본딩 패드들과 전기적으로 연결되며 상기 상면과 만나는 측면으로 연장되어 상기 각 연결 전극들과 전기적으로 접속되는 제2 재배선들을 갖는 제2 반도체 칩을 상기 제1 반도체 칩 상에 배치하는 단계; 및A second semiconductor chip having second bonding pads formed on an upper surface and second redistribution lines electrically connected to each of the second bonding pads and extending to a side surface that meets the upper surface and electrically connected to the respective connecting electrodes; Disposing on the first semiconductor chip; And 상기 연결 부재 및 상기 제2 재배선 사이에 접속 부재를 이용하여 상기 연결 부재 및 상기 제2 재배선을 전기적으로 연결하는 단계를 포함하는 적층 반도체 패키지의 제조 방법.Electrically connecting the connection member and the second rewiring using a connection member between the connection member and the second redistribution. 제10항에 있어서,The method of claim 10, 상기 연결 부재들을 형성하는 단계는 상기 스크라이브 라인과 대응하는 상기 제1 재배선의 일부를 노출하는 관통홀들을 갖는 마스크를 형성하는 단계;The forming of the connecting members may include forming a mask having through holes exposing a portion of the first redistribution line corresponding to the scribe line; 상기 마스크를 이용하여 상기 각 관통홀들 내에 금속을 채우는 단계; 및Filling metal into each of the through holes using the mask; And 상기 마스크를 상기 웨이퍼로부터 제거하는 단계를 포함하는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법.Removing the mask from the wafer. 제11항에 있어서,The method of claim 11, 상기 금속은 도금 공정에 의하여 상기 각 관통홀들 내에 채워지는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법.And the metal is filled in each of the through holes by a plating process. 제10항에 있어서,The method of claim 10, 상기 연결 부재들을 형성하는 단계는 상기 웨이퍼를 덮는 금속막을 형성하는 단계;The forming of the connection members may include forming a metal film covering the wafer; 상기 금속막 상에 스크라이브 라인과 대응하는 상기 제1 재배선의 일부를 덮는 포토레지스트 패턴을 형성하는 단계;Forming a photoresist pattern on the metal layer to cover a portion of the first redistribution line corresponding to the scribe line; 상기 포토레지스트 패턴을 식각 마스크로서 이용하여 상기 금속막을 패터닝하는 단계; 및Patterning the metal layer using the photoresist pattern as an etching mask; And 상기 포토레지스트 패턴을 상기 웨이퍼로부터 제거하는 단계를 포함하는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법.Removing the photoresist pattern from the wafer. 제13항에 있어서,The method of claim 13, 상기 금속막은 스퍼터링 공정에 의하여 형성되는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법.And said metal film is formed by a sputtering process. 삭제delete 제10항에 있어서,The method of claim 10, 상기 제2 반도체 칩의 상면 상에 배치된 상기 제2 재배선은 덮고, 상기 제2 반도체 칩의 측면 상에 배치된 상기 제2 재배선은 노출하는 절연막을 형성하는 단계;Forming an insulating film covering the second redistribution disposed on the upper surface of the second semiconductor chip and exposing the second redistribution disposed on the side surface of the second semiconductor chip; 상기 절연막 상에 상기 각 연결 부재와 연결되며 볼 랜드부를 갖는 볼 랜드 패턴을 형성하는 단계; 및Forming a ball land pattern connected to each of the connection members and having a ball land portion on the insulating layer; And 상기 볼 랜드부에 도전볼을 어탯치 하는 단계를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법.And attaching a conductive ball to the ball land portion.
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