KR101013549B1 - Stacked semiconductor package and method of manufacturing the same - Google Patents

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KR101013549B1
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김성철
이하나
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주식회사 하이닉스반도체
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적층 반도체 패키지 및 이의 제조 방법이 개시되어 있다. Stacking a semiconductor package and a manufacturing method thereof is the disclosure. 적층 반도체 패키지는 제1 영역 및 상기 제1 영역의 주변을 따라 배치된 제2 영역을 갖는 제1 반도체 칩 몸체, 상기 제1 영역에 배치된 제1 본딩 패드들, 상기 각 제1 본딩 패드들과 전기적으로 연결되며 상기 제2 영역으로 연장된 제1 재배선들을 갖는 제1 반도체 칩, 상기 제2 영역에 배치된 상기 각 제1 재배선들의 일부에 기둥 형상으로 배치된 연결 전극들 및 상기 제1 영역 상에 배치된 제2 반도체 칩 몸체, 상기 제2 반도체 칩 몸체의 상면에 배치된 제2 본딩 패드들 및 상기 각 제2 본딩 패드들과 전기적으로 연결되며 상기 상면과 만나는 측면으로 연장되어 상기 각 연결 전극들과 전기적으로 접속된 제2 재배선들을 갖는 제2 반도체 칩을 포함한다. Stacked semiconductor package of the first bonding pad disposed on the first semiconductor chip body, the first region having a second area located along the perimeter of the first region and the first region, and the respective first bonding pad electrically connected to the second of the connection electrodes disposed in said each of the pillar in a part of the first planting lines arranged on the first semiconductor chip, said second region having a first cultivation lines extending in the second region and the first the second semiconductor chip body, the second bonding pads disposed on a top surface of the second semiconductor chip body disposed on the region and the respective second bonding pad and is electrically connected to and extends laterally of intersection with the upper surface of the respective a second semiconductor chip having the second cultivation lines connected to the connection electrodes and electrically.

Description

적층 반도체 패키지 및 이의 제조 방법{STACKED SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME} Stacking a semiconductor package and a method of manufacturing {STACKED SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}

본 발명은 적층 반도체 패키지 및 이의 제조 방법에 관한 것이다. The present invention relates to a stacked semiconductor packages and methods for their preparation.

최근 들어, 방대한 데이터를 저장 및 방대한 데이터를 단시간 내 처리하는 것이 가능한 반도체 칩 및 반도체 칩을 포함하는 반도체 패키지가 개발되고 있다. Recently, a semiconductor package has been developed that includes a semiconductor chip and a semiconductor chip capable of processing within a short time a large amount of data storage, and a large amount of data.

최근에는 복수개의 반도체 칩들을 적층 및 적층 된 반도체 칩들을 전기적으로 연결하여 데이터 저장 용량 및 데이터 처리 속도를 보다 향상시킨 적층 반도체 패키지가 개발되고 있다. Recently, a plurality of semiconductor chip connecting the stack and the stack of semiconductor chips electrically to further improve the data storage capacity and data rates laminated semiconductor packages have been developed.

복수개의 반도체 칩들이 적층 된 적층 반도체 패키지를 제조하기 위해서는 적층 된 반도체 칩들을 전기적으로 연결해야 하고, 적층 된 각 반도체 칩들은 각 반도체 칩들을 관통하는 관통 전극들에 의하여 전기적으로 연결된다. In order to produce a plurality of semiconductor chips are stacked semiconductor stacked package to electrically connect the stacked semiconductor chips, the semiconductor chips are stacked, are electrically connected by the through-electrode penetrating through the respective semiconductor chip.

그러나, 각 반도체 칩들을 관통하는 관통 전극은 매우 작은 사이즈를 갖기 때문에 적층 된 복수개의 반도체 칩들을 전기적으로 접합할 때, 접합 신뢰성이 크게 감소 되어 반도체 칩들 간 접합 불량이 빈번하게 발생 될 뿐만 아니라 각 반도체 칩들로 인가되는 데이터 신호, 칩 선택 신호 또는 전원 신호들이 관통 전극을 통과할 때 왜곡되어 적층 반도체 패키지에 포함된 각 반도체 칩들이 오동작 되는 문제점을 갖는다. However, the through-electrode penetrating through the semiconductor chip is very small when bonding a plurality of semiconductor chips are stacked since it has a size with electrical, is the bonding reliability significantly reduce each of the semiconductor as well as be caused frequently, the bonding failure between the semiconductor chips is distorted when a data signal is applied to the chips, the chip selection signal or a power signal to pass through the through-electrode has a problem in that malfunction that each of the semiconductor chips included in the semiconductor stacked package.

본 발명의 하나의 목적은 도전성 와이어 또는 반도체 칩을 관통하는 관통 전극 없이 복수개의 반도체 칩들을 전기적으로 연결한 적층 반도체 패키지를 제공한다. One object of the present invention provides a laminated structure of semiconductor packages connecting a plurality of semiconductor chips are electrically without through-electrode penetrating through the conductive wires or a semiconductor chip.

본 발명의 다른 목적은 상기 적층 반도체 패키지의 제조 방법을 제공한다. Another object of the present invention provides a method for producing the laminated semiconductor package.

본 발명에 따른 적층 반도체 패키지는 제1 영역 및 상기 제1 영역의 주변을 따라 배치된 제2 영역을 갖는 제1 반도체 칩 몸체, 상기 제1 영역에 배치된 제1 본딩 패드들, 상기 각 제1 본딩 패드들과 전기적으로 연결되며 상기 제2 영역으로 연장된 제1 재배선들을 갖는 제1 반도체 칩, 상기 제2 영역에 배치된 상기 각 제1 재배선들의 일부에 기둥 형상으로 배치된 연결 전극들 및 상기 제1 영역 상에 배치된 제2 반도체 칩 몸체, 상기 제2 반도체 칩 몸체의 상면에 배치된 제2 본딩 패드들 및 상기 각 제2 본딩 패드들과 전기적으로 연결되며 상기 상면과 만나는 측면으로 연장되어 상기 각 연결 전극들과 전기적으로 접속된 제2 재배선들을 갖는 제2 반도체 칩을 포함한다. Stacking a semiconductor package according to the present invention includes a first bonding pad disposed on the first semiconductor chip body, the first region having a second area located along the perimeter of the first region and the first region, each of the first in connection with the bonding pads and electrically and disposed in a portion of the each of the first planting lines arranged on the first semiconductor chip, said second region having a first cultivation lines extending in the second region to the pillar connected to the electrode and a second semiconductor chip body, side surface of the second semiconductor chip with a second bonding pad disposed on an upper surface of the body and is electrically connected to the respective second bonding pad of intersection with the upper surface disposed on the first region extending a second semiconductor chip having the second cultivation lines connected to the respective connection electrodes and electrically.

적층 반도체 패키지의 상기 제2 영역은 스크라이브 라인이다. The second region of the laminated semiconductor package is a scribe line.

적층 반도체 패키지의 상기 각 연결 전극들은 상기 제1 반도체 칩 몸체의 상면에 대하여 수직 한 방향으로 배치된 원기둥 형상 및 다각 기둥 형상 중 어느 하나를 갖는다. Stacking each of the connection electrodes of the semiconductor package can have any one of a cylindrical shape and polygonal columnar shape arranged in a direction perpendicular to the upper surface of the first semiconductor chip body.

적층 반도체 패키지의 상기 제1 영역은, 평면상에서 보았을 때, 사각형 형상을 갖고, 상기 각 연결 전극들은 상기 제1 영역의 적어도 하나의 에지를 따라 배치된다. The first region of the laminated semiconductor package, when viewed in plan, has a rectangular shape, each of the connection electrodes are arranged along at least one edge of the first region.

적층 반도체 패키지는 상기 각 연결 전극들 및 상기 각 제2 연결 전극들과 대응하는 각 제2 재배선들 사이에 개재된 접속 부재를 더 포함한다. Stacking the semiconductor package further includes a connecting member interposed between each of the second planting lines corresponding with each of the connection electrodes and the respective second connection electrode.

적층 반도체 패키지의 상기 접속 부재는 솔더를 포함한다. The connecting member of the stacked semiconductor package includes a solder.

적층 반도체 패키지의 상기 제1 반도체 칩은 제1 두께를 갖고, 상기 제2 반도체 칩은 상기 제1 두께보다 얇은 제2 두께를 갖는다. The first semiconductor chip of the stacked semiconductor package has a first thickness, the second semiconductor chip has a second thickness thinner than the first thickness.

적층 반도체 패키지는 상기 제2 반도체 칩 몸체 상에 배치된 제3 반도체 칩 몸체, 상기 제3 반도체 칩 몸체상에 배치된 제3 본딩 패드들 및 상기 각 제3 본딩 패드들과 전기적으로 연결되며 상기 제3 반도체 칩 몸체의 측면으로 연장되어 상기 각 연결 전극들과 전기적으로 접속된 제3 재배선들을 갖는 제3 반도체 칩을 더 포함한다. Stacked semiconductor package and the second semiconductor chip body onto the third semiconductor chip body, and the third semiconductor chip body onto the third bonding pads and electrically connected with each of the third bonding pads arranged on the disposed on the first 3 is extended to the side of the semiconductor chip, the body further includes a third semiconductor chip that has a third cultivation lines connected to the respective connection electrodes and electrically.

적층 반도체 패키지는 상기 제2 반도체 칩의 상기 상면을 덮는 절연층, 상기 절연층 상에 배치되며, 상기 각 연결 부재들과 전기적으로 연결된 볼 랜드 패턴 및상기 볼 랜드 패턴의 볼 랜드부 상에 접속된 도전볼을 더 포함한다. Stacked semiconductor package of the second being arranged on the insulating layer, the insulating layer covering the upper surface of the semiconductor chip, connected to the ball onto the land portion of each of the connection members and the electrically ball land pattern, and the ball land pattern associated further it includes a conductive ball.

본 발명에 따른 적층 반도체 패키지의 제조 방법은 제1 본딩 패드들을 갖는 제1 반도체 칩들 및 상기 제1 반도체 칩들의 사이에 형성된 스크라이브 라인들을 갖는 웨이퍼를 제조하는 단계, 상기 제1 본딩 패드들과 전기적으로 연결되고 상기 스크라이브 라인으로 연장된 제1 재배선들을 형성하는 단계, 상기 스크라이브 라인 과 대응하는 상기 각 제1 재배선들 상에 상기 웨이퍼로부터 수직한 방향으로 배치된 기둥 형상의 연결 부재들을 형성하는 단계 및 상면에 형성된 제2 본딩 패드들 및 상기 각 제2 본딩 패드들과 전기적으로 연결되며 상기 상면과 만나는 측면으로 연장되어 상기 각 연결 전극들과 전기적으로 접속되는 제2 재배선들을 갖는 제2 반도체 칩을 상기 제1 반도체 칩 상에 배치하는 단계를 포함한다. A production method of the multilayer semiconductor package according to the present invention with the steps, the first bonding pad to one producing a first wafer having scribe line formed between the first semiconductor chips and of the first semiconductor chip having bonding pads and electrical coupling is formed of a first step of forming the planting lines, the connecting member of a column shape arranged in a direction perpendicular to the each of the first planting lines corresponding to the said scribe line from the wafer extending in the scribe line, and the second bonding pads formed on a top surface and each of the second bonding pads and is electrically connected to and extends laterally of intersection with the upper surface of the second semiconductor chip having a second cultivation lines which are connected above the respective connection electrodes and the electrical and a step of placing on the first semiconductor chip.

상기 연결 부재들을 형성하는 단계는 상기 스크라이브 라인과 대응하는 상기 제1 재배선의 일부를 노출하는 관통홀들을 갖는 마스크를 형성하는 단계, 상기 마스크를 이용하여 상기 각 관통홀들 내에 금속을 채우는 단계 및 상기 마스크를 상기 웨이퍼로부터 제거하는 단계를 포함한다. Forming the connecting member wherein the filling the metal into the respective through-holes by using the step, the mask to form a mask having through-holes that expose a portion 1 Cultivation of the line and the corresponding to the scribe line and removing the mask from the wafer.

적층 반도체 패키지의 상기 금속은 도금 공정에 의하여 상기 각 관통홀들 내에 채워진다. The metal of the stacked semiconductor packages is filled within the respective through hole by a plating process.

상기 연결 부재들을 형성하는 단계는 상기 웨이퍼를 덮는 금속막을 형성하는 단계, 상기 금속막 상에 스크라이브 라인과 대응하는 상기 제1 재배선의 일부를 덮는 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 식각 마스크로서 이용하여 상기 금속막을 패터닝하는 단계 및 상기 포토레지스트 패턴을 상기 웨이퍼로부터 제거하는 단계를 포함한다. Forming the connecting member is the first step of forming a photoresist pattern covering a part cultivation line, etching the photoresist pattern for forming a metal film covering the wafer, corresponding to the scribe lines on the metal film patterning the metal film using as a mask and removing the photoresist pattern from the wafer.

적층 반도체 패키지의 상기 금속막은 스퍼터링 공정에 의하여 형성된다. The metal of the laminated film is a semiconductor package formed by the sputtering process.

상기 제2 반도체 칩을 상기 제1 반도체 칩 상에 배치하는 단계 이후, 상기 연결 부재 및 상기 제2 재배선 사이에 접속 부재를 이용하여 상기 연결 부재 및 상기 제2 재배선을 전기적으로 연결하는 단계를 더 포함한다. After placing the second semiconductor chip over the first semiconductor chip, the method comprising: electrically connecting the connection member and the second wiring by using the connecting member between the connecting member and the second wiring further included.

상기 제2 반도체 칩의 상면 상에 배치된 상기 제2 재배선은 덮고, 상기 제2 반도체 칩의 측면 상에 배치된 상기 제2 재배선은 노출하는 절연막을 형성하는 단계, 상기 절연막 상에 상기 각 연결 부재와 연결되며 볼 랜드부를 갖는 볼 랜드 패턴을 형성하는 단계 및 상기 볼 랜드부에 도전볼을 어탯치 하는 단계를 더 포함한다. The second of the second wiring disposed on the upper surface of the semiconductor chip is covered with the second and the second wiring disposed on the side of the semiconductor chip, each of the phase step of forming the insulating film to expose the insulating film the steps of attachment control the ball, conductive land portion to the ball to form a ball land pattern having a land to view, being connected to the coupling member further comprises.

본 발명에 따르면, 하부에 배치된 반도체 칩에 연결 부재를 형성하고, 연결 부재를 이용하여 각 반도체 칩들을 전기적으로 연결함으로써 별도의 도전성 와이어 또는 관통 전극 없이 각 반도체 칩들을 전기적으로 연결하여 적층 반도체 패키지의 신뢰성 및 수율을 보다 향상시킨다. According to the invention, by forming a connection member on a semiconductor chip arranged on the bottom, and by electrically connecting the respective semiconductor chips by using a connection member connecting the semiconductor chip a separate without conductive wires or a through electrode is electrically stacked semiconductor package the reliability and yield improves more.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 적층 반도체 패키지 및 이의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명에 따른 적층 반도체 패키지 및 이의 제조 방법을 다양한 다른 형태로 구현할 수 있을 것이다. Detailed description will be given of the layered semiconductor package and a manufacturing method thereof in accordance with the following, embodiments of the invention with reference to the accompanying drawings, but not limited to the embodiments of to the present invention, ordinary skill in the art those of the laminate will be able to implement a semiconductor package and a method according to the invention may be made without departing from the scope of the present invention in various other forms.

도 1은 본 발명의 일실시예에 의한 적층 반도체 패키지를 도시한 단면도이다. Figure 1 is a cross-sectional view of a stacked semiconductor package according to an embodiment of the present invention.

도 1을 참조하면, 적층 반도체 패키지(400)는 제1 반도체 칩(100), 연결 전극(200)들 및 제2 반도체 칩(300)을 포함한다. 1, a stacked semiconductor package 400 includes a first semiconductor chip 100, the connection electrode 200 and the second semiconductor chip 300. 이에 더하여 적층 반도체 패키 지(400)는 접속 부재(370)를 더 포함할 수 있다. In addition, the laminated semiconductor package 400 may further include a connecting member 370.

제1 반도체 칩(100)은 제1 반도체 칩 몸체(110), 제1 본딩 패드(120)들 및 제1 재배선(130)들을 포함한다. The first semiconductor chip 100 includes the first semiconductor chip body 110, the first bonding pad 120 and the first wiring (130).

제1 반도체 칩 몸체(110)는, 예를 들어, 직육면체 형상을 갖는다. The first semiconductor chip body 110, for example, has a rectangular shape. 따라서, 제1 반도체 칩 몸체(110)는 상면(112), 상면(112)과 대향 하는 하면(114) 및 상면(112)과 하면(114)들을 연결하는 측면(116)들을 포함한다. Thus, the first semiconductor chip includes a body 110 the upper and lower surfaces 112, a top surface 112, and if the opposing (114) and the upper face 112 side of connecting 114 116.

제1 반도체 칩 몸체(110)는 제1 영역(FR) 및 제2 영역(SR)을 갖고, 제1 반도체 칩 몸체(110)는, 예를 들어, 제1 두께(T1)를 가질 수 있다. The first semiconductor chip body 110 has a first region (FR) and a second region (SR), the first semiconductor chip body 110, for example, may have a first thickness (T1).

제1 영역(FR)은 제1 반도체 칩 몸체(110)의 상면(112)의 중앙 부분에 배치된다. A first region (FR) is disposed in the central part of the upper surface 112 of the first semiconductor chip body 110. 제1 영역(FR)은, 평면상에서 보았을 때, 사각형 형상을 가질 수 있다. A first region (FR) is, when viewed in plan, and may have a rectangular shape. 제2 영역(SR)은 제1 반도체 칩 몸체(110)의 상면(112) 상에 배치되고, 제2 영역(SR)은 제1 영역(FR)의 주변을 따라 배치된다. A second region (SR) is arranged on the upper surface 112 of the first semiconductor chip body 110, a second region (SR) is arranged along the periphery of the first region (FR). 본 실시예에서, 제2 영역(SR)은, 예를 들어, 스크라이브 라인의 일부이다. In this embodiment, the second region (SR), for example, a part of the scribe line.

제1 본딩 패드(120)들은 제1 반도체 칩 몸체(110)의 상면(112)의 제1 영역(FR) 내에 배치된다. The first bonding pads 120 are arranged in a first region (FR) of the upper surface 112 of the first semiconductor chip body 110. 예를 들어, 제1 본딩 패드(120)들은 상면(112)의 중앙부를 따라 배치된다. For example, the first bonding pads 120 are disposed along the central portion of the upper surface (112).

제1 재배선(130)들은 제1 반도체 칩 몸체(110)의 상면(112) 상에 배치된다. The first wiring 130 are disposed on the upper surface 112 of the first semiconductor chip body 110. 각 제1 본딩 패드(120)들에는 각 제1 재배선(130)의 일측 단부가 전기적으로 연결되고, 각 제1 재배선(130)의 상기 일측 단부와 대향 하는 타측 단부는 제1 영역(FR)으로부터 제2 영역(SR)으로 연장된다. Each of the first bonding pad 120 with, the one end of each of the first wiring 130 is electrically connected to, each of the first other end opposite to the one end of the wiring 130 has a first region (FR ) and it extends in the second region (SR) from.

제1 재배선(130)은, 평면상에서 보았을 때, 제1 반도체 칩 몸체(110)의 상면(112) 상에 방사상으로 형성될 수 있다. The first wiring 130 has, when viewed in plan, the can be radially formed on the upper surface 112 of the first semiconductor chip body 110.

본 실시예에서, 제2 영역(SR) 내에 배치된 제1 재배선(130)들의 상기 각 타측 단부들은 제2 영역(SR)에서 상호 동일한 간격으로 이격 될 수 있다. In the present embodiment, the respective other end of the first wiring 130 disposed in the second region (SR) may be spaced at mutually the same distance from the second region (SR). 이와 다르게, 제2 영역(SR) 내에 배치된 제1 재배선(130)들의 상기 각 타측 단부들은 제2 영역(SR) 내에서 서로 다른 간격으로 형성될 수 있다. Alternatively, the respective other end of the first wiring 130 disposed in the second region (SR) can be formed at different intervals in the second region (SR).

연결 전극(200)은 제1 반도체 칩 몸체(110)의 상면(112)의 제2 영역(SR) 상에 배치된 제1 재배선(130) 상에 배치되고, 이 결과 각 제1 재배선(130)들 및 각 연결 전극(200)들은 전기적으로 연결된다. Connection electrode 200 is disposed on the first wiring 130 is disposed on a second region (SR) of the upper surface 112 of the first semiconductor chip body 110, as a result each of the first wiring ( 130), and each connection electrode 200 are electrically connected.

본 실시예에서, 각 연결 전극(200)들은, 예를 들어, 기둥 형상을 갖고, 기둥 형상을 갖는 각 연결 전극(200)들은 제1 반도체 칩 몸체(110)의 상면(112)에 대하여 실질적으로 수직한 방향으로 배치된다. In this embodiment, each connection electrode 200 may include, for example, each connection electrode 200 has a columnar shape, having a columnar shape are substantially against the upper surface 112 of the first semiconductor chip body (110) It is arranged in a vertical direction. 각 연결 전극(200)들은, 예를 들어, 원기둥 형상 또는 다각 기둥 형상을 갖는다. Each connection electrode 200 may include, for example, has a cylindrical shape or a polygonal column shape.

본 실시예에서, 연결 전극(200)으로서 사용될 수 있는 물질의 예로서는 금, 금 합금, 은, 은 합금, 알루미늄, 알루미늄 합금, 구리 및 구리 합금 등을 들 수 있다. In this embodiment, examples of materials that may be used as a connection electrode 200, gold, gold alloy, silver, silver alloy, there may be mentioned aluminum, an aluminum alloy, copper and copper alloys and the like.

본 실시예에서, 각 제1 재배선(130)들과 접속된 각 연결 전극(200)의 일측 단부와 대향 하는 타측 단부는, 예를 들어, 제1 반도체 칩 몸체(110)의 상면(112)과 동일한 평면상에 배치될 수 있다. In this embodiment, each of the first other end opposite to the one end portion of each connecting electrode (200) connected with the wiring 130 has, for example, the upper surface 112 of the first semiconductor chip body (110) and it may be disposed on the same plane. 이와 다르게, 각 연결 전극(200)의 상기 타측 단부는 제1 반도체 칩 몸체(110)의 상면(112)으로부터 지정된 높이로 돌출될 수 있 다. Alternatively, the other end of each connection electrode 200 is may be projected to a specified height from the upper surface 112 of the first semiconductor chip body 110.

제2 반도체 칩(300)은 제2 반도체 칩 몸체(310), 제2 본딩 패드(320)들 및 제2 재배선(330)을 포함한다. The second semiconductor chip 300 includes a second semiconductor chip body 310, a second bonding pad 320 and the second wiring 330.

제2 반도체 칩 몸체(310)는, 예를 들어, 직육면체 형상을 갖는다. A second semiconductor chip body 310 may be, for example, has a rectangular shape. 따라서, 제2 반도체 칩 몸체(310)는 상면(312), 상면(312)과 대향 하는 하면(314) 및 상면(312)과 하면(314)들을 연결하는 측면(316)들을 포함한다. Thus, the second semiconductor chip body 310 includes side when 316 connecting 314 and upper surface 312, a top surface 312 and the lower opposite 314 and a top 312. The

제2 반도체 칩 몸체(310)는 제1 반도체 칩 몸체(110)의 제1 영역(FR) 상에 배치된다. A second semiconductor chip body 310 is disposed on the first region (FR) of the first semiconductor chip body 110. 본 실시예에서, 제2 반도체 칩 몸체(310)의 형상 및 면적은 제1 영역(FR)의 형상 및 면적과 실질적으로 동일하다. In this embodiment, the second shape and the area of ​​the semiconductor chip body 310 is substantially the same as the shape and area of ​​the first region (FR). 본 실시예에서, 제2 반도체 칩 몸체(310)는, 예를 들어, 제1 두께(T1)보다 얇은 제2 두께(T2)를 갖는다. In this embodiment, the second semiconductor chip body 310 may be, for example, and has a second thickness thinner than the first thickness (T1) (T2).

제2 본딩 패드(320)들은 제2 반도체 칩 몸체(310)의 상면(312) 상에 배치된다. Second bonding pads 320 are disposed on the upper surface 312 of the second semiconductor chip body (310). 예를 들어, 제2 본딩 패드(320)들은 제2 반도체 칩 몸체(310)의 상면(312)의 중앙부를 따라 배치된다. For example, the second bonding pads 320 are disposed along the central portion of the upper surface 312 of the second semiconductor chip body (310).

제2 재배선(330)들은 제2 반도체 칩 몸체(310)의 상면(312) 상에 배치된다. The second wiring 330 are disposed on the upper surface 312 of the second semiconductor chip body (310). 각 제2 본딩 패드(320)들에는 각 제2 재배선(330)의 일측 단부가 전기적으로 연결되고, 각 제2 재배선(330)의 상기 일측 단부와 대향 하는 타측 단부는 제2 반도체 칩 몸체(310)의 상면(312)으로부터 상면(312)과 만나는 적어도 하나의 측면(316)들을 따라 연장된다. Each of the second bonding pads 320 to include each of the second culture, and the one end of the wire 330 electrically connected to each of the other end opposite to the one end of the second wiring 330, the second semiconductor chip body It extends along at least one side (316) of intersection with the upper surface 312 from the upper surface 312 of unit 310. 본 실시예에서, 제2 반도체 칩 몸체(310)의 측면(316)들로 연장된 제2 재배선(330)의 길이는 제2 반도체 칩 몸체(310)의 두께와 실질적으로 동일하거나 제2 반도체 칩 몸체(310)의 두께보다 짧은 길이를 가질 수 있다. In this embodiment, the second length of the second wiring 330 is a second substantially equal to the thickness of the semiconductor chip body 310 and or the second semiconductor extending into the side 316 of the semiconductor chip body 310, It may have a length shorter than the thickness of the chip body 310.

제2 반도체 칩 몸체(310)의 적어도 하나의 측면(316)들로 연장된 각 제2 재배선(330)들은 제1 반도체 칩 몸체(110) 상에 배치된 각 연결 부재(220)들과 마주하는 위치에 배치된다. 2 each of the second wiring 330 extended into at least one of the side 316 of the semiconductor chip body 310 are opposite to the respective connection member 220 disposed on the first semiconductor chip body (110) It is disposed at a position.

상호 마주하는 각 연결 부재(220) 및 각 제2 재배선(330)들 사이에는 접속 부재(370)가 배치된다. Between each of the connection member 220 and each of the second wiring 330, which face each other, the connection member 370 is disposed. 접속 부재(370)로서 사용될 수 있는 물질의 예로서는 솔더를 포함할 수 있다. Examples of materials that may be used as the connection member 370 may include a solder.

한편, 본 실시예에 따른 적층 반도체 패키지(400)는 절연층(340), 볼 랜드 패턴(350) 및 도전볼(360)을 더 포함한다. On the other hand, the laminated semiconductor package 400 according to the present embodiment further includes an insulating layer 340, a ball land pattern 350 and a conductive ball 360. The

절연층(340)은 제2 반도체 칩 몸체(310)의 측면(316) 상에 배치된 제2 재배선(330)은 노출하고 제2 반도체 칩 몸체(310)의 상면(312) 상에 배치된 제2 재배선(330)은 덮는다. An insulating layer 340 of the second wiring 330 is disposed on the side 316 of the second semiconductor chip body 310 are exposed and arranged on the upper surface 312 of the second semiconductor chip body (310) the second wiring 330 are covered. 본 실시예에서, 절연층(340)은 유기막 및/또는 무기막일 수 있다. In this embodiment, the insulating layer 340 may makil organic film and / or inorganic.

볼 랜드 패턴(350)들은 절연층(340) 상에 배치된다. Ball land pattern 350 are disposed on the insulating layer 340. 각 볼 랜드 패턴(350)들의 일부는 연결 부재(220)와 전기적으로 연결되고, 볼 랜드 패턴(350)들에는, 예를 들어, 원판 형상을 갖는 볼 랜드부를 갖는다. Each ball land portion of the pattern 350 is electrically connected to the connection member 220, the ball land pattern 350 is effective, for example, parts of ball lands having a disk shape. 본 실시예에서, 볼 랜드부는, 예를 들어, JEDEC(Joint Electron Device Engineering Council) 규정에 따라 절연층(340) 상에 배치된다. In this embodiment, the ball land portion, for example, is disposed on the insulating layer 340 in accordance with (Joint Electron Device Engineering Council) defined JEDEC.

도전볼(360)은 볼 랜드 패턴(350)의 볼 랜드부 상에 배치된다. Conductive ball 360 is disposed on the land portion of the ball the ball land pattern 350. 본 실시예에서, 도전볼(360)은, 예를 들어, 저융점을 갖는 솔더를 포함할 수 있다. In this embodiment, the conductive ball 360 is, for example, may include a solder having a low melting point.

도 2는 본 발명의 다른 실시예에 의한 적층 반도체 패키지를 도시한 단면도 이다. Figure 2 is a cross-sectional view of a stacked semiconductor package according to another embodiment of the present invention. 본 발명의 일실시예에 의한 적층 반도체 패키지는 제3 반도체 칩을 제외하면 앞서 도 1을 통해 설명된 적층 반도체 패키지와 실질적으로 동일하다. Stacking a semiconductor package according to one embodiment of the present invention is substantially the same as the stacked semiconductor package described above with reference to FIG. 1 except for the third semiconductor chip. 따라서, 본 실시예에서 앞서 설명된 실시예와 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조부호를 부여하기로 한다. Therefore, duplicate description of the same components as the embodiment described above in this embodiment will be omitted, and, given the same names and the same reference numerals refer to like components.

도 2를 참조하면, 적층 반도체 패키지(400)는 제1 반도체 칩(100), 연결 부재(200), 제2 반도체 칩(300) 및 제3 반도체 칩(500)을 포함한다. 2, the laminated semiconductor package 400 includes a first semiconductor chip 100, a connecting member 200, the second semiconductor chip 300 and the third semiconductor chip 500.

제3 반도체 칩(500)은 제2 반도체 칩(300) 상에 배치된다. The third semiconductor chip 500 is disposed on the second semiconductor chip 300. 제3 반도체 칩(500)은 제3 반도체 칩 몸체(510), 제3 본딩 패드(520)들 및 제3 재배선(530)을 포함한다. The third semiconductor chip 500 includes a third semiconductor chip body 510, a third bonding pad 520 and the third wiring 530.

제3 반도체 칩 몸체(510)는, 예를 들어, 직육면체 형상을 갖는다. The third semiconductor chip body 510 is, for example, has a rectangular shape. 따라서, 제3 반도체 칩 몸체(510)는 상면(512), 상면(512)과 대향 하는 하면(514) 및 상면(512)과 하면(514)들을 연결하는 측면(516)들을 포함한다. Accordingly, the third semiconductor chip body 510 includes the upper and lower surfaces 512, a top surface 512, and if the opposing 514 and upper surface 512 includes a side surface 516 connecting 514.

제3 반도체 칩 몸체(510)는 제2 반도체 칩 몸체(310) 상에 배치된다. The third semiconductor chip body 510 is disposed on the second semiconductor chip body (310). 본 실시예에서, 제3 반도체 칩 몸체(510)의 형상 및 면적은 제2 반도체 칩 몸체(310)의 형상 및 면적과 실질적으로 동일하다. In this embodiment, a third shape and area of ​​the semiconductor chip body (510) is substantially the same as the shape and area of ​​the second semiconductor chip body (310). 본 실시예에서, 제3 반도체 칩 몸체(510)는, 예를 들어, 제1 두께(T1)보다 얇은 상기 제2 두께(T2)를 갖는다. In this embodiment, the third semiconductor chip body (510) is effective, for example, the first thin second thickness less than the first thickness (T1) (T2).

제3 본딩 패드(520)들은 제3 반도체 칩 몸체(510)의 상면(512) 상에 배치된다. The third bonding pads 520 are disposed on the upper surface 512 of the third semiconductor chip body (510). 예를 들어, 제5 본딩 패드(520)들은 제3 반도체 칩 몸체(510)의 상면(512)의 중앙부를 따라 배치된다. For example, the fifth bonding pad 520 are disposed along the central portion of the upper surface 512 of the third semiconductor chip body (510).

제3 재배선(530)들은 제3 반도체 칩 몸체(510)의 상면(512) 상에 배치된다. The third wiring 530 are disposed on the upper surface 512 of the third semiconductor chip body (510). 각 제3 본딩 패드(520)들에는 각 제3 재배선(530)의 일측 단부가 전기적으로 연결되고, 각 제3 재배선(530)의 상기 일측 단부와 대향 하는 타측 단부는 제3 반도체 칩 몸체(510)의 상면(512)으로부터 상면(512)과 만나는 적어도 하나의 측면(516)들을 따라 연장된다. Each of the third bonding pads 520 to include each of the third cultivation, and the one end of the line (530) electrically connected to each of the other end opposite to the one end of the third wiring 530, the third semiconductor chip body It extends along at least one side (516) of intersection with the upper surface 512 from the upper surface 512 of unit 510. 본 실시예에서, 제3 반도체 칩 몸체(510)의 측면(516)들로 연장된 제3 재배선(530)의 길이는 제3 반도체 칩 몸체(510)의 두께와 실질적으로 동일하거나 제3 반도체 칩 몸체(510)의 두께보다 짧은 길이를 가질 수 있다. In this embodiment, the third length of the third wiring 530 extending to the side 516 of the semiconductor chip body (510) a third semiconductor chip body (510) substantially the same or the thickness of the third semiconductor It may have a length shorter than the thickness of the chip body (510).

제3 반도체 칩 몸체(510)의 적어도 하나의 측면(516)들로 연장된 각 제3 재배선(530)들은 각 연결 부재(220)들과 마주하는 위치에 배치된다. The each of the third wiring 530 is extended into at least one of the side 516 of the third semiconductor chip body (510) are disposed at positions facing the respective connection member 220. The 본 실시예에서, 각 연결 부재(220)들의 길이는 각 제2 및 제3 반도체 칩 몸체(310,510)들의 두께의 합과 실질적으로 동일하고, 각 연결 부재(220) 및 제2 및 제3 재배선(330,530)들 사이에는 각각 접속 부재(370)가 배치된다. In this embodiment, the length of each connecting member 220, each second and third substantially equal to the sum of the thicknesses of the semiconductor chip body (310 510), each connection member 220 and the second and third wiring in the connection member 370, respectively, between the (330 530) it is arranged. 접속 부재(370)로서 사용될 수 있는 물질의 예로서는 솔더를 포함할 수 있다. Examples of materials that may be used as the connection member 370 may include a solder.

제3 반도체 칩 몸체(510)의 상면(512) 상에는 각각 절연층(340), 볼 랜드부를 갖고 각 연결 부재(220)들과 전기적으로 접속된 볼 랜드 패턴(350) 및 볼 랜드부에 접속된 도전볼(360)들이 배치된다. Third, each insulating layer 340 is formed on the upper surface 512 of the semiconductor chip body (510), having portions land view of each connection member 220 and electrically connected to the ball land pattern 350 and the ball lands connected to conductive balls 360 are arranged.

도 3 내지 도 9들은 본 발명의 일실시예에 의한 적층 반도체 패키지의 제조 방법을 도시한 평면도들 및 단면도들이다. Figures 3 to 9 are the plan view and sectional views showing a manufacturing method of the multilayer semiconductor package according to an embodiment of the present invention.

도 3을 참조하면, 반도체 칩 제조 공정들에 의하여 웨이퍼(101) 상에는 복수개의 제1 반도체 칩(100)들이 제조되고, 제1 반도체 칩(100)들의 사이에는 웨이 퍼(101)로부터 제1 반도체 칩(100)들을 분리하기 위한 스크라이브 라인(102)들이 형성된다. 3, a plurality of first formed on the wafer 101 by the semiconductor chip manufacturing process, the first semiconductor chip 100 are being prepared, a first semiconductor from among semiconductor chip 100, the wafer 101 to the scribe line 102 to separate the chip 100 is formed. 이하, 스크라이브 라인(102)들에 의하여 정의된 제1 반도체 칩(100)이 형성된 영역을 도 4에 도시된 바와 같이 제1 영역(FR)으로서 정의하기로 하고 제1 반도체 칩(100)들을 사이에 형성된 영역을 제2 영역(SR)으로서 정의하기로 한다. Or less, between the scribing line 102 of the first semiconductor chip 100 is formed, the area of ​​the first to define a first region (FR) and the first semiconductor chip 100 as shown in Figure 4 defined by the the region formed will be defined as a second region (SR).

도 4를 다시 참조하면, 웨이퍼(101) 상에 형성된 각 제1 반도체 칩(100)들의 제1 반도체 칩 몸체(110)의 상면(112) 상에는 각각 제1 본딩 패드(120)들이 형성된다. Referring again to Figure 4, to each of a first, respectively a first bonding pad 120 formed on the upper surface 112 of the semiconductor chip body 110 of the semiconductor chip 100 formed on the wafer 101 is formed. 제1 본딩 패드(120)들은 제1 반도체 칩 몸체(110)의 상면(112) 중앙에 2열로 배치된다. The first bonding pads 120 are arranged in two rows on the upper surface 112, the center of the first semiconductor chip body 110.

웨이퍼(101) 상에 제1 본딩 패드(120)들을 포함하는 제1 반도체 칩(100)들이 형성된 후, 각 제1 반도체 칩(100)들에는, 평면상에서 보았을 때, 라인 형상을 갖는 제1 재배선(130)들이 형성된다. After the first semiconductor chip 100 including the first bonding pads 120 on the wafer 101 are formed, in each of the first semiconductor chip 100, when viewed in plan, the first culture having a line-shaped lines 130 are formed. 각 제1 재배선(130)들은, 예를 들어, 도금 공정에 의하여 형성될 수 있다. Each of the first wiring 130 may include, for example, can be formed by a plating process.

각 제1 재배선(130)들의 일측 단부는 각 제1 본딩 패드(120)들과 전기적으로 연결되고, 각 제1 재배선(130)들의 상기 일측 단부와 대향 하는 타측 단부는 제1 반도체 칩(100)의 상면(112)을 따라 제2 영역(SR) 상에 배치된다. Each of the first end portion of the wiring 130 of each first bonding pad 120 and is electrically connected to, each of the first other end opposite to the one end of the wiring 130 has a first semiconductor chip ( along the upper surface 112 of the 100) is disposed on a second region (SR).

제1 재배선(130)들이 형성된 제1 반도체 칩(100)들을 갖는 웨이퍼(101)가 제조된 후, 각 제1 반도체 칩(100)들 상에는 연결 부재(200)들이 형성된다. The first wiring 130 are formed after the first semiconductor chip the wafer 101 having a (100) is produced, each of the connection formed on the first semiconductor chip 100, member 200 are formed.

연결 부재(200)를 형성하기 위해서, 도 4에 도시된 바와 같이 웨이퍼(101) 상에는 전면적에 걸쳐 제1 반도체 칩(100)들을 덮는 포토레지스트 필름(미도시)이 스핀 코팅 공정 등에 의하여 형성된다. In order to form the connection member 200, (not shown) Figure 4 a photoresist film covering the first semiconductor chip 100 over the entire area on the wafer 101 as shown in is formed by a spin coating process. 포토레지스트 필름은 노광 공정 및 현상 공 정을 포함하는 포토 공정에 의하여 패터닝 되어 웨이퍼(101) 상에는 포토레지스트 패턴(210)이 형성된다. The photoresist film is patterned by a photo process comprising an exposure process and a developing fair photoresist pattern 210 on the wafer 101 is formed.

포토레지스트 패턴(210)은 복수개의 관통홀(212)들을 갖고, 각 관통홀(212)들은 제2 영역(SR)에 배치된 각 제1 재배선(130)들의 상기 각 타측 단부들과 대응하는 부분에 형성되고, 이로 인해 각 제1 재배선(130)들의 상기 각 타측 단부들은 외부에 노출된다. The photoresist pattern 210 has a plurality of through-holes 212, each of the through holes 212 are corresponding to the respective other end of each of the first wiring 130 is disposed on the second region (SR) It is formed at the part, resulting in each of the other end of each of the first wiring 130 are exposed to the outside. 본 실시예에서, 각 관통홀(212)들은, 평면상에서 보았을 때, 원형 또는 다각형 형상을 갖는다. In this embodiment, each of the through holes 212 are, when viewed in plan, it has a circular or polygonal shape.

각 제1 재배선(130)들의 각 타측 단부들이 노출된 후, 포토레지스트 패턴(210)을 마스크로서 이용하여 각 관통홀(212)들의 내부에는 금속이 채워진다. After each of the first respective the other ends of the wiring 130 are exposed, by using the photoresist pattern 210 as a mask, the metal filled in the interior of the through hole 212. The 본 실시예에서, 관통홀(212) 내에 형성되는 금속은, 예를 들어, 도금 공정에 의하여 형성된다. In this embodiment, the metal formed in the through hole 212 is, for example, is formed by a plating process.

본 실시예에서, 금속은, 예를 들어, 제1 반도체 칩 몸체(110)의 상면(212)에 대하여 실질적으로 수직 한 방향으로 배치되며, 금속은, 예를 들어, 원기둥 형상 또는 다각 기둥 형상으로 형성된다. In this embodiment, the metal is, for example, a first is arranged in a direction substantially perpendicular to the upper surface 212 of the semiconductor chip body 110, the metal is, for example, a cylindrical shape or a polygonal columnar It is formed. 본 실시예에서, 금속의 높이는 후술 될 제2 반도체 칩의 높이와 실질적으로 동일할 수 있다. In the present embodiment, may be the same as a height substantially of the second semiconductor chip which will be described later, the height of the metal.

웨이퍼(101) 상에 형성된 포토레지스트 패턴(210)은 애싱 공정 또는 스트립 공정에 의하여 웨이퍼(101)로부터 제거되어, 도 5 및 도 6에 도시된 바와 같이 제1 반도체 칩(100)의 제1 재배선(130)과 전기적으로 연결된 연결 부재(200)가 제1 재배선(130) 상에 형성된다. The first cultivation of the photoresist pattern 210 is removed from the wafer 101 by an ashing process or a strip process, 5 and the first semiconductor chip 100 as shown in Figure 6 formed on the wafer 101 the line 130 and the connection member 200 electrically connected is formed on the first wiring (130).

이와 다르게, 연결 부재(200)를 형성하기 위해서, 도 7에 도시된 바와 같이, 각 제1 반도체 칩(100)들에 제1 재배선(130)들이 형성된 후, 웨이퍼(101) 상에는 각 제1 반도체 칩(100)들을 덮는 금속막(220)이 형성된다. Alternatively, in order to form the connection member 200, as shown in Figure 7, each of the first semiconductor chip 100 in the first wiring 130 are formed on the wafer 101 after formed in each of the first a metal film covering the semiconductor die 100, 220 are formed. 본 실시예에서, 금속막(220)은, 예를 들어, 스퍼터링 공정, 화학 기상 증착 공정 등에 의하여 형성될 수 있다. In this embodiment, the metal film 220 is, for example, be formed by a sputtering process, a chemical vapor deposition process. 금속막(220)의 두께는 후술 될 제2 반도체 칩의 높이와 실질적으로 동일할 수 있다. The thickness of the metal film 220 may be substantially the same as the height of the second semiconductor chip which will be described later.

제1 반도체 칩(100)들을 덮는 금속막(220)이 웨이퍼(101) 상에 형성된 후, 금속막(220) 상에는 포토레지스트 필름(미도시)이 배치되고, 포토레지스트 필름은 노광 공정 및 현상 공정을 포함하는 포토 공정에 의하여 패터닝 되어 금속막(220) 상에는 포토레지스트 패턴(225)이 형성된다. After the first metal film which covers the semiconductor chip 100, 220 is formed on the wafer 101, the metal film 220, a photoresist film (not shown) formed on this is placed, a photoresist film exposing process and a developing process, is patterned by a photo process, a photoresist pattern 225 is formed on the metal film 220 is formed to include. 포토레지스트 패턴(225)은 제2 영역(SR)에 배치된 각 제1 재배선(130)들의 상기 각 타측 단부들과 대응하는 부분에 배치된다. The photoresist pattern 225 is disposed at a portion corresponding with the respective other end of each of the first wiring 130 is disposed on the second region (SR). 본 실시예에서, 포토레지스트 패턴(225)은, 예를 들어, 원기둥 형상 또는 다각 기둥 형상을 가질 수 있다. In this embodiment, the photoresist pattern 225 is, for example, may have a cylindrical shape or a polygonal column shape.

포토레지스트 패턴(225)이 형성된 후, 금속막(220)은 포토레지스트 패턴(225)을 식각 마스크로 이용하여 패터닝 되고, 이 결과 제1 반도체 칩(100)에는 도 5에 도시된 바와 같이 각 제1 재배선(130)들의 상기 타측 단부와 전기적으로 연결된 연결 부재(200)가 배치된다. After the photoresist pattern 225 is formed, the metal film 220 is patterned using the photoresist pattern 225 as an etch mask, the result of each of the as shown in the first 5 the semiconductor chip 100 is provided with the connection member 200 electrically connected with the other end of the first wiring 130 are arranged.

연결 부재(200)가 형성된 후, 연결 부재(200)의 상면에 잔류 된 포토레지스트 패턴(225)은 애싱 공정 또는 스트립 공정에 의하여 연결 부재(200)로부터 제거된다. The connecting member 200 is, the photoresist pattern 225 remaining on the upper surface of the connection member 200 after formed is removed from the connection member 200 by an ashing process or a strip process.

도 8을 참조하면, 웨이퍼(101) 상에 배치된 각 제1 반도체 칩(100)들 상에 배치되는 제2 반도체 칩(300)들이 제조된다. 8, to the second semiconductor chip 300 is disposed on each of the first semiconductor chip 100 disposed on the wafer 101 is prepared.

제2 반도체 칩(300)들은 제2 본딩 패드(320) 및 제2 재배선(330)들을 포함한다. The second semiconductor chip 300 may comprise a second bonding pad 320 and the second wiring 330. 제2 반도체 칩(300)들은 제1 영역(FR)과 실질적으로 동일한 형상 및 동일한 면적을 갖는다. A second semiconductor chip 300 may have a first region (FR) that is substantially the same shape and the same area as. 각 제2 본딩 패드(320)들은 제2 반도체 칩(300)의 상면의 중앙부에 2 열로 배치된다. Each of the second bonding pads 320 are arranged in two rows at a central portion of the upper surface of the second semiconductor chip 300.

일측 단부가 각 제2 본딩 패드(320)들과 전기적으로 연결된 제2 재배선(330)들은 제2 반도체 칩(300)들의 상면을 따라 제2 반도체 칩(300)의 측면으로 연장된다. The one end of each of the second bonding pads 320 and the second wiring 330 are electrically coupled to and extends in the side surface of the second semiconductor chip 300 along the upper surface of the second semiconductor chip 300.

본 실시예에서, 제2 재배선(330) 중 제2 반도체 칩(300)의 측면으로 연장된 부분은 제1 반도체 칩(100)에 배치된 연결 부재(200)와 마주한다. In this embodiment, the portions extending in the side surface of the second semiconductor chip 300 of the second wiring 330 is facing the connection member 200 disposed on the first semiconductor chip 100.

도 9를 참조하면, 제2 반도체 칩(300)은 웨이퍼(101) 상에 배치된 각 제1 반도체 칩(100)의 제1 영역(FR) 상에 배치되고, 이로 인해 제2 반도체 칩(300)의 제2 재배선(330)은 연결 부재(200)와 전기적으로 접속된다. 9, the second semiconductor chip 300 is disposed on a first region (FR) of each of the first semiconductor chip 100 disposed on the wafer 101, whereby the second semiconductor chip (300 the second wiring 330) is electrically connected to the connection member 200.

제2 반도체 칩(300)이 제1 반도체 칩(100)의 제1 영역(FR) 상에 배치된 후, 연결 부재(200) 및 제2 재배선(330)의 사이에는 도 1에 도시된 바와 같이 접속 부재(370)가 배치된다. A second semiconductor chip 300 is shown in FIG. 1 between the connecting member 200 and the second wiring 330, and then disposed on the first region (FR) of the first semiconductor chip 100 described the connecting member 370 are disposed together. 접속 부재(370)는, 예를 들어, 솔더를 포함할 수 있다. Connecting member 370 is, for example, may include a solder. 연결 부재(200) 및 제2 재배선(330) 사이에 배치된 접속 부재(370)는 리플로우 공정 등에 의하여 연결 부재(200) 및 제2 재배선(330)을 전기적으로 연결한다. The connecting member 200 and the connecting member 370 disposed between the second wiring 330 is electrically connected to the connecting member 200 and the second wiring 330 or the like by the reflow process.

이어서, 도 1에 도시된 바와 같이, 제2 반도체 칩(300)의 상면 상에는 전면적에 걸쳐 절연층(340)이 형성된다. Then, the second insulating layer 340 over the entire area formed on the upper surface of the semiconductor chip 300 as shown in Figure 1 is formed. 절연층(340)은, 예를 들어, 유기막 및/또는 무 기막일 수 있다. Insulating layer 340 is, for example, may be an organic film and / or non-gimak.

절연층(340) 상에는 도금 공정 또는 금속막 패터닝 공정에 의하여 볼 랜드부를 갖는 볼 랜드 패턴(350)이 형성되고, 볼 랜드 패턴(350) 상에는 솔더를 포함하는 도전볼(360)이 부착된다. Insulating layer 340, a ball land pattern 350 with land portions formed on the ball by a plating process, or a metal film patterning step is formed, and a conductive ball 360 that includes a solder ball formed on the ground pattern 350 are attached.

비록 본 실시예에서는 제1 반도체 칩(100) 상에 하나의 제2 반도체 칩(300)이 부착되는 것이 도시 및 설명되었지만, 이와 다르게, 제1 반도체 칩(100) 상에는 적어도 두 개의 제2 반도체 칩(300)들이 적층 되고, 제2 반도체 칩(300)들을 각각 연결 부재(200)로 연결하여도 무방하다. Although in this embodiment, one second, but it is to be the semiconductor die 300 is attached shown and described, alternatively, the first semiconductor chip 100 formed on the at least two second semiconductor chip over the first semiconductor chip 100 300 are laminated, the second is also mubang by connecting the semiconductor chip 300 to the connection member 200, respectively.

이상에서 상세하게 설명한 바에 의하면, 하부에 배치된 반도체 칩에 연결 부재를 형성하고, 연결 부재를 이용하여 각 반도체 칩들을 전기적으로 연결함으로써 별도의 도전성 와이어 또는 관통 전극 없이 각 반도체 칩들을 전기적으로 연결하여 적층 반도체 패키지의 신뢰성 및 수율을 보다 향상시킨다. From what specifically described above, in forming the connecting member on a semiconductor chip arranged on the bottom, and by electrically connecting the respective semiconductor chips by using a connecting member to each semiconductor chip a separate electrically conductive wire or without penetrating electrode electrically connected to laminated thereby improving the reliability and yield of the semiconductor package.

앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. In the description of the invention previously described features of the present invention defined by the claims to be described later has been described with reference to exemplary embodiments of the present invention, Those of ordinary skill in the skilled in the art or the art of the art and without departing from the technical area it will be appreciated that, can make various changes and modifications of the invention within.

도 1은 본 발명의 일실시예에 의한 적층 반도체 패키지를 도시한 단면도이다. Figure 1 is a cross-sectional view of a stacked semiconductor package according to an embodiment of the present invention.

도 2는 본 발명의 다른 실시예에 의한 적층 반도체 패키지를 도시한 단면도이다. Figure 2 is a cross-sectional view of a stacked semiconductor package according to another embodiment of the present invention.

도 3 내지 도 9들은 본 발명의 일실시예에 의한 적층 반도체 패키지의 제조 방법을 도시한 평면도들 및 단면도들이다. Figures 3 to 9 are the plan view and sectional views showing a manufacturing method of the multilayer semiconductor package according to an embodiment of the present invention.

Claims (16)

  1. 제1 영역 및 상기 제1 영역의 주변을 따라 배치된 제2 영역을 갖는 제1 반도체 칩 몸체, 상기 제1 영역에 배치된 제1 본딩 패드들, 상기 각 제1 본딩 패드들과 전기적으로 연결되며 상기 제2 영역으로 연장된 제1 재배선들을 갖는 제1 반도체 칩; The first region and the first semiconductor chip body, the first bonding pad disposed on the first region having a second area located along the perimeter of the first region, connected with the respective first bonding pad electrically a first semiconductor chip having a first cultivation lines extending in the second area;
    상기 제2 영역에 배치된 상기 각 제1 재배선들의 일부에 기둥 형상으로 배치된 연결 전극들; Said second connection arranged in the each of the first columnar portion of the first planting lines arranged on the second electrode region; And
    상기 제1 영역 상에 배치된 제2 반도체 칩 몸체, 상기 제2 반도체 칩 몸체의 상면에 배치된 제2 본딩 패드들 및 상기 각 제2 본딩 패드들과 전기적으로 연결되며 상기 상면과 만나는 측면으로 연장되어 상기 각 연결 전극들과 전기적으로 접속된 제2 재배선들을 갖는 제2 반도체 칩; The first and the second semiconductor chip body, connected to the second as to the upper surface of the second bonding pads arranged on the semiconductor chip body, and each of the second bonding pads and electrically arranged in a region extending in a side intersection with the top surface the second semiconductor chip having the second cultivation lines connected to the respective connection electrodes and electrically; And
    상기 각 연결 전극들 및 상기 각 연결 전극들과 대응하는 각 제2 재배선들 사이에 개재된 접속 부재를 포함하는 적층 반도체 패키지. Each of the connection electrodes and the multilayer semiconductor package that includes a connecting member interposed between each of the second planting lines corresponding to the respective connection electrodes.
  2. 제1항에 있어서, According to claim 1,
    상기 제2 영역은 스크라이브 라인인 것을 특징으로 하는 적층 반도체 패키지. The second region is stacked semiconductor package, characterized in that the scribe line.
  3. 제1항에 있어서, According to claim 1,
    상기 각 연결 전극들은 상기 제1 반도체 칩 몸체의 상면에 대하여 수직 한 방향으로 배치된 원기둥 형상 및 다각 기둥 형상 중 어느 하나를 갖는 것을 특징으 로 하는 적층 반도체 패키지. Each of the connection electrodes are multilayer semiconductor package characterized in that a lead having any one of a cylindrical shape and polygonal columnar shape arranged in a direction perpendicular to the upper surface of the first semiconductor chip body.
  4. 제1항에 있어서, According to claim 1,
    상기 제1 영역은, 평면상에서 보았을 때, 사각형 형상을 갖고, 상기 각 연결 전극들은 상기 제1 영역의 적어도 하나의 에지를 따라 배치된 것을 특징으로 하는 적층 반도체 패키지. The first area, when viewed in plan, has a rectangular shape, each of the connection electrodes are multilayer semiconductor package, characterized in that arranged along at least one edge of the first region.
  5. 삭제 delete
  6. 제1항에 있어서, According to claim 1,
    상기 접속 부재는 솔더를 포함하는 것을 특징으로 하는 적층 반도체 패키지. The connecting member is stacked semiconductor package comprising the solder.
  7. 제1항에 있어서, According to claim 1,
    상기 제1 반도체 칩은 제1 두께를 갖고, 상기 제2 반도체 칩은 상기 제1 두께보다 얇은 제2 두께를 갖는 것을 특징으로 하는 적층 반도체 패키지. The first semiconductor chip has a first thickness, the second semiconductor chip is stacked semiconductor package characterized in that it has a second thickness thinner than the first thickness.
  8. 제1항에 있어서, According to claim 1,
    상기 제2 반도체 칩 몸체 상에 배치된 제3 반도체 칩 몸체, 상기 제3 반도체 칩 몸체상에 배치된 제3 본딩 패드들 및 상기 각 제3 본딩 패드들과 전기적으로 연결되며 상기 제3 반도체 칩 몸체의 측면으로 연장되어 상기 각 연결 전극들과 전기적으로 접속된 제3 재배선들을 갖는 제3 반도체 칩을 더 포함하는 것을 특징으로 하는 적층 반도체 패키지. The third semiconductor chip body, and the third semiconductor chip body onto the third bonding pads and each of the third bonding pad and electrically connected to the arrangement in the third semiconductor chip body disposed on the second semiconductor chip body extend in the side of stacked semiconductor package according to claim 1, further comprising a third semiconductor chip that has a third cultivation lines connected to the respective connection electrodes and electrically.
  9. 제1항에 있어서, According to claim 1,
    상기 제2 반도체 칩의 상기 상면을 덮는 절연층; Wherein the insulating layer covering the upper surface of the second semiconductor chip;
    상기 절연층 상에 배치되며, 상기 각 연결 부재들과 전기적으로 연결된 볼 랜드 패턴; The insulation is placed on the layer, wherein each of the connecting member and electrically connected to the ball land pattern; And
    상기 볼 랜드 패턴의 볼 랜드부 상에 접속된 도전볼을 더 포함하는 것을 특징으로 하는 적층 반도체 패키지. Stacking a semiconductor package according to claim 1, further comprising a conductive ball on the connection land portion of the ball the ball land pattern.
  10. 제1 본딩 패드들을 갖는 제1 반도체 칩들 및 상기 제1 반도체 칩들의 사이에 형성된 스크라이브 라인들을 갖는 웨이퍼를 제조하는 단계; Comprising the steps of: preparing a wafer having scribe line formed between the first of the semiconductor chips and the first semiconductor chip with the first bonding pad;
    상기 제1 본딩 패드들과 전기적으로 연결되고 상기 스크라이브 라인으로 연장된 제1 재배선들을 형성하는 단계; A step of connecting the first bonding pad and electrically and form a first cultivation lines extending in the scribe line;
    상기 스크라이브 라인과 대응하는 상기 각 제1 재배선들 상에 상기 웨이퍼로부터 수직한 방향으로 배치된 기둥 형상의 연결 부재들을 형성하는 단계; Forming each of the connecting members of the pillar-shaped vertically disposed in a direction from the wafer on the first cultivation lines corresponding to the scribe line;
    상면에 형성된 제2 본딩 패드들 및 상기 각 제2 본딩 패드들과 전기적으로 연결되며 상기 상면과 만나는 측면으로 연장되어 상기 각 연결 전극들과 전기적으로 접속되는 제2 재배선들을 갖는 제2 반도체 칩을 상기 제1 반도체 칩 상에 배치하는 단계; The second bonding pads formed on a top surface and each of the second bonding pads and is electrically connected to and extends laterally of intersection with the upper surface of the second semiconductor chip having a second cultivation lines which are connected above the respective connection electrodes and the electrical placing on the first semiconductor chip; And
    상기 연결 부재 및 상기 제2 재배선 사이에 접속 부재를 이용하여 상기 연결 부재 및 상기 제2 재배선을 전기적으로 연결하는 단계를 포함하는 적층 반도체 패키지의 제조 방법. The connecting member and the second laminating process for producing a semiconductor package using the connection member between the wiring comprising the step of electrically connecting the connection member and the second wiring.
  11. 제10항에 있어서, 11. The method of claim 10,
    상기 연결 부재들을 형성하는 단계는 상기 스크라이브 라인과 대응하는 상기 제1 재배선의 일부를 노출하는 관통홀들을 갖는 마스크를 형성하는 단계; Forming the connecting member comprises: forming a mask having through-holes that expose a portion of the first planting line corresponding to the scribe line;
    상기 마스크를 이용하여 상기 각 관통홀들 내에 금속을 채우는 단계; Filling the metal into the respective through-hole by using the mask; And
    상기 마스크를 상기 웨이퍼로부터 제거하는 단계를 포함하는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법. The method of stacking a semiconductor package comprising the step of removing the mask from the wafer.
  12. 제11항에 있어서, 12. The method of claim 11,
    상기 금속은 도금 공정에 의하여 상기 각 관통홀들 내에 채워지는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법. The metal production method of the laminated semiconductor package, characterized in that is filled in the respective through-hole by a plating process.
  13. 제10항에 있어서, 11. The method of claim 10,
    상기 연결 부재들을 형성하는 단계는 상기 웨이퍼를 덮는 금속막을 형성하는 단계; Forming the connecting member comprises: forming a metal film covering the wafer;
    상기 금속막 상에 스크라이브 라인과 대응하는 상기 제1 재배선의 일부를 덮는 포토레지스트 패턴을 형성하는 단계; Forming a photoresist pattern covering a part of the first cultivation line corresponding to the scribe lines on the metal film;
    상기 포토레지스트 패턴을 식각 마스크로서 이용하여 상기 금속막을 패터닝하는 단계; Patterning the metal film using the photoresist pattern as an etch mask; And
    상기 포토레지스트 패턴을 상기 웨이퍼로부터 제거하는 단계를 포함하는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법. The method of stacking a semiconductor package comprising the step of removing said photoresist pattern from said wafer.
  14. 제13항에 있어서, 14. The method of claim 13,
    상기 금속막은 스퍼터링 공정에 의하여 형성되는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법. Method for manufacturing a laminated semiconductor package, characterized in that said metal film is formed by a sputtering process.
  15. 삭제 delete
  16. 제10항에 있어서, 11. The method of claim 10,
    상기 제2 반도체 칩의 상면 상에 배치된 상기 제2 재배선은 덮고, 상기 제2 반도체 칩의 측면 상에 배치된 상기 제2 재배선은 노출하는 절연막을 형성하는 단계; Wherein the second and the second wiring disposed on the upper surface of the semiconductor chip is covered, a second wiring disposed on the side of the second semiconductor chip is formed in the insulating film to expose;
    상기 절연막 상에 상기 각 연결 부재와 연결되며 볼 랜드부를 갖는 볼 랜드 패턴을 형성하는 단계; Forming a ball land pattern having a land to view, being connected to each connecting member onto the insulating film; And
    상기 볼 랜드부에 도전볼을 어탯치 하는 단계를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법. The method of stacking a semiconductor package according to claim 1, further comprising the step of said ball attachment control the ball challenges to the land portion.
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