KR101010152B1

KR101010152B1 - Clock receiver

Info

Publication number: KR101010152B1
Application number: KR1020040064401A
Authority: KR
Inventors: 노영규
Original assignee: 주식회사 하이닉스반도체
Priority date: 2004-08-16
Filing date: 2004-08-16
Publication date: 2011-01-24
Also published as: KR20060015985A

Abstract

본 발명은 클럭 수신기에 관한 것으로써, 특히, 서로 다른 클럭을 사용하는 SDR(Single Data Rate)과 DDR(Double Data Rate)에 모두 적용되어 별도의 메탈 옵션의 변경 없이 입력신호를 선택할 수 있도록 하는 기술을 개시한다. 이를 위해, 본 발명은 DDR 선택신호가 활성화되면 제 1클럭과 제 1클럭과 반대 위상을 갖는 제 2클럭을 비교하여 그 결과에 따라 DDR 클럭을 출력하는 DDR 수신기와, SDR 선택신호가 활성화되면 제 1클럭의 전압 레벨과 기준전압을 비교하여 그 결과에 따라 SDR 클럭을 출력하는 SDR 수신기를 구비하여, DDR 선택신호와 SDR 선택신호에 따라 DDR 수신기와 SDR 수신기 중 어느 하나만 구동시켜 SDR 또는 DDR 클럭을 출력하도록 한다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock receiver. In particular, the present invention is applied to both a single data rate (SDR) and a double data rate (DDR) using different clocks so that an input signal can be selected without changing a separate metal option. Initiate. To this end, the present invention compares the first clock when the DDR selection signal is activated and the second clock having a phase opposite to that of the first clock, and outputs a DDR clock according to the result. SDR receiver that compares voltage level of 1 clock and reference voltage and outputs SDR clock according to the result. To print.

Description

Clock receiver

도 1은 종래의 클럭 수신기에 관한 회로도. 1 is a circuit diagram of a conventional clock receiver.

도 2는 본 발명에 따른 클럭 수신기의 회로도. 2 is a circuit diagram of a clock receiver in accordance with the present invention.

본 발명은 클럭 수신기에 관한 것으로써, 특히, 서로 다른 클럭을 사용하는 SDR(Single Data Rate)과 DDR(Double Data Rate)에 모두 적용되어 별도의 메탈 옵션을 변경하지 않고 입력신호를 선택할 수 있도록 하는 기술이다. The present invention relates to a clock receiver. In particular, the present invention is applied to both a single data rate (SDR) and a double data rate (DDR) using different clocks so that an input signal can be selected without changing a separate metal option. Technology.

일반적으로 SDR 디램이나 DDR 디램은 클럭 수신기를 통해 인가되는 입력 신호 및 클럭의 입력 레벨 조건이 상이하다. 따라서, SDR과 DDR 디램의 클럭을 수신하는 클럭 수신기는 일정한 라이징 클럭 및 폴링 클럭의 지연시간을 유지하고 스큐(Skew) 문제를 해결하기 위해서 그 형태가 달라지게 된다. In general, the SDR DRAM or the DDR DRAM has different input level conditions of the clock and the input signal applied through the clock receiver. Therefore, the clock receivers that receive the clocks of the SDR and DDR DRAMs are changed in shape to maintain a constant rising clock and falling clock delay time and solve skew problems.

도 1은 이러한 종래의 클럭 수신기에 있어서 SDR과 DDR을 동시에 사용 가능하도록 하는 콤보 형태의 클럭 수신기의 회로도이다. FIG. 1 is a circuit diagram of a combo-type clock receiver for enabling simultaneous use of SDR and DDR in such a conventional clock receiver.

종래의 클럭 수신기는 복수개의 PMOS트랜지스터 P1~P6, 복수개의 NMOS트랜지스터 N1~N4 및 복수개의 메탈 옵션(1)을 구비한다. The conventional clock receiver includes a plurality of PMOS transistors P1 to P6, a plurality of NMOS transistors N1 to N4, and a plurality of metal options 1.

여기서, PMOS트랜지스터 P1~P6는 제어신호 CON에 따라 전원전압 VDDI을 선택적으로 공급한다. NMOS트랜지스터 N1~N4는 클럭 CLK,CLKb, 기준전압 Vref의 전압 레벨에 따라 데이타 출력단 SDR Vout, DDR Vout에 출력 데이타를 공급한다. NMOS트랜지스터 N5는 제어신호 CON에 따라 접지전압단과의 선택적인 연결을 제어한다. Here, the PMOS transistors P1 to P6 selectively supply the power supply voltage VDDI according to the control signal CON. The NMOS transistors N1 to N4 supply output data to the data output terminals SDR Vout and DDR Vout according to the clock levels CLK, CLKb and the reference voltage Vref. The NMOS transistor N5 controls the selective connection with the ground voltage terminal in accordance with the control signal CON.

이러한 종래의 클럭 수신기는 하나의 클럭 버퍼에 메탈 옵션(1)을 선택적으로 연결하여 트랜지스터의 사이즈를 변경함으로써 버퍼의 사이즈를 변경하거나 입력신호를 변경한다. The conventional clock receiver selectively connects the metal option 1 to one clock buffer to change the size of the transistor to change the size of the buffer or change the input signal.

즉, 복수개의 PMOS트랜지스터 P2~P5와 연결된 메탈옵션(1)을 선택적으로 연결하여 전원전압 VDDI을 공급하기 위한 트랜지스터의 사이즈를 변경하게 된다. 또한, 복수개의 NMOS트랜지스터 N1~N4와 연결된 메탈옵션(1)을 선택적으로 연결하여 입력신호 Vref,CLK,CLKb를 수신하기 위한 트랜지스터를 사용자의 임의에 따라 변경하게 된다. 이에 따라, SDR,DDR의 상호 기능 전환시 사용되는 입력신호를 선택적으로 수신할 수 있도록 한다. That is, the size of the transistor for supplying the supply voltage VDDI is changed by selectively connecting the metal options 1 connected to the plurality of PMOS transistors P2 to P5. In addition, by selectively connecting the metal options (1) connected to the plurality of NMOS transistors N1 to N4, the transistor for receiving the input signals Vref, CLK, and CLKb is changed according to the user's discretion. Accordingly, it is possible to selectively receive the input signal used when switching the function of the SDR, DDR.

그런데, 클럭수신기에서 서로 다른 입력 신호를 사용하는 SDR, DDR의 기능을 상호 변경할 경우 메탈 옵션을 수정해야 하는 문제점이 있다. 즉, DDR은 클럭 CLK 및 클럭 CLKb를 그 입력신호로 사용하여 차동(Differential) 타입으로 구현되는데 반하여, SDR은 기준전압 Vref과 클럭 CLK를 그 입력신호로 사용한다. However, when changing the functions of the SDR and DDR using different input signals in the clock receiver, there is a problem in that the metal option needs to be modified. That is, DDR is implemented as a differential type using the clock CLK and the clock CLKb as its input signals, while SDR uses the reference voltage Vref and the clock CLK as its input signals.

이에 따라서, 기존의 콤보 타입 클럭 수신기는 DDR과 SDR를 모두 사용할 경우 디램의 변경 여부에 따라 메탈 옵션(1)의 연결을 선택적으로 제어하여 그 입력신호를 변경해야만 하는 불편함이 있었다. Accordingly, in the conventional combo type clock receiver, when both DDR and SDR are used, it is inconvenient to change the input signal by selectively controlling the connection of the metal option 1 according to the change of the DRAM.

본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히, 서로 다른 클럭을 사용하는 SDR(Single Data Rate)과 DDR(Double Data Rate)의 상호 기능의 변경시 별도의 메탈 옵션의 변경 없이 입력신호를 선택할 수 있도록 하는데 그 목적이 있다. The present invention was created to solve the above problems, in particular, when changing the mutual function of the SDR (Single Data Rate) and DDR (Double Data Rate) using a different clock input without changing a separate metal option The purpose is to allow the signal to be selected.

상기한 목적을 달성하기 위한 본 발명의 클럭 수신기는, DDR 선택신호의 활성화시 제 1클럭과 제 1클럭과 반대 위상을 갖는 제 2클럭을 제 1차동증폭수단을 통해 비교하여 그 결과에 따라 DDR 클럭을 출력하는 DDR 수신기; SDR 선택신호의 활성화시 제 1클럭의 전압 레벨과 기준전압을 제 2차동증폭수단을 통해 비교하여 그 결과에 따라 SDR 클럭을 출력하는 SDR 수신기; 및 DDR 클럭과 SDR 클럭을 조합하여 두개의 클럭 중 선택된 어느 하나의 클럭을 출력하는 출력수단을 구비하고, DDR 수신기와 SDR 수신기는 DDR 선택신호와 SDR 선택신호에 따라 둘 중 어느 하나만 구동됨을 특징으로 한다. In the clock receiver of the present invention for achieving the above object, a first clock and a second clock having a phase opposite to that of the first clock when the DDR selection signal is activated are compared with the first differential amplification means, and accordingly the DDR A DDR receiver for outputting a clock; An SDR receiver for comparing the voltage level of the first clock and the reference voltage through the second differential amplifying means and outputting an SDR clock according to the result when the SDR selection signal is activated; And an output means for outputting any one selected from two clocks by combining a DDR clock and an SDR clock, wherein the DDR receiver and the SDR receiver are driven only by the DDR selection signal and the SDR selection signal. do.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 클럭 수신기에 관한 회로도이다. 2 is a circuit diagram of a clock receiver according to the present invention.

본 발명은 DDR(Double Data Rate) 수신기(10), SDR(Single Data Rate) 수신기(20) 및 로직부(30)를 구비한다. The present invention includes a double data rate (DDR) receiver 10, a single data rate (SDR) receiver 20, and a logic unit 30.

여기서, DDR 수신기(10)는 PMOS트랜지스터 P7~P10, NMOS트랜지스터 N6~N8, 낸드게이트 ND1 및 인버터 IV1를 구비한다. Here, the DDR receiver 10 includes PMOS transistors P7 to P10, NMOS transistors N6 to N8, NAND gate ND1, and inverter IV1.

PMOS트랜지스터 P7~P10는 공통 소스 단자를 통해 전원전압 VDDI가 인가되고 PMOS트랜지스터 P8,P9의 게이트 단자가 서로 공통으로 연결된다. 그리고, PMOS트랜지스터 P7,P10는 공통 게이트 단자를 통해 인버터 IV1의 출력이 인가된다. NMOS트랜지스터 N6은 PMOS트랜지스터 P8과 NMOS트랜지스터 N8 사이에 연결되어 게이트 단자를 통해 클럭 CLKb가 인가된다. NMOS트랜지스터 N7는 출력단 A와 NMOS트랜지스터 N8 사이에 연결되어 게이트 단자를 통해 클럭 CLK이 인가된다. The PMOS transistors P7 to P10 are supplied with a supply voltage VDDI through a common source terminal, and the gate terminals of the PMOS transistors P8 and P9 are commonly connected to each other. In addition, the output of the inverter IV1 is applied to the PMOS transistors P7 and P10 through the common gate terminal. The NMOS transistor N6 is connected between the PMOS transistor P8 and the NMOS transistor N8 so that the clock CLKb is applied through the gate terminal. The NMOS transistor N7 is connected between the output terminal A and the NMOS transistor N8 so that the clock CLK is applied through the gate terminal.

낸드게이트 ND1는 DDR 선택신호 DDR과 제어신호 CON를 낸드연산한다. 인버터 IV1는 낸드게이트 ND1의 출력을 반전한다. NMOS트랜지스터 N8는 NMOS트랜지스터 N6,N7과 접지전압단 사이에 연결되어 게이트 단자를 통해 인버터 IV1의 출력이 인가된다. The NAND gate ND1 performs a NAND operation of the DDR selection signal DDR and the control signal CON. Inverter IV1 inverts the output of NAND gate ND1. The NMOS transistor N8 is connected between the NMOS transistors N6 and N7 and the ground voltage terminal, and the output of the inverter IV1 is applied through the gate terminal.

그리고, SDR 수신기(20)는 PMOS트랜지스터 P11~P14, NMOS트랜지스터 N9~N11, 낸드게이트 ND2 및 인버터 IV2를 구비한다. The SDR receiver 20 includes PMOS transistors P11 to P14, NMOS transistors N9 to N11, NAND gate ND2, and inverter IV2.

PMOS트랜지스터 P11~P14는 공통 소스 단자를 통해 전원전압 VDDI가 인가되고 PMOS트랜지스터 P12,P13의 게이트 단자가 서로 공통으로 연결된다. 그리고, PMOS트랜지스터 P11,P14는 공통 게이트 단자를 통해 인버터 IV2의 출력이 인가된다. NMOS트랜지스터 N9는 PMOS트랜지스터 P12와 NMOS트랜지스터 N11 사이에 연결되어 게이트 단자를 통해 기준전압 Vref가 인가된다. NMOS트랜지스터 N10는 출력단 B와 NMOS트랜지스터 N11 사이에 연결되어 게이트 단자를 통해 클럭 CLK이 인가된다. The PMOS transistors P11 to P14 are supplied with a supply voltage VDDI through a common source terminal, and the gate terminals of the PMOS transistors P12 and P13 are commonly connected to each other. In addition, the output of the inverter IV2 is applied to the PMOS transistors P11 and P14 through the common gate terminal. The NMOS transistor N9 is connected between the PMOS transistor P12 and the NMOS transistor N11 to receive a reference voltage Vref through the gate terminal. The NMOS transistor N10 is connected between the output terminal B and the NMOS transistor N11 so that the clock CLK is applied through the gate terminal.

낸드게이트 ND2는 SDR 선택신호 SDR과 제어신호 CON를 낸드연산한다. 인버터 IV2는 낸드게이트 ND2의 출력을 반전한다. NMOS트랜지스터 N11는 NMOS트랜지스 터 N9,N10과 접지전압단 사이에 연결되어 게이트 단자를 통해 인버터 IV2의 출력이 인가된다. The NAND gate ND2 performs a NAND operation of the SDR selection signal SDR and the control signal CON. Inverter IV2 inverts the output of NAND gate ND2. The NMOS transistor N11 is connected between the NMOS transistors N9 and N10 and the ground voltage terminal, and the output of the inverter IV2 is applied through the gate terminal.

또한, 로직부(30)는 DDR 수신기(10)의 출력단 A의 출력과 SDR 수신기(20)의 출력단 B의 출력을 낸드연산하여 출력신호 SDR/DDR Vout를 출력하는 낸드게이트 ND3를 구비한다. In addition, the logic unit 30 includes a NAND gate ND3 for performing an NAND operation on the output of the output terminal A of the DDR receiver 10 and the output of the output terminal B of the SDR receiver 20 to output the output signal SDR / DDR Vout.

이러한 구조를 갖는 본 발명의 동작 과정을 설명하면 다음과 같다. Referring to the operation process of the present invention having such a structure is as follows.

먼저, DDR을 사용하고자 할 경우 DDR 선택신호 DDR가 하이가 되고 SDR 선택신호 SDR가 로우가 된다. 클럭 수신기의 동작 제어신호 CON가 활성화된 상태에서 DDR 선택신호 DDR가 하이가 되면 인버터 IV1는 하이 신호를 출력한다. 이에 따라, NMOS트랜지스터 N8가 턴온된다. First, when using DDR, the DDR select signal DDR goes high and the SDR select signal SDR goes low. Inverter IV1 outputs a high signal when the DDR select signal DDR goes high while the operation control signal CON of the clock receiver is activated. As a result, the NMOS transistor N8 is turned on.

이에 따라, DDR 수신기(10)는 클럭 CLKb과 클럭 CLK의 전압 레벨을 비교한다. 그 결과 클럭 CLK의 전압 레벨이 클럭 CLKb 보다 높을 경우 NMOS트랜지스터 N7가 턴온되어 출력단 A를 통해 로우신호를 출력하고, 클럭 CLK의 전압 레벨이 클럭 CLKb 보다 낮을 경우 NMOS트랜지스터 N6, PMOS트랜지스터 P9가 턴온되어 출력단 A를 통해 하이 신호를 출력한다. Accordingly, the DDR receiver 10 compares the voltage levels of the clock CLKb and the clock CLK. As a result, when the voltage level of the clock CLK is higher than the clock CLKb, the NMOS transistor N7 is turned on to output a low signal through the output terminal A. When the voltage level of the clock CLK is lower than the clock CLKb, the NMOS transistor N6 and the PMOS transistor P9 are turned on. A high signal is output through output stage A.

이때, SDR 선택신호 SDR는 로우가 되어 NMOS트랜지스터 N11가 턴오프 상태를 유지한다. 이에 따라, PMOS트랜지스터 P14가 턴온되어 출력단 B를 통해 하이 신호를 출력한다. 따라서, 낸드게이트 ND3는 클럭 CLK의 동작 상태에 따라 출력신호 DDR Vout 로서 하이 또는 로우 신호를 출력하게 된다. At this time, the SDR select signal SDR becomes low to maintain the NMOS transistor N11 in the turn-off state. Accordingly, the PMOS transistor P14 is turned on to output a high signal through the output terminal B. Therefore, the NAND gate ND3 outputs a high or low signal as the output signal DDR Vout depending on the operation state of the clock CLK.

반면에, SDR을 사용하고자 할 경우 SDR 선택신호 SDR가 하이가 되고 DDR 선 택신호 DDR가 로우가 된다. 클럭 수신기의 동작 제어신호 CON가 활성화된 상태에서 SDR 선택신호 SDR이 하이가 되면 인버터 IV2는 하이 신호를 출력한다. 이에 따라, NMOS트랜지스터 N11이 턴온된다. On the other hand, when using SDR, the SDR selection signal SDR goes high and the DDR selection signal DDR goes low. Inverter IV2 outputs a high signal when the SDR selection signal SDR becomes high while the operation control signal CON of the clock receiver is activated. As a result, the NMOS transistor N11 is turned on.

이에 따라, SDR 수신기(20)는 기준전압 Vref과 클럭 CLK의 전압 레벨을 비교한다. 그 결과 클럭 CLK의 전압 레벨이 기준전압 Vref 보다 높을 경우 NMOS트랜지스터 N10이 턴온되어 출력단 B를 통해 로우신호를 출력하고, 클럭 CLK의 전압 레벨이 기준전압 Vref 보다 낮을 경우 NMOS트랜지스터 N9, PMOS트랜지스터 P13이 턴온되어 출력단 B를 통해 하이 신호를 출력한다. Accordingly, the SDR receiver 20 compares the reference voltage Vref with the voltage level of the clock CLK. As a result, when the voltage level of the clock CLK is higher than the reference voltage Vref, the NMOS transistor N10 is turned on to output a low signal through the output terminal B. When the voltage level of the clock CLK is lower than the reference voltage Vref, the NMOS transistor N9 and the PMOS transistor P13 become Turned on to output a high signal through output stage B.

이때, DDR 선택신호 DDR는 로우가 되어 NMOS트랜지스터 N8가 턴오프 상태를 유지한다. 이에 따라, PMOS트랜지스터 P10가 턴온되어 출력단 A를 통해 하이 신호를 출력한다. 따라서, 낸드게이트 ND3는 클럭 CLK의 동작 상태에 따라 출력신호 SDR Vout 로서 하이 또는 로우 신호를 출력하게 된다. At this time, the DDR select signal DDR goes low to maintain the NMOS transistor N8 is turned off. Accordingly, the PMOS transistor P10 is turned on to output a high signal through the output terminal A. Therefore, the NAND gate ND3 outputs a high or low signal as the output signal SDR Vout depending on the operation state of the clock CLK.

이러한 본 발명에서 DDR 수신기(10)와 SDR 수신기(20)가 모두 동작하지 않을 경우에도 제어신호 CON은 하이 신호를 출력한다. 이에 따라, DDR 수신기(10)의 출력단 A와 SDR 수신기(20)의 출력단 B를 통해 하이 신호를 출력하여 낸드게이트 ND3의 출력으로 로우 신호를 출력하게 된다. 따라서, DDR 수신기(10)와 SDR 수신기(20)가 모두 동작하지 않을 때 노이즈 신호가 입력단을 통해 인가될 경우에도 노이즈로 인한 오동작이 발생하지 않도록 한다. In the present invention, even when both the DDR receiver 10 and the SDR receiver 20 do not operate, the control signal CON outputs a high signal. Accordingly, a high signal is output through the output terminal A of the DDR receiver 10 and the output terminal B of the SDR receiver 20 to output a low signal to the output of the NAND gate ND3. Therefore, even when both the DDR receiver 10 and the SDR receiver 20 do not operate, a malfunction due to noise is prevented even when a noise signal is applied through an input terminal.

이상에서 설명한 바와 같이, 본 발명은 서로 다른 클럭을 사용하는 SDR(Single Data Rate)과 DDR(Double Data Rate)에 모두 적용되어 별도의 물리적인 메탈 옵션의 변경 없이 SDR/DDR 선택신호에 따라 입력신호를 선택할 수 있도록 한다. As described above, the present invention is applied to both a single data rate (SDR) and a double data rate (DDR) using different clocks, and thus the input signal according to the SDR / DDR selection signal without changing a separate physical metal option. To be able to select.

Claims

A DDR receiver for comparing a first clock and a second clock having a phase opposite to the first clock through a first differential amplifying means to output a DDR clock upon activation of a double data rate (DDR) selection signal;

An SDR receiver for comparing the voltage level of the first clock with a reference voltage through a second differential amplifying means and outputting an SDR clock according to a result of activation of a single data rate (SDR) selection signal; And

And output means for outputting any one of a clock selected from the DDR clock and the SDR clock,

The DDR receiver and the SDR receiver, the clock receiver, characterized in that any one of the two driven in accordance with the DDR selection signal and the SDR selection signal.

The method of claim 1, wherein the DDR receiver is

First logic means for logically operating the DDR selection signal and an operation control signal for maintaining an activation state;

The first differential amplifying means for comparing the first clock and the second clock according to the output of the first logic means upon activation of a first enable means; And

And said first enable means for selectively switching in accordance with an output of said first logic means to control the output of said first differential amplification means.

The method of claim 2, wherein the first logic means

A first NAND gate NAND-operating the DDR selection signal and the operation control signal; And

And a first inverter for inverting the output of the first NAND gate.

delete

The method of claim 1, wherein the SDR receiver

Second logic means for logically operating the SDR selection signal and an operation control signal for maintaining an activation state;

The second differential amplifying means for comparing the voltage level of the first clock with the reference voltage according to the output of the second logic means when the second enable means is activated; And

And a second enable means for selectively switching in accordance with an output of said second logic means to control the output of said second differential amplification means.

The method of claim 5, wherein the second logic means

A second NAND gate NAND-operating the SDR selection signal and the operation control signal; And

And a second inverter for inverting the output of the second NAND gate.

delete

The clock receiver as set forth in claim 1, wherein said output means has a third NAND gate for NAND-operating the output of said DDR receiver and the output of said SDR receiver.

The method of claim 1 or claim 8, wherein the DDR receiver and the SDR receiver receives an operation control signal to maintain the active state, and outputs a high signal through the output stage while the two receivers are not in operation Clock receiver.