KR101004815B1 - 저전력용 직류 검출기 - Google Patents

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Abstract

본 발명은 저전력용 직류 검출기에 관한 것으로, 극소 전류를 생성하는 메인 전류원 회로부; 상기 메인 전류원 회로부에 의해 생성되는 전류를 기설정된 전류 이하로 제한하는 제한 회로부; 및 상기 메인 전류원 회로부에 의해 생성된 극소 전류에 의해 바이어싱 되어, 입력되는 직류 전압을 검출하는 전압 검출 회로부를 포함한다.
Figure R1020080078011
저전력, 극소전류, 웨이크업, 수신기, 직류, 검출

Description

저전력용 직류 검출기{DIRECT CURRENT DETECTOR FOR LOW-POWER}
본 발명은 웨이크업 수신기에 적용될 수 있는 저전력용 직류 검출기에 관한 것으로, 특히 극소전류를 생성하여 바이어스 전류로 사용함으로써, 작은 직류 성분의 웨이크업 전압을 검출할 수 있고, 소모전류가 낮은 저전력용 직류 검출기에 관한 것이다.
일반적으로, 현재의 무선 통신에 있어서 중요한 핵심 기능중 하나는 초저전력을 사용하여 하나의 건전지로 몇 년 이상을 사용하도록 하는 것이다. 이를 위하여, 무선 시스템이 평소 극소전류(수 uA)소모만으로도 웨이크업 동작할지 계속 딥-슬립(Deep sleep) 상태를 유지할지의 판단을 할 수 있어야 한다.
한편, 저전력 웨이크업 동작을 위해서는, 먼저 RF 신호를 극소전류를 소비하여 정류하는 정류 기술과, 정류된 직류 신호를 극소전류를 소비하여 검출해 내는 검출 기술이 필요하다.
종래 직류 검출 구조를 살펴보면, 정류된 직류 전압과 기설정된 기준전압을 비교하여, 정류된 전압이 기준전압이상이면 웨이크업을 위한 웨이크업 인터럽트 신호를 발생시키는 구조이다.
그런데, 이와 같은 종래 직류 검출기에서는, 정류 전압과 비교하기 위한 기준전압을 생성하여야 하므로, 이에 따른 부가 회로 및 비용이 필요하게 되는 문제점이 있고, 그리고 기준전압을 생성을 위해 저항 분배회로를 이용하는 경우, 저항분배시 전류소모가 증가하는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해서 제안된 것으로써, 그 목적은 극소전류를 생성하여 바이어스 전류로 사용함으로써, 작은 직류 성분의 웨이크업 전압을 검출할 수 있고, 소모전류가 낮은 저전력용 직류 검출기를 제공하는데 있다.
상기한 본 발명의 목적을 달성하기 위한 본 발명의 하나의 기술적인 측면은, 극소 전류를 생성하는 메인 전류원 회로부; 상기 메인 전류원 회로부에 의해 생성되는 전류를 기설정된 전류 이하로 제한하는 제한 회로부; 및 상기 메인 전류원 회로부에 의해 생성된 극소 전류에 의해 바이어싱 되어, 입력되는 직류 전압을 검출하는 전압 검출 회로부를 포함하는 저전력용 직류 검출기를 제안한다.
본 발명의 하나의 기술적인 측면에서, 상기 저전력용 직류 검출기는, 전원이 기설정된 전압 보다 높게 공급되면, 동작 전압을 공급하는 기동 회로부; 및 상기 기동 회로부에 의해 공급되는 동작 전압에 의해 바이어싱 되고, 상기 제한 회로부에 의해 기설정된 전류 이하로 제한된 극소 전류를 생성하여, 상기 메인 전류원 회로부와 전류 미러 결합을 형성하는 초단 전류원 회로부를 더 포함하는 것을 특징으로 한다.
상기 초단 전류원 회로부는, 상기 기동 회로부에 의해 공급되는 동작 전압에 의해 바이어싱 되어, 상기 제한 회로부에 의해 기설정된 전류 이하로 제한된 극소 전류를 생성하는 제1 전류미러; 및 상기 제1 전류미러에 의해 생성된 극소 전류를 상기 메인 전류원 회로부에 미러링하는 제2 전류미러를 포함하는 것을 특징으로 한다.
상기 메인 전류원 회로부는, 상기 제2 전류미러와 전류 미러 결합을 형성하는 제1 미러부; 상기 제1 미러부에 의해 결정되는 극소 전류를 생성하는 전류미러부; 및 상기 전류미러부와 전류 미러 결합을 형성하여, 상기 전류미러부에 의해 생성된 극소 전류를 상기 전압 검출 회로부에 바이어스 전류로써 공급하는 제2 미러부를 포함하는 것을 특징으로 한다.
상기 전압 검출 회로부는, 상기 메인 전류원 회로부에 의한 바이어스 전류에 의해 바이어싱 되어, 입력되는 직류 전압을 검출하는 직류 전압 검출부; 및 상기 직류 전압 검출부에 의해 검출된 전압을 출력단으로 버퍼링하는 신호 출력부를 포함하는 것을 특징으로 한다.
상기 제1 전류미러는, 상기 전원이 공급되는 단자에 연결된 소오스를 갖는 제1 PMOS 트랜지스터; 및 상기 전원이 공급되는 단자에 연결된 소오스와, 상기 제1 PMOS 트랜지스터의 게이트에 연결된 게이트 및 드레인을 갖는 제2 PMOS 트랜지스터를 포함하는 것을 특징으로 한다.
상기 제1 전류미러는, 상기 제1 PMOS 트랜지스터의 드레인에 연결된 소오스와, 상기 제2 전류미러에 연결된 드레인을 갖는 제3 PMOS 트랜지스터; 상기 제2 PMOS 트랜지스터의 드레인에 연결된 소오스와, 상기 제2 PMOS 트랜지스터의 게이트 에 연결된 게이트 및 드레인을 갖는 제4 PMOS 트랜지스터를 더 포함하는 것을 특징으로 한다.
상기 제2 전류미러는, 상기 제3 PMOS 트랜지스터의 드레인에 연결된 드레인 및 게이트를 갖는 제1 NMOS 트랜지스터; 및 상기 제4 PMOS 트랜지스터의 드레인에 연결된 드레인과, 상기 제1 NMOS 트랜지스터의 게이트 및 드레인에 연결된 게이트를 갖는 제2 NMOS 트랜지스터를 포함하는 것을 특징으로 한다.
상기 제2 전류미러는, 상기 제1 NMOS 트랜지스터의 소오스에 연결된 드레인 및 게이트와, 접지에 연결된 소오스를 갖는 제3 NMOS 트랜지스터; 및 상기 제2 NMOS 트랜지스터의 소오스에 연결된 드레인과, 상기 제3 NMOS 트랜지스터의 게이트에 연결된 게이트와, 상기 제한 회로부에 연결된 소오스를 갖는 제4 NMOS 트랜지스터를 더 포함하는 것을 특징으로 한다.
상기 제1 미러부는, 상기 제2 NMOS 트랜지스터의 게이트에 연결된 게이트와, 상기 전류미러부에 연결된 드레인을 갖는 제5 NMOS 트랜지스터; 및 상기 제5 NMOS 트랜지스터의 게이트에 연결된 게이트와, 상기 전류미러부에 연결된 드레인을 갖는 제6 NMOS 트랜지스터를 포함하는 것을 특징으로 한다.
상기 제1 미러부는, 상기 제4 NMOS 트랜지스터의 게이트에 연결된 게이트와, 상기 제5 NMOS 트랜지스터의 소오스에 연결된 드레인과, 상기 제한 회로부에 연결된 소오스를 갖는 제7 NMOS 트랜지스터; 및 상기 제7 NMOS 트랜지스터의 게이트에 연결된 게이트와, 상기 제6 NMOS 트랜지스터의 소오스에 연결된 드레인과, 상기 제한 회로부에 연결된 소오스를 갖는 제8 NMOS 트랜지스터를 더 포함하는 것을 특징 으로 한다.
상기 제한 회로부는, 상기 제4 NMOS 트랜지스터, 제7 NMOS 트랜지스터 및 제8 NMOS 트랜지스터의 각 소오스의 공통 접속노드와 접지 사이에 연결된 저항을 포함하는 것을 특징으로 한다.
상기 제한 회로부의 저항은, 가변저항인 것을 특징으로 한다.
상기 전류미러부는, 상기 전원이 공급되는 단자에 연결된 소오스를 갖는 제5 PMOS 트랜지스터; 상기 전원이 공급되는 단자에 연결된 소오스와, 상기 제5 PMOS 트랜지스터의 게이트 및 드레인에 연결된 게이트를 갖는 제6 PMOS 트랜지스터; 상기 제5 PMOS 트랜지스터의 드레인 및 게이트에 연결된 소오스와, 상기 제5 NMOS 트랜지스터의 드레인에 연결된 드레인 및 게이트를 갖는 제7 PMOS 트랜지스터; 및 상기 제6 PMOS 트랜지스터의 드레인에 연결된 소오스와, 상기 제7 NMOS 트랜지스터의 드레인 및 게이트에 연결된 게이트와, 상기 제6 NMOS 트랜지스터의 드레인에 연결된 드레인을 갖는 제8 PMOS 트랜지스터를 포함하는 것을 특징으로 한다.
상기 제2 미러부는, 상기 제6 NMOS 트랜지스터의 게이트에 연결된 게이트와, 상기 전원이 공급되는 단자에 연결된 소오스를 갖는 제1 내지 제3 구동용 PMOS 트랜지스터를 포함하는 제1 미러 회로부; 및 상기 제8 NMOS 트랜지스터의 게이트에 연결된 게이트와, 상기 제1 미러 회로부의 제1 내지 제3 구동용 PMOS 트랜지스터 각 드레인에 연결된 소오스를 포함하는 제4 내지 6 구동용 PMOS 트랜지스터를 포함하는 제2 미러 회로부를 포함하는 것을 특징으로 한다.
상기 직류 전압 검출부는, 직류 전압을 입력받기 위한 입력단에 연결된 게이 트와, 상기 제4 구동 트랜지스터의 드레인에 연결된 드레인과, 접지에 연결된 소오스를 갖는 제1 검출용 NMOS 트랜지스터; 및 상기 제5 구동 트랜지스터의 드레인에 연결된 드레인과, 상기 제1 검출용 트랜지스터의 드레인에 연결된 게이트와, 접지에 연결된 소오스를 갖는 제2 검출용 NMOS 트랜지스터를 포함하는 것을 특징으로 한다.
상기 신호 출력부는, 기 제6 구동용 PMOS 트랜지스터의 드레인을 통해 구동 전류를 공급받고, 상기 제2 검출용 NMOS 트랜지스터의 드레인을 통해 입력되는 신호를 반전시키는 제1 인버터를 포함하는 것을 특징으로 한다.
상기 신호 출력부는, 상기 전원을 공급받고, 상기 제1 인버터로부터의 신호를 반전시키는 제2 인버터를 더 포함하는 것을 특징으로 한다.
이와같은 본 발명에 의하면, 극소전류를 생성하여 바이어스 전류로 사용함으로써, 작은 직류 성분의 웨이크업 전압을 검출할 수 있고, 소모전류가 낮은 효과가 있다.
즉, 원하는 시간에만 동작하여 전류소모의 극소화로 배터리의 수명을 증가시킬 수 있고, CMOS IC화 및 극소전력(<1uA)으로 동작이 가능하며, RF ID 태그 수신기 기능과 시스템 웨이크업 기능으로 시스템의 호환성을 증가시킬 수 있으며, 비교기의 기준전압을 위한 별도의 회로가 불필요하다.
이하, 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
본 발명은 설명되는 실시예에 한정되지 않으며, 본 발명의 실시예는 본 발명의 기술적 사상에 대한 이해를 돕기 위해서 사용된다. 본 발명에 참조된 도면에서 실질적으로 동일한 구성과 기능을 가진 구성요소들은 동일한 부호를 사용할 것이다.
도 1은 본 발명에 따른 저전력용 직류 검출기의 블록 회로도이다.
도 1을 참조하면, 본 발명에 따른 저전력용 직류 검출기는, 극소 전류를 생성하는 메인 전류원 회로부(300)와, 상기 메인 전류원 회로부(300)에 의해 생성되는 전류를 기설정된 전류 이하로 제한하는 제한 회로부(400)와, 상기 메인 전류원 회로부(300)에 의해 생성된 극소 전류에 의해 바이어싱 되어, 입력되는 직류 전압을 검출하는 전압 검출 회로부(500)를 포함한다.
또한, 상기 저전력용 직류 검출기는, 전원(VDD)이 기설정된 전압 보다 높게 공급되면, 동작 전압을 공급하는 기동 회로부(100)와, 상기 기동 회로부(100)에 의해 공급되는 동작 전압에 의해 바이어싱 되고, 상기 제한 회로부(400)에 의해 기설정된 전류 이하로 제한된 극소 전류를 생성하여, 상기 메인 전류원 회로부(300)와 전류 미러 결합을 형성하는 초단 전류원 회로부(200)를 더 포함할 수 있다.
상기 초단 전류원 회로부(200)는, 상기 기동 회로부(100)에 의해 공급되는 동작 전압에 의해 바이어싱 되어, 상기 제한 회로부(400)에 의해 기설정된 전류 이 하로 제한된 극소 전류를 생성하는 제1 전류미러(210)와, 상기 제1 전류미러(210)에 의해 생성된 극소 전류를 상기 메인 전류원 회로부(300)에 미러링하는 제2 전류미러(220)를 포함한다.
상기 메인 전류원 회로부(300)는, 상기 제2 전류미러(220)와 전류 미러 결합을 형성하는 제1 미러부(310)와, 상기 제1 미러부(310)에 의해 결정되는 극소 전류를 생성하는 전류미러부(320)와, 상기 전류미러부(320)와 전류 미러 결합을 형성하여, 상기 전류미러부(320)에 의해 생성된 극소 전류를 상기 전압 검출 회로부(500)에 바이어스 전류로써 공급하는 제2 미러부(330)를 포함한다.
상기 전압 검출 회로부(500)는, 상기 메인 전류원 회로부(300)에 의한 바이어스 전류에 의해 바이어싱 되어, 입력되는 직류 전압을 검출하는 직류 전압 검출부(510)와, 상기 직류 전압 검출부(510)에 의해 검출된 전압을 출력단으로 버퍼링하는 신호 출력부(520)를 포함한다.
상기 제1 전류미러(210)는, 상기 전원(VDD)이 공급되는 단자에 연결된 소오스를 갖는 제1 PMOS 트랜지스터(PM11)와, 상기 전원(VDD)이 공급되는 단자에 연결된 소오스와, 상기 제1 PMOS 트랜지스터(PM11)의 게이트에 연결된 게이트 및 드레인을 갖는 제2 PMOS 트랜지스터(PM12)와, 상기 제1 PMOS 트랜지스터(PM11)의 드레인에 연결된 소오스와, 상기 제2 전류미러(220)에 연결된 드레인을 갖는 제3 PMOS 트랜지스터(PM13)와, 상기 제2 PMOS 트랜지스터(PM12)의 드레인에 연결된 소오스와, 상기 제2 PMOS 트랜지스터(PM12)의 게이트에 연결된 게이트 및 드레인을 갖는 제4 PMOS 트랜지스터(PM14)를 포함할 수 있다.
상기 제2 전류미러(220)는, 상기 제3 PMOS 트랜지스터(PM13)의 드레인에 연결된 드레인 및 게이트를 갖는 제1 NMOS 트랜지스터(NM11)와, 상기 제4 PMOS 트랜지스터(PM14)의 드레인에 연결된 드레인과, 상기 제1 NMOS 트랜지스터(NM11)의 게이트 및 드레인에 연결된 게이트를 갖는 제2 NMOS 트랜지스터(NM12)와, 상기 제1 NMOS 트랜지스터(NM11)의 소오스에 연결된 드레인 및 게이트와, 접지에 연결된 소오스를 갖는 제3 NMOS 트랜지스터(NM13)와, 상기 제2 NMOS 트랜지스터(NM12)의 소오스에 연결된 드레인과, 상기 제3 NMOS 트랜지스터(NM13)의 게이트에 연결된 게이트와, 상기 제한 회로부(400)에 연결된 소오스를 갖는 제4 NMOS 트랜지스터(NM14)를 포함할 수 있다.
상기 제1 미러부(310)는, 상기 제2 NMOS 트랜지스터(NM12)의 게이트에 연결된 게이트와, 상기 전류미러부(320)에 연결된 드레인을 갖는 제5 NMOS 트랜지스터(NM21)와, 상기 제5 NMOS 트랜지스터(NM21)의 게이트에 연결된 게이트와, 상기 전류미러부(320)에 연결된 드레인을 갖는 제6 NMOS 트랜지스터(NM22)와, 상기 제4 NMOS 트랜지스터(NM14)의 게이트에 연결된 게이트와, 상기 제5 NMOS 트랜지스터(NM21)의 소오스에 연결된 드레인과, 상기 제한 회로부(400)에 연결된 소오스를 갖는 제7 NMOS 트랜지스터(NM23)와, 상기 제7 NMOS 트랜지스터(NM23)의 게이트에 연결된 게이트와, 상기 제6 NMOS 트랜지스터(NM22)의 소오스에 연결된 드레인과, 상기 제한 회로부(400)에 연결된 소오스를 갖는 제8 NMOS 트랜지스터(NM24)를 포함할 수 있다.
상기 제한 회로부(400)는, 상기 제4 NMOS 트랜지스터(NM14), 제7 NMOS 트랜 지스터(NM23) 및 제8 NMOS 트랜지스터(NM14)의 각 소오스의 공통 접속노드(NC)와 접지 사이에 연결된 저항(VR)을 포함한다. 이때, 상기 제한 회로부(400)의 저항(VR)은, 가변저항으로 이루어질 수 있다.
상기 전류미러부(320)는, 상기 전원(VDD)이 공급되는 단자에 연결된 소오스를 갖는 제5 PMOS 트랜지스터(PM21)와, 상기 전원(VDD)이 공급되는 단자에 연결된 소오스와, 상기 제5 PMOS 트랜지스터(PM21)의 게이트 및 드레인에 연결된 게이트를 갖는 제6 PMOS 트랜지스터(PM22)와, 상기 제5 PMOS 트랜지스터(PM21)의 드레인 및 게이트에 연결된 소오스와, 상기 제5 NMOS 트랜지스터(NM21)의 드레인에 연결된 드레인 및 게이트를 갖는 제7 PMOS 트랜지스터(PM23)와, 상기 제6 PMOS 트랜지스터(PM22)의 드레인에 연결된 소오스와, 상기 제7 NMOS 트랜지스터(NM23)의 드레인 및 게이트에 연결된 게이트와, 상기 제6 NMOS 트랜지스터(NM22)의 드레인에 연결된 드레인을 갖는 제8 PMOS 트랜지스터(PM24)를 포함한다.
상기 제2 미러부(330)는, 상기 제6 NMOS 트랜지스터(NM22)의 게이트에 연결된 게이트와, 상기 전원(VDD)이 공급되는 단자에 연결된 소오스를 갖는 제1 내지 제3 구동용 PMOS 트랜지스터(PM31-PM33)를 포함하는 제1 미러 회로부와, 상기 제8 NMOS 트랜지스터(NM24)의 게이트에 연결된 게이트와, 상기 제1 미러 회로부의 제1 내지 제3 구동용 PMOS 트랜지스터(PM31-PM33) 각 드레인에 연결된 소오스를 포함하는 제4 내지 6 구동용 PMOS 트랜지스터(PM34-PM36)를 포함하는 제2 미러 회로부를 포함한다.
상기 직류 전압 검출부(510)는, 직류 전압을 입력받기 위한 입력단에 연결된 게이트와, 상기 제4 구동 트랜지스터(PM34)의 드레인에 연결된 드레인과, 접지에 연결된 소오스를 갖는 제1 검출용 NMOS 트랜지스터(NM51)와, 상기 제5 구동 트랜지스터(PM35)의 드레인에 연결된 드레인과, 상기 제1 검출용 트랜지스터(NM51)의 드레인에 연결된 게이트와, 접지에 연결된 소오스를 갖는 제2 검출용 NMOS 트랜지스터(NM52)를 포함한다.
상기 신호 출력부(520)는, 상기 제6 구동용 PMOS 트랜지스터(PM36)의 드레인을 통해 구동 전류를 공급받고, 상기 제2 검출용 NMOS 트랜지스터(NM52)의 드레인을 통해 입력되는 신호를 반전시키는 제1 인버터(INT1)와, 상기 전원(VDD)을 공급받고, 상기 제1 인버터(INT1)로부터의 신호를 반전시키는 제2 인버터(INT2)를 포함할 수 있다.
도 2는 본 발명의 직류 검출기에 의한 소모전류 그래프이다. 도 2의 그래프는 소모전류가 대략 955.6nA로, 이는 1uA 이하인 극소전류로 동작 가능함을 알 수 있다.
도 3은 본 발명의 저전력용 직류 검출기가 적용된 웨이크업 수신기의 예시도로서, 도 3을 참조하면, 본 발명의 직류 검출기(22)가 적용된 웨이크업 수신기(20)는, 송신기(10)의 안테나(ANT1)로부터의 RF 신호를 수신하는 RF 직류 정류기(21)와, 상기 RF 직류 정류기(21)로부터의 직류 전압을 검출하여 웨이크업 인터럽트 신호를 검출하는 직류 검출기(22)를 포함한다.
이하, 본 발명의 작용 및 효과를 첨부한 도면에 의거하여 상세히 설명한다.
도 1 및 도 3을 참조하여 본 발명에 따른 저전력용 직류 검출기에 대해 설명하면, 도 1에서, 본 발명의 저전력용 직류 검출기에서, 기동 회로부(100)는 전원(VDD)이 기설정된 전압 보다 높게 공급되면, 초단 전류원 회로부(200)에 동작 전압을 공급한다.
상기 초단 전류원 회로부(200)는, 상기 기동 회로부(100)에 의해 공급되는 동작 전압에 의해 바이어싱 되고, 상기 제한 회로부(400)에 의해 기설정된 전류 이하로 제한된 극소 전류를 생성하여, 메인 전류원 회로부(300)와 전류 미러 결합을 형성한다.
상기 메인 전류원 회로부(300)는, 상기 초단 전류원 회로부(200)와 전류 미러 결합을 형성하여, 상기 초단 전류원 회로부(200)의 전류와 동일한 극소 전류를 생성하여 전압 검출 회로부(500)에 바이어스 전류로 공급한다.
이때, 상기 초단 전류원 회로부(200) 및 메인 전류원 회로부(300) 각각과 접지 사이에는 제한 회로부(400)가 형성되어, 상기 제한 회로부(400)는 상기 초단 전류원 회로부(200) 및 메인 전류원 회로부(300)에 의해 생성되는 전류를 기설정된 전류 이하로 제한한다.
다음, 상기 전압 검출 회로부(500)는, 상기 메인 전류원 회로부(300)에 의해 생성된 극소 전류에 의해 바이어싱 되어, 입력되는 직류 전압을 검출한다.
도 1을 참조하여 각 회로를 자세히 설명한다.
도 1을 참조하면, 상기 초단 전류원 회로부(200)는, 제1 전류미러(210)와, 제2 전류미러(220)를 포함하는 경우, 상기 제1 전류미러(210)는, 상기 기동 회로부(100)에 의해 공급되는 동작 전압에 의해 바이어싱 되며, 상기 제한 회로부(400)에 의해 기설정된 전류 이하로 제한된 극소 전류를 생성한다. 또한 제2 전류미러(220)는 상기 제1 전류미러(210)에 의해 생성된 극소 전류를 상기 메인 전류원 회로부(300)에 미러링 한다.
다음, 상기 메인 전류원 회로부(300)는, 제1 미러부(310)와, 전류미러부(320)와, 제2 미러부(330)를 포함하는 경우, 상기 제1 미러부(310)는, 상기 제2 전류미러(220)와 전류 미러 결합을 형성한다.
이러한 상기 제1 미러부(310)와 상기 제2 전류미러(220)의 전류 미러 결합으로 인해, 상기 제1 미러부(310)와 동일한 전류 경로상에 형성되어 있는 상기 전류미러부(320)는, 상기 제1 미러부(310)에 의해 결정되는 극소 전류를 생성한다.
상기 제2 미러부(330)는, 상기 전류미러부(320)와 전류 미러 결합을 형성하여, 상기 전류미러부(320)에 의해 생성된 극소 전류를 상기 전압 검출 회로부(500)에 바이어스 전류로써 공급한다.
보다 구체적으로 설명하면, 상기 초단 전류원 회로부(200)의 제1 전류미러(210)에서, 제1 및 제2 PMOS 트랜지스터(PM11,PM12)가 전류 미러로 형성되고, 또한 제3 및 제4 PMOS 트랜지스터(PM13,PM14)가 전류 미러로 형성되어, 이들 제1 내지 제4 PMOS 트랜지스터(PM11~PM14)에 위해 일정한 전류가 생성된다.
상기 초단 전류원 회로부(200)의 제2 전류미러(220)는 상기 제1 전류미러(210)와 동일한 전류 경로상에 형성되어 있으므로 동일한 전류를 생성하고, 제1 및 제2 NMOS 트랜지스터(NM11,NM12)가 전류미러로 형성되고, 또한 제3 및 제4 NMOS 트랜지스터(NM13,NM14)가 전류 미러로 형성되어, 이들 제1 내지 제4 NMOS 트랜지스터(NM11~NM14)에 의해 일정한 전류가 생성된다.
이때, 상기 제1 전류미러(210) 및 제2 전류미러(220)는 동일한 전류 경로상에 형성되어 있으므로, 동일한 전류를 생성한다.
다음, 상기 메인 전류원 회로부(300)의 제1 미러부(310)에서, 제5 및 제6 NMOS 트랜지스터(NM21,NM22)는 상기 제2 전류미러(220)의 제1 및 제2 NMOS 트랜지스터(NM11,NM12)에 전류미러로 형성되고, 또한 제7 및 제8 NMOS 트랜지스터(NM23,NM24)는, 상기 제2 전류미러(220)의 제3 및 제4 NMOS 트랜지스터(NM13,NM14)에 전류미러로 형성되어, 상기 제4 내지 제8 NMOS 트랜지스터(NM21~NM24)에 의해서, 상기 제1 미러부(310)는 상기 제2 전류미러(220)와 동일한 전류를 생성한다.
한편, 상기 제한 회로부(400)는, 상기 제4 NMOS 트랜지스터(NM14), 제7 NMOS 트랜지스터(NM23) 및 제8 NMOS 트랜지스터(NM14)의 각 소오스의 공통 접속노드(NC)와 접지 사이에 연결된 저항(VR)을 포함한다.
이에 따라, 상기 제한 회로부(400)의 저항(VR)은, 가변저항으로 이루어질 수 있으며, 이때, 상기 가변저항의 저항값을 설정하면, 상기 제4 NMOS 트랜지스터(NM14), 제7 NMOS 트랜지스터(NM23) 및 제8 NMOS 트랜지스터(NM14)를 통해 흐르는 전류를 극소전류가 되도록 전류를 제한한다.
그 다음, 상기 메인 전류원 회로부(300)의 전류미러부(320)에서, 제5 및 제7 PMOS 트랜지스터(PM21,PM23)는 상기 제1 미러부(310)의 제5 및 제7 NMOS 트랜지스터(NM21,NM23)와 동일한 전류 경로상에 형성되어 상기 제5 및 제7 NMOS 트랜지스터(NM21,NM23)에 흐르는 전류와 동일한 전류를 생성한다. 또한, 제6 및 제8 PMOS 트랜지스터(PM22,PM24)는 상기 제1 미러부(310)의 제6 및 제8 NMOS 트랜지스터(NM22,NM24)와 동일한 전류 경로상에 형성되어 상기 제6 및 제8 NMOS 트랜지스터(NM22,NM24)에 흐르는 전류와 동일한 전류를 생성한다.
그리고, 상기 메인 전류원 회로부(300)의 제2 미러부(330)에서, 제1 미러 회로부의 제1 내지 제3 구동용 PMOS 트랜지스터(PM31-PM33)는 상기 전류미러부(320)의 제5 및 제6 PMOS 트랜지스터(PM21,PM22)에 전류 미러로 형성되어, 상기 전류미러부(320)의 전류와 동일한 전류를 생성하고, 또한 제2 미러 회로부의 제3 내지 제6 구동용 PMOS 트랜지스터(PM33-PM36)는 상기 전류미러부(320)의 제7 및 제8 PMOS 트랜지스터(PM23,PM24)에 전류 미러로 형성되어, 상기 전류미러부(320)의 전류와 동일한 전류를 생성한다.
이와같이 상기 제2 미러부(330)에서 생성된 전류는 상기 전압 검출 회로부(500)의 구동 전류로 공급한다.
다른 한편, 상기 전압 검출 회로부(500)는, 직류 전압 검출부(510)와, 신호 출력부(520)를 포함하는 경우, 상기 직류 전압 검출부(510)는 상기 메인 전류원 회로부(300)에 의한 바이어스 전류에 의해 바이어싱 되어, 입력되는 직류 전압을 검출한다. 그리고, 상기 신호 출력부(520)는, 상기 직류 전압 검출부(510)에 의해 검출된 전압을 출력단으로 버퍼링하여 출력한다.
구체적으로 살펴보면, 상기 직류 전압 검출부(510)에서, 제1 및 제2 검출용 NMOS 트랜지스터(NM51,NM52)는 입력되는 RF 신호에 따라 턴온 또는 턴오프된다.
예를들어, RF 신호가 하이레벨이면 상기 제1 검출용 NMOS 트랜지스터(NM51)는 턴온되고, 상기 제2 검출용 NMOS 트랜지스터(NM52)는 턴오프되어, 상기 직류 전압 검출부(510)는 하이레벨을 출력한다. 이와 달리, 상기 RF 신호가 로우레벨이면 상기 제1 검출용 NMOS 트랜지스터(NM51)는 턴오프되고, 상기 제2 검출용 NMOS 트랜지스터(NM52)는 턴온되어, 상기 직류 전압 검출부(510)는 로우레벨을 출력한다.
그 다음, 상기 신호 출력부(520)는, 제1 인버터(INT1) 및 제2 인버터(INT2)를 포함하는 경우, 상기 제1 인버터(INT1)는 상기 제6 구동용 PMOS 트랜지스 터(PM36)의 드레인을 통해 구동 전류를 공급받고, 상기 제2 검출용 NMOS 트랜지스터(NM52)의 드레인을 통해 입력되는 신호를 반전시켜 출력한다.
상기 제2 인버터(INT2)는, 상기 전원(VDD)을 공급받고, 상기 제1 인버터(INT1)로부터의 신호를 반전시켜 웨이크업 인터럽트 신호를 출력한다.
도 2의 그래프를 참조하면, 본 발명의 RF 직류 정류기는, 동작시 대략 955.6nA 정도의 작은 전류를 소모하는 것으로, 1uA 이하의 극소전류로 동작가능함을 알 수 있다.
도 3을 참조하면, 본 발명의 직류 검출기(22)가 웨이크업 수신기(20)에 채용되는 경우, 상기 웨이크업 수신기(20)는 송신기(10)의 안테나(ANT1)로부터의 RF 신호를 수신하여 RF 직류 정류기(21)를 통해 정류하고, 이 정류된 직류 전압을 본 발명의 직류 검출기(22)를 통해 검출하여 웨이크업 인터럽트 신호를 출력한다.
전술한 바와 같은 본 발명에서, 전류원에서 극소전류를 생성하여 검출회로의 구동전류로 이용하여, 극소전류에 의해 구동되어, 직류 전압을 검출하여 웨이크업 인터럽트 신호를 출력할 수 있다. 이에 따라 전류소모를 줄일 수 있으므로, 본 발명의 직류 검출기는 저전력 시스템에 적합하다.
도 1은 본 발명에 따른 저전력용 직류 검출기의 블록 회로도
도 2는 본 발명의 직류 검출기에 의한 소모전류 그래프.
도 3은 본 발명의 저전력용 직류 검출기가 적용된 웨이크업 수신기의 예시도.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 기동 회로부 200 : 초단 전류원 회로부
210 : 제1 전류미러 220 : 제2 전류미러
300 : 메인 전류원 회로부 310 : 제1 미러부
320 : 전류미러부 330 : 제2 미러부
400 : 제한 회로부 500 : 전압 검출 회로부
510 : 직류 전압 검출부 520 : 신호 출력부
PM11 : 제1 PMOS 트랜지스터 PM12 : 제2 PMOS 트랜지스터
PM13 : 제3 PMOS 트랜지스터 PM14 : 제4 PMOS 트랜지스터
PM21 : 제5 PMOS 트랜지스터 PM22 : 제6 PMOS 트랜지스터
PM23 : 제7 PMOS 트랜지스터 PM24 : 제8 PMOS 트랜지스터
NM11 : 제1 NMOS 트랜지스터 NM12 : 제2 NMOS 트랜지스터
NM13 : 제3 NMOS 트랜지스터 NM14 : 제4 NMOS 트랜지스터
NM21 : 제5 NMOS 트랜지스터 NM22 : 제6 NMOS 트랜지스터
NM23 : 제7 NMOS 트랜지스터 NM24 : 제8 NMOS 트랜지스터
NM51 : 제1 검출용 NMOS 트랜지스터 NM52 : 제2 검출용 NMOS 트랜지스터
INT1 : 제1 인버터 INT2 : 제2 인버터

Claims (18)

  1. 극소 전류를 생성하는 메인 전류원 회로부;
    상기 메인 전류원 회로부에 의해 생성되는 전류를 기설정된 전류 이하로 제한하는 제한 회로부; 및
    상기 메인 전류원 회로부에 의해 생성된 극소 전류에 의해 바이어싱 되어, 입력되는 직류 전압을 검출하는 전압 검출 회로부
    를 포함하는 저전력용 직류 검출기.
  2. 제1항에 있어서, 상기 저전력용 직류 검출기는,
    전원이 기설정된 전압 보다 높게 공급되면, 동작 전압을 공급하는 기동 회로부; 및
    상기 기동 회로부에 의해 공급되는 동작 전압에 의해 바이어싱 되고, 상기 제한 회로부에 의해 기설정된 전류 이하로 제한된 극소 전류를 생성하여, 상기 메인 전류원 회로부와 전류 미러 결합을 형성하는 초단 전류원 회로부
    를 더 포함하는 것을 특징으로 하는 저전력용 직류 검출기.
  3. 제2항에 있어서, 상기 초단 전류원 회로부는,
    상기 기동 회로부에 의해 공급되는 동작 전압에 의해 바이어싱 되어, 상기 제한 회로부에 의해 기설정된 전류 이하로 제한된 극소 전류를 생성하는 제1 전류 미러; 및
    상기 제1 전류미러에 의해 생성된 극소 전류를 상기 메인 전류원 회로부에 미러링하는 제2 전류미러
    를 포함하는 것을 특징으로 하는 저전력용 직류 검출기.
  4. 제3항에 있어서, 상기 메인 전류원 회로부는,
    상기 제2 전류미러와 전류 미러 결합을 형성하는 제1 미러부;
    상기 제1 미러부에 의해 결정되는 극소 전류를 생성하는 전류미러부; 및
    상기 전류미러부와 전류 미러 결합을 형성하여, 상기 전류미러부에 의해 생성된 극소 전류를 상기 전압 검출 회로부에 바이어스 전류로써 공급하는 제2 미러부
    를 포함하는 것을 특징으로 하는 저전력용 직류 검출기.
  5. 제4항에 있어서, 상기 전압 검출 회로부는,
    상기 메인 전류원 회로부에 의한 바이어스 전류에 의해 바이어싱 되어, 입력되는 직류 전압을 검출하는 직류 전압 검출부; 및
    상기 직류 전압 검출부에 의해 검출된 전압을 출력단으로 버퍼링하는 신호 출력부
    를 포함하는 것을 특징으로 하는 저전력용 직류 검출기.
  6. 제5항에 있어서, 상기 제1 전류미러는,
    상기 전원이 공급되는 단자에 연결된 소오스를 갖는 제1 PMOS 트랜지스터; 및
    상기 전원이 공급되는 단자에 연결된 소오스와, 상기 제1 PMOS 트랜지스터의 게이트에 연결된 게이트 및 드레인을 갖는 제2 PMOS 트랜지스터
    를 포함하는 것을 특징으로 하는 저전력용 직류 검출기.
  7. 제6항에 있어서, 상기 제1 전류미러는,
    상기 제1 PMOS 트랜지스터의 드레인에 연결된 소오스와, 상기 제2 전류미러에 연결된 드레인을 갖는 제3 PMOS 트랜지스터;
    상기 제2 PMOS 트랜지스터의 드레인에 연결된 소오스와, 상기 제2 PMOS 트랜지스터의 게이트에 연결된 게이트 및 드레인을 갖는 제4 PMOS 트랜지스터
    를 더 포함하는 것을 특징으로 하는 저전력용 직류 검출기.
  8. 제7항에 있어서, 상기 제2 전류미러는,
    상기 제3 PMOS 트랜지스터의 드레인에 연결된 드레인 및 게이트를 갖는 제1 NMOS 트랜지스터; 및
    상기 제4 PMOS 트랜지스터의 드레인에 연결된 드레인과, 상기 제1 NMOS 트랜지스터의 게이트 및 드레인에 연결된 게이트를 갖는 제2 NMOS 트랜지스터
    를 포함하는 것을 특징으로 하는 저전력용 직류 검출기.
  9. 제8항에 있어서, 상기 제2 전류미러는,
    상기 제1 NMOS 트랜지스터의 소오스에 연결된 드레인 및 게이트와, 접지에 연결된 소오스를 갖는 제3 NMOS 트랜지스터; 및
    상기 제2 NMOS 트랜지스터의 소오스에 연결된 드레인과, 상기 제3 NMOS 트랜지스터의 게이트에 연결된 게이트와, 상기 제한 회로부에 연결된 소오스를 갖는 제4 NMOS 트랜지스터
    를 더 포함하는 것을 특징으로 하는 저전력용 직류 검출기.
  10. 제9항에 있어서, 상기 제1 미러부는,
    상기 제2 NMOS 트랜지스터의 게이트에 연결된 게이트와, 상기 전류미러부에 연결된 드레인을 갖는 제5 NMOS 트랜지스터; 및
    상기 제5 NMOS 트랜지스터의 게이트에 연결된 게이트와, 상기 전류미러부에 연결된 드레인을 갖는 제6 NMOS 트랜지스터
    를 포함하는 것을 특징으로 하는 저전력용 직류 검출기.
  11. 제10항에 있어서, 상기 제1 미러부는,
    상기 제4 NMOS 트랜지스터의 게이트에 연결된 게이트와, 상기 제5 NMOS 트랜지스터의 소오스에 연결된 드레인과, 상기 제한 회로부에 연결된 소오스를 갖는 제7 NMOS 트랜지스터; 및
    상기 제7 NMOS 트랜지스터의 게이트에 연결된 게이트와, 상기 제6 NMOS 트랜 지스터의 소오스에 연결된 드레인과, 상기 제한 회로부에 연결된 소오스를 갖는 제8 NMOS 트랜지스터
    를 더 포함하는 것을 특징으로 하는 저전력용 직류 검출기.
  12. 제11항에 있어서, 상기 제한 회로부는,
    상기 제4 NMOS 트랜지스터, 제7 NMOS 트랜지스터 및 제8 NMOS 트랜지스터의 각 소오스의 공통 접속노드와 접지 사이에 연결된 저항을 포함하는 것을 특징으로 하는 저전력용 직류 검출기.
  13. 제12항에 있어서, 상기 제한 회로부의 저항은,
    가변저항인 것을 특징으로 하는 저전력용 직류 검출기.
  14. 제11항에 있어서, 상기 전류미러부는,
    상기 전원이 공급되는 단자에 연결된 소오스를 갖는 제5 PMOS 트랜지스터;
    상기 전원이 공급되는 단자에 연결된 소오스와, 상기 제5 PMOS 트랜지스터의 게이트 및 드레인에 연결된 게이트를 갖는 제6 PMOS 트랜지스터;
    상기 제5 PMOS 트랜지스터의 드레인 및 게이트에 연결된 소오스와, 상기 제5 NMOS 트랜지스터의 드레인에 연결된 드레인 및 게이트를 갖는 제7 PMOS 트랜지스터; 및
    상기 제6 PMOS 트랜지스터의 드레인에 연결된 소오스와, 상기 제7 NMOS 트랜지스터의 드레인 및 게이트에 연결된 게이트와, 상기 제6 NMOS 트랜지스터의 드레인에 연결된 드레인을 갖는 제8 PMOS 트랜지스터
    를 포함하는 것을 특징으로 하는 저전력용 직류 검출기.
  15. 제14항에 있어서, 상기 제2 미러부는,
    상기 제6 NMOS 트랜지스터의 게이트에 연결된 게이트와, 상기 전원이 공급되는 단자에 연결된 소오스를 갖는 제1 내지 제3 구동용 PMOS 트랜지스터를 포함하는 제1 미러 회로부; 및
    상기 제8 NMOS 트랜지스터의 게이트에 연결된 게이트와, 상기 제1 미러 회로부의 제1 내지 제3 구동용 PMOS 트랜지스터 각 드레인에 연결된 소오스를 포함하는 제4 내지 6 구동용 PMOS 트랜지스터를 포함하는 제2 미러 회로부
    를 포함하는 것을 특징으로 하는 저전력용 직류 검출기.
  16. 제15항에 있어서, 상기 직류 전압 검출부는,
    직류 전압을 입력받기 위한 입력단에 연결된 게이트와, 상기 제4 구동 트랜지스터의 드레인에 연결된 드레인과, 접지에 연결된 소오스를 갖는 제1 검출용 NMOS 트랜지스터; 및
    상기 제5 구동 트랜지스터의 드레인에 연결된 드레인과, 상기 제1 검출용 트랜지스터의 드레인에 연결된 게이트와, 접지에 연결된 소오스를 갖는 제2 검출용 NMOS 트랜지스터
    를 포함하는 것을 특징으로 하는 저전력용 직류 검출기.
  17. 제16항에 있어서, 상기 신호 출력부는,
    상기 제6 구동용 PMOS 트랜지스터의 드레인을 통해 구동 전류를 공급받고, 상기 제2 검출용 NMOS 트랜지스터의 드레인을 통해 입력되는 신호를 반전시키는 제1 인버터를 포함하는 것을 특징으로 하는 저전력용 직류 검출기.
  18. 제17항에 있어서, 상기 신호 출력부는,
    상기 전원을 공급받고, 상기 제1 인버터로부터의 신호를 반전시키는 제2 인버터를 더 포함하는 것을 특징으로 하는 저전력용 직류 검출기.
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