KR101004687B1 - Outputting data apparatus and method in a semiconductor memory - Google Patents

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Abstract

본 발명은 반도체 메모리에서 데이터를 출력하기 위한 장치 및 방법에 관한 것으로, 특히 반도체 메모리에서 출력되는 데이터를 안정적으로 출력하기 위한 장치 및 방법에 관한 것이다.

본 발명의 바람직한 실시 예에 따른 장치는 반도체 메모리에서 데이터 출력 장치로, 상기 반도체 메모리의 파이프들로부터 출력되는 데이터를 동위상 및 반전 위상을 갖도록 다중화부와, 상기 다중화부로부터 출력된 동위상의 데이터와 반전 위상의 데이터를 차동 증폭하여 원하는 전압 레벨로 증폭하는 차동 증폭부를 포함한다.

Figure R1020080133336

반도체 메모리, 고속 데이터, CMOS 레벨, 스윙, 고속 클럭

The present invention relates to an apparatus and method for outputting data from a semiconductor memory, and more particularly, to an apparatus and method for stably outputting data output from a semiconductor memory.

An apparatus according to an exemplary embodiment of the present invention is a data output apparatus in a semiconductor memory, the multiplexing unit having in-phase and inverted phases of data output from pipes of the semiconductor memory, and in-phase data output from the multiplexing unit; And a differential amplifier for differentially amplifying the data of the inverted phase to amplify the data to a desired voltage level.

Figure R1020080133336

Semiconductor Memory, High Speed Data, CMOS Levels, Swing, High Speed Clocks

Description

반도체 메모리의 데이터 출력 장치 및 방법{OUTPUTTING DATA APPARATUS AND METHOD IN A SEMICONDUCTOR MEMORY}Data output device and method of semiconductor memory {OUTPUTTING DATA APPARATUS AND METHOD IN A SEMICONDUCTOR MEMORY}

본 발명은 반도체 메모리에서 데이터를 출력하기 위한 장치 및 방법에 관한 것으로, 특히 반도체 메모리에서 출력되는 데이터를 안정적으로 출력하기 위한 장치 및 방법에 관한 것이다.The present invention relates to an apparatus and method for outputting data from a semiconductor memory, and more particularly, to an apparatus and method for stably outputting data output from a semiconductor memory.

일반적으로 반도체 메모리는 개인용 컴퓨터(PC), 핸드폰 등과 같은 통신기기, 디지털 카메라 등과 같이 다양한 분야에서 사용되고 있다. 이와 같은 반도체 메모리를 사용하는 전자제품들은 보다 고용량 및 고속의 데이터 처리를 위해 발전하고 있는 추세에 있다. 따라서 반도체 메모리에서도 전자제품에서 요구되는 처리 양 및 속도를 만족하기 위해 보다 큰 양의 데이터를 저장할 수 있는 형태로 및 보다 빠른 속도를 지원할 수 있는 형태로 발전하고 있다.In general, semiconductor memories are used in various fields such as personal computers (PCs), communication devices such as mobile phones, digital cameras, and the like. Electronic products using such semiconductor memories are developing for higher capacity and faster data processing. Accordingly, semiconductor memories are evolving in the form of storing larger amounts of data and supporting higher speeds in order to satisfy the processing amount and speed required for electronic products.

이러한 추세에 따라 현재 반도체 메모리는 데이터를 고속으로 처리할 수 있는 단계까지 진화하였으며 계속 발전하고 있다. 이와 같이 계속적으로 기술이 발전 함에 따라 반도체 메모리 또한 고속의 데이터를 처리하기 위해서는 높은 주파수를 가지는 클럭에 의거하여 동작되어야 한다. 또한 반도체 메모리가 고주파에서 데이터를 안정적으로 데이터를 출력하기 위하여 반도체 메모리로부터 출력되는 데이터를 전달하기 위한 장치가 필요하다.As a result of this trend, semiconductor memory has evolved and continues to develop at a stage capable of processing data at high speed. As technology continues to develop as described above, a semiconductor memory must also be operated based on a clock having a high frequency in order to process high-speed data. In addition, an apparatus for transferring data output from the semiconductor memory is required for the semiconductor memory to stably output data at high frequency.

도 1은 반도체 메모리에서 사용되는 일반적인 데이터 출력 장치의 블록 구성도이다. 도 1에서 반도체 메모리는 DDR SDRAM(Double data rate Synchronous Dynamic Random Access Memory)을 가정하여 살펴보기로 한다.1 is a block diagram of a general data output device used in a semiconductor memory. In FIG. 1, a semiconductor memory will be described on the assumption of DDR SDRAM (Double Data Rate Synchronous Dynamic Random Access Memory).

반도체 메모리에서 출력될 데이터는 파이프들(Pipe0, Pipe1, Pipe2, Pipe3)(101, 102, 103, 104)까지 병렬(parallel)로 입력되고, 각 파이프들(101, 102, 103, 104)은 출력될 데이터를 데이터 다중화 및 프리-드라이버(110)로 데이터를 출력한다. 그러면 데이터 다중화 및 프리-드라이버(110)는 각 파이프들(101, 102, 103, 104)로부터 수신된 데이터를 클럭(RCLK/FCLK)에 동기시켜 직렬(serial)로 출력한다. 이와 같이 출력된 데이터는 반전 체인부(120)에서 CMOS 레벨로 조정되어 출력된다. 즉, 반전 체인부(120)에서는 CMOS 레벨에서 처리할 수 있는(fully CMOS swing) 전력을 갖도록 하여 출력한다. 이와 같이 전력 레벨이 상승된 출력 신호는 출력 드라이버(130)로 입력된다. 출력 드라이버(130)는 반도체 메모리와 연결된 외부 기기 또는 소자로 데이터를 출력한다.Data to be output from the semiconductor memory is input in parallel up to pipes Pipe0, Pipe1, Pipe2, Pipe3 (101, 102, 103, 104), and each pipe (101, 102, 103, 104) is output. The data to be data is multiplexed and the data is output to the pre-driver 110. The data multiplexing and pre-driver 110 then outputs the data received from the pipes 101, 102, 103, 104 in serial in synchronization with the clock RCLK / FCLK. The data thus output is adjusted to the CMOS level by the inversion chain unit 120 and output. In other words, the inversion chain unit 120 outputs power having a fully CMOS swing power. The output signal having the increased power level is input to the output driver 130. The output driver 130 outputs data to an external device or device connected to the semiconductor memory.

이상에서 설명한 방식으로 신호 처리가 이루어지는 경우 고속의 반도체 메모리에서는 데이터를 안정적으로 출력하는데 문제가 발생한다. 이를 도 2를 참조하여 살펴보기로 한다.When signal processing is performed in the manner described above, a problem occurs in stably outputting data in a high speed semiconductor memory. This will be described with reference to FIG. 2.

도 2는 도 1의 구성을 가지는 데이터 출력 장치에서 데이터 다중화 및 프리-드라이버의 출력 신호 레벨의 파형도이다.FIG. 2 is a waveform diagram of output signal levels of data multiplexing and pre-drivers in the data output device having the configuration of FIG. 1.

도 2를 참조하여 살펴보면, 데이터 다중화 및 프리-드라이버(110)에서 출력되는 신호가 CMOS 레벨에서 전체 스윙(full swing)을 하지 못하는 부분들이 발생함을 알 수 있다. 즉, 참조부호 21, 22, 23 및 24와 같이 CMOS 레벨에서 원하는 VSS 및 VDD 전원에 미치지 못하는 상태로 스윙이 이루어짐을 알 수 있다.Referring to FIG. 2, it can be seen that portions of the data multiplexed and the signal output from the pre-driver 110 do not perform a full swing at the CMOS level. That is, it can be seen that the swing is performed in a state of falling short of the desired VSS and VDD power supplies at the CMOS level as shown by reference numerals 21, 22, 23, and 24.

도 2와 같은 문제는 앞에서도 설명한 바와 같이 반도체 메모리가 고속의 데이터를 처리하기 위해 클럭의 주파수고 높아지게 되어 발생하는 현상이다. 이와 같이 데이터 다중화 및 프리-드라이버(110)의 출력이 CMOS 레벨의 전체 스윙을 하지 못하는 경우에 반전 체인부(120) 및 출력 드라이버에서 고주파 데이터를 제대로 전송하지 못하는 문제가 발생한다.As described above, the problem as shown in FIG. 2 is caused by the semiconductor memory having a high clock frequency in order to process high-speed data. As described above, when the data multiplexing and the output of the pre-driver 110 do not perform the full swing of the CMOS level, the inversion chain unit 120 and the output driver may not transmit the high frequency data properly.

따라서 본 발명에서는 고주파를 반도체 메모리에서 안정적으로 데이터를 출력할 수 있는 장치 및 방법을 제공한다.Accordingly, the present invention provides an apparatus and method capable of stably outputting data in a high frequency semiconductor memory.

본 발명에서는 고주파를 사용하는 반도체 메모리에서 CMOS 레벨의 전체 스윙이 이루어지도록 하는 장치 및 방법을 제공한다.The present invention provides an apparatus and method for performing the entire swing of the CMOS level in a semiconductor memory using a high frequency.

본 발명의 일 실시 예에 따른 장치는, 반도체 메모리에서 데이터 출력 장치로서, 상기 반도체 메모리의 파이프들로부터 출력되는 데이터를 동위상 및 반전 위상을 갖도록 다중화하는 다중화부와, 상기 다중화부에서 출력된 동위상의 데이터와 반전 위상의 데이터를 차동 증폭하여 원하는 전압 레벨로 증폭하는 차동 증폭부를 포함한다.An apparatus according to an embodiment of the present invention is a data output device in a semiconductor memory, the multiplexing unit for multiplexing the data output from the pipes of the semiconductor memory to have an in-phase and inverted phase, and the equalization output from the multiplexing unit And a differential amplifier configured to differentially amplify the data of the phase and the data of the inverted phase to a desired voltage level.

본 발명의 일 실시 예에 따른 방법은, 반도체 메모리에서 데이터 출력 방법으로, 상기 반도체 메모리의 파이프들로부터 출력되는 데이터를 동위상 및 반전 위상을 갖도록 다중화하는 과정과, 상기 다중화되어 출력된 동위상의 데이터와 반전 위상의 데이터를 차동 증폭하여 원하는 전압 레벨로 증폭하는 과정을 포함한다.According to an embodiment of the present disclosure, a method of outputting data in a semiconductor memory includes multiplexing data output from pipes of the semiconductor memory to have in-phase and inverted phases, and output the multiplexed in-phase data. And differentially amplifying the data of the inverted phase to a desired voltage level.

본 발명을 적용하면 고속 SDRAM(Dynamic Random Access Memory)에서 고주파 데이터를 신호의 왜곡없이 안정적으로 전송할 수 있다.According to the present invention, high-frequency data can be stably transmitted without distortion of a signal in a high speed dynamic random access memory (SDRAM).

이하 첨부된 도면을 참조하여 본 발명을 설명한다. 또한 본 명세서에 첨부된 도면에서 동일한 부분은 비록 다른 도면에 도시되더라도 동일한 참조부호를 사용함에 유의해야 한다. 뿐만 아니라 본 발명을 설명함에 있어 당업자에게 자명한 부분에 대하여는 상세한 설명은 생략하기로 한다. 또한 이하에서 설명되는 각 용어들은 본 발명의 이해를 돕기 위해 사용된 것일 뿐이며, 각 제조 회사 또는 연구 그룹에 서는 동일한 용도임에도 불구하고 서로 다른 용어로 사용될 수 있음에 유의해야 한다.Hereinafter, the present invention will be described with reference to the accompanying drawings. It should also be noted that the same parts in the figures appended here use the same reference numerals, although shown in the other figures. In addition, in the description of the present invention will be omitted for the details that are obvious to those skilled in the art. In addition, it is to be noted that each term described below is only used to help the understanding of the present invention, and may be used in different terms in each manufacturing company or research group despite the same purpose.

이하에서 설명되는 본 발명은 고속의 DDR SDRAM에서 안정적으로 고속 데이터를 전송하는 방법에 대하여 기술할 것이다. 이하에서는 크게 2가지 실시 예를 설명할 것이며, 각 실시 예에서 변형 가능한 형태에 대하여도 살펴보기로 한다. 그러면 첨부된 도면을 참조하여 살펴보기로 한다.The present invention described below will describe a method for stably transferring high speed data in a high speed DDR SDRAM. Hereinafter, two exemplary embodiments will be described in detail, and a form that can be modified in each exemplary embodiment will also be described. This will be described with reference to the accompanying drawings.

< 제 1 실시 예 ><First embodiment>

본 발명의 제 1 실시 예에서는 반도체 메모리의 파이프들에서 출력되는 데이터가 출력되는 데이터와 동일한 위상 즉, 동위상을 가지는 데이터와 파이프에서 출력되는 위상으로부터 반전된 위상 즉, 반전 위상을 갖도록 다중화하는 다중화부를 포함한다. 본 발명에서는 동위상 및 반전 위상을 이용하여 차동 증폭하는 차동 증폭부를 포함하도록 한다. 또한 본 발명의 제 1 실시 예에서는 출력되는 데이터만을 이용하여 차동 증폭이 이루어지도록 한다. 본 발명의 제 1 실시 예에서는 이러한 다중화부 및 차동 증폭부를 이용하여 반도체 메모리에서 출력되는 데이터의 스윙 레벨이 CMOS 레벨을 만족하도록 한다. 그러면 첨부된 도면을 참조하여 본 발명에 따른 제 1 실시 예에 대하여 살펴보기로 한다.In the first embodiment of the present invention, multiplexing is performed so that the data output from the pipes of the semiconductor memory have the same phase as the output data, i.e., the data having the in-phase and the phase inverted from the phase output from the pipe. Contains wealth. In the present invention, a differential amplifier for differentially amplifying using in-phase and inverted phases is included. In the first embodiment of the present invention, differential amplification is performed using only output data. In the first embodiment of the present invention, the swing level of the data output from the semiconductor memory is satisfied by using the multiplexer and the differential amplifier. Next, a first embodiment according to the present invention will be described with reference to the accompanying drawings.

도 3은 본 발명의 제 1 실시 예에 따라 반도체 메모리에서 고속 데이터를 출력하기 위한 출력 장치의 구성도이다.3 is a block diagram of an output device for outputting high-speed data from a semiconductor memory according to a first embodiment of the present invention.

반도체 메모리에서 출력될 데이터는 파이프들(Pipe0, Pipe1, Pipe2, Pipe3)(101, 102, 103, 104)까지 병렬(parallel)로 입력되고, 각 파이프들(101, 102, 103, 104)은 출력될 데이터를 저장한다. 각 파이프에서 병렬로 출력된 데이터들은 둘로 분기되어 반전기(202)로 입력된다. 반전기(202)는 입력된 데이터를 반전하여 출력한다. 또한 둘로 분기된 데이터 중 나머지 하나는 제1데이터 다중화기(203)로 입력된다. 제1데이터 다중화기(203)는 라이징 클럭(RCLK, rising clock) 및 폴링 클럭(FCLK, falling clock)에 의해 동기된다. 즉, 제1데이터 다중화기(203)는 클럭 신호(RCLK/FCLK)에 동기되어 출력할 데이터를 다중화하여 출력한다. 또한 반전기(202)에서 반전된 데이터는 제2데이터 다중화기(202)로 입력된다. 상기 제2데이터 다중화기(202) 또한 클럭 신호(RCLK/FCLK)에 동기되어 반전된 데이터를 다중화하여 출력한다. 여기서 제1데이터 다중화기(203)와 반전기(202)의 출력을 수신하는 제2데이터 다중화기(204)는 라이징 클럭과 폴링 클럭에 동기되기 때문에 항상 반대되는 위상을 가진다. 즉, 제1데이터 다중화기(203)와 제2데이터 다중화기(204)는 서로 위상이 반전되어 출력된다. 제1데이터 다중화기(203)의 출력단에는 지연기(201)가 연결된다. 이와 같이 지연기(201)를 포함하는 이유는 반전기(202)에서 출력 데이터가 반전 처리되는 시간만큼 지연되기 때문이다. 상기 지연기(201)는 반전기(202)에서 반전에 소요된 시간만큼 다중화된 데이터의 출력을 지연한다.Data to be output from the semiconductor memory is input in parallel up to pipes Pipe0, Pipe1, Pipe2, Pipe3 (101, 102, 103, 104), and each pipe (101, 102, 103, 104) is output. Save the data to be. Data output in parallel in each pipe are branched into two and input to the inverter 202. The inverter 202 inverts the input data and outputs the inverted data. Also, the other one of the data divided into two is input to the first data multiplexer 203. The first data multiplexer 203 is synchronized by a rising clock (RCLK) and a falling clock (FCLK). That is, the first data multiplexer 203 multiplexes and outputs data to be output in synchronization with the clock signals RCLK / FCLK. In addition, the data inverted by the inverter 202 is input to the second data multiplexer 202. The second data multiplexer 202 also multiplexes and outputs the inverted data in synchronization with the clock signals RCLK / FCLK. Here, the second data multiplexer 204 receiving the outputs of the first data multiplexer 203 and the inverter 202 always has the opposite phase because it is synchronized with the rising clock and the falling clock. That is, the first data multiplexer 203 and the second data multiplexer 204 are outputted with their phases reversed from each other. The delay unit 201 is connected to the output terminal of the first data multiplexer 203. The reason for including the delay unit 201 is that the delay of the output data in the inverter 202 is delayed by the time. The delay unit 201 delays the output of the multiplexed data by the time required for inversion in the inverter 202.

지연기(201)의 위치는 도 3에 도시한 방법과 다른 방법으로 구현할 수도 있다. 즉, 지연기(201)는 제1데이터 다중화기(203)의 입력 전에 위치할 수도 있다. 이러한 경우 지연기(201)는 각 파이프들(101, 102, 103, 104)에서 출력된 데이터들을 반전기(202)에서 반전되는 시간만큼 지연시킨 후 제1데이터 다중화기(203)의 입 력단으로 출력한다. 이를 통해 미리 지연되는 타이밍을 맞출 수 있다. 이하에서는 설명의 편의를 위해 도 3에 도시한 바와 같이 지연기(201)가 제1데이터 다중화기(203)의 출력단에 연결된 것으로 설명하기로 한다.The position of the retarder 201 may be implemented in a manner different from that shown in FIG. That is, the delay unit 201 may be located before the input of the first data multiplexer 203. In this case, the delay unit 201 delays the data output from the pipes 101, 102, 103, 104 by the time inverted by the inverter 202, and then inputs the input data of the first data multiplexer 203. Output This allows the timing to be delayed in advance. Hereinafter, for convenience of description, the delay unit 201 will be described as being connected to the output terminal of the first data multiplexer 203 as shown in FIG. 3.

상술한 바와 같은 구성을 가지는 경우 지연기(201)의 출력 또는 제1데이터 다중화기(203)에서의 출력은 종래 기술과 다른 파형을 가지게 된다. 이를 첨부된 도면을 참조하여 살펴보기로 한다. 도 4는 본 발명의 제 1 실시 예에 따른 데이터 출력 회로에서 지연기의 출력 파형을 도시한 도면이다.In the case of the configuration described above, the output of the delayer 201 or the output of the first data multiplexer 203 has a waveform different from that of the prior art. This will be described with reference to the accompanying drawings. 4 is a diagram illustrating an output waveform of a delay unit in a data output circuit according to a first embodiment of the present invention.

도 4를 참조하여 살펴보면, 클럭에 동기되어 출력된 데이터가 기준 전위(Reference)를 중점으로 하여 일그러짐이 없는 형태로 스윙함을 알 수 있다. 또한 도 4에서 점선으로 표기된 데이터 신호는 제2데이터 다중화기(204)의 출력 값이다. 즉, 지연기(201)의 출력과 제2데이터 다중화기(204)의 출력은 서로 반대 위상을 가지고 출력된다. 그러나 도 4에서도 종래 기술에서 문제점으로 언급한 바와 같이 CMOS 레벨의 스윙 즉, VSS 전위에서 VDD 전위까지 스윙하지 못하고 있다. 따라서 본 발명에서는 이후에 CMOS 레벨의 스윙이 가능하도록 차동 증폭기를 이용한다. 그러면 다시 도 3을 참조하여 살펴보기로 한다.Referring to FIG. 4, it can be seen that data output in synchronization with a clock swings in a distortion-free form with the center of the reference potential Reference. In addition, the data signal indicated by a dotted line in FIG. 4 is an output value of the second data multiplexer 204. That is, the output of the delayer 201 and the output of the second data multiplexer 204 are output with opposite phases. However, in FIG. 4, as mentioned in the related art, the swing of the CMOS level, that is, the swing from the VSS potential to the VDD potential cannot be achieved. Therefore, in the present invention, a differential amplifier is used to enable a swing at a CMOS level later. This will be described again with reference to FIG. 3.

지연기(201)에서 출력된 데이터는 둘로 분기되어 하나는 제1차동 증폭기(205)로 입력되고 다른 하나는 제2차동 증폭기(206)로 입력된다. 또한 제2데이터 다중화기(204)의 출력 또한 둘로 분기되어 하나는 제1차동 증폭기(205)로 입력되며, 다른 하나는 제2차동 증폭기(206)로 입력된다. 제1차동 증폭기(205)와 제2차동 증폭기(206)는 입력된 데이터를 차동 증폭하여 출력한다. 제1차동 증폭기(205)는 지연기(201)에서 출력된 데이터의 전위에서 제2데이터 다중화기(204)로부터 출력된 데이터의 전위로 차동 증폭한다. 그리고 제2차동 증폭기(205)는 제2데이터 다중화기(204)에서 출력된 데이터의 전위에서 지연기(201)로부터 출력된 데이터의 전위로 차동 증폭하여 출력한다. 제1차동 증폭기(205)와 제2차동 증폭기(206)에서 차동 증폭되어 출력된 데이터는 제3차동 증폭기(211)로 입력된다. 그러면 제3차동 증폭기(211)는 제1차동 증폭기(205)에서 출력된 데이터의 전위에서 제2차동 증폭기(211)로부터 출력된 전위의 차를 이용하여 차동 증폭한다. 이와 같이 차동 증폭된 데이터는 반전기(211)를 통해 반전되어 출력된다. 반전기(211)에서 출력된 데이터의 스윙 레벨은 CMOS 레벨의 스윙을 하게 된다. 이와 같이 CMOS 레벨의 스윙을 하는 신호는 출력 드라이버(130)에서 수신하여 데이터를 외부 기기로 출력한다.Data output from the delayer 201 is divided into two, one to the first differential amplifier 205 and the other to the second differential amplifier 206. In addition, the output of the second data multiplexer 204 is also divided into two, one is input to the first differential amplifier 205 and the other is input to the second differential amplifier 206. The first differential amplifier 205 and the second differential amplifier 206 differentially amplify the input data and output the same. The first differential amplifier 205 differentially amplifies from the potential of the data output from the delayer 201 to the potential of the data output from the second data multiplexer 204. The second differential amplifier 205 differentially amplifies from the potential of the data output from the second data multiplexer 204 to the potential of the data output from the delay unit 201 and outputs the result. The data differentially amplified by the first differential amplifier 205 and the second differential amplifier 206 and output are input to the third differential amplifier 211. Then, the third differential amplifier 211 differentially amplifies using the difference of the potential output from the second differential amplifier 211 with the potential of the data output from the first differential amplifier 205. The differentially amplified data as described above is inverted and output through the inverter 211. The swing level of the data output from the inverter 211 is a swing of the CMOS level. As such, the signal swinging at the CMOS level is received by the output driver 130 and outputs data to an external device.

그러면 반전기(201)에서 반전된 출력에 대하여 살펴보기로 한다. 도 5는 본 발명의 제 1 실시 예에 따른 데이터 출력 회로에서 출력되는 데이터의 신호 레벨을 도시한 도면이다.Then, the output inverted by the inverter 201 will be described. 5 is a diagram illustrating a signal level of data output from a data output circuit according to a first embodiment of the present invention.

도 5는 도 3에 도시한 본 발명에 따른 데이터 출력 회로에서 B 지점의 신호 레벨이다. 즉, 차동 증폭된 신호를 출력하는 회로가 된다. 도 5에 도시한 바와 같이 데이터 신호는 CMOS 레벨의 스윙을 하게 되며, 종래 기술에서 언급한 것과 같은 문제점이 제거됨을 알 수 있다. 즉, 본 발명에 따른 데이터 출력 회로를 적용하면, VSS 레벨에서 VDD 레벨까지 전체 스윙(full swing)을 하게 됨을 알 수 있다.5 is a signal level at point B in the data output circuit according to the present invention shown in FIG. That is, the circuit outputs the differentially amplified signal. As shown in FIG. 5, the data signal swings at the CMOS level, and it can be seen that a problem as mentioned in the related art is eliminated. That is, when the data output circuit according to the present invention is applied, it can be seen that a full swing is performed from the VSS level to the VDD level.

< 제 2 실시 예 >Second Embodiment

본 발명의 제 2 실시 예에서는 반도체 메모리의 파이프들에서 출력되는 데이 터가 동위상 및 반전 위상을 갖도록 다중화하는 다중화부와, 동위상, 반전 위상의 데이터 및 기준 전압을 이용하여 차동 증폭하는 차동 증폭부를 포함하도록 한다. 따라서 본 발명의 제 2 실시 예에서는 반도체 메모리에서 출력되는 데이터만이 아닌 기준 전압을 함께 이용하여 차동 증폭이 이루어지도록 한다. 본 발명의 제 2 실시 예에서 또한 제 1 실시 예에서와 같이 다중화부 및 차동 증폭부를 이용하여 반도체 메모리에서 출력되는 데이터의 스윙 레벨이 CMOS 레벨을 만족하도록 한다. 그러면 첨부된 도면을 참조하여 본 발명에 따른 제 2 실시 예에 대하여 살펴보기로 한다.According to a second embodiment of the present invention, a multiplexing unit multiplexes data output from pipes of a semiconductor memory to have in-phase and inverted phases, and differential amplification by differentially amplifying using data of a in-phase and inverted phase and a reference voltage. Include wealth. Therefore, in the second embodiment of the present invention, differential amplification is performed by using not only data output from the semiconductor memory but also reference voltages. In the second exemplary embodiment of the present invention, as in the first exemplary embodiment, the multiplexing unit and the differential amplifier unit are used so that the swing level of the data output from the semiconductor memory satisfies the CMOS level. Next, a second embodiment according to the present invention will be described with reference to the accompanying drawings.

도 6은 본 발명의 제 2 실시 예에 따라 반도체 메모리에서 고속 데이터를 출력하기 위한 출력 장치의 구성도이다. 도 6에서도 앞에서 언급한 바와 같이 동일한 구성 요소에 대하여는 동일한 참조 부호를 사용하고 있음에 유의해야 한다.6 is a configuration diagram of an output device for outputting high-speed data from a semiconductor memory according to a second embodiment of the present invention. In FIG. 6, as mentioned above, the same reference numerals are used for the same components.

반도체 메모리에서 출력될 데이터는 파이프들(Pipe0, Pipe1, Pipe2, Pipe3)(101, 102, 103, 104)까지 병렬(parallel)로 입력되고, 각 파이프들(101, 102, 103, 104)은 출력될 데이터를 저장한다. 각 파이프에서 병렬로 출력된 데이터들은 둘로 분기되어 그 중 하나는 반전기(202)로 입력된다. 그리고 분기된 데이터 중 나머지 하나의 데이터는 제1데이터 다중화기(203)로 입력된다. 제1데이터 다중화기(203)는 클럭 신호(RCLK/FCLK)에 동기되어 출력할 데이터를 다중화하여 출력한다. 또한 반전기(202)에서 반전된 데이터는 제2데이터 다중화기(202)로 입력된다. 상기 제2데이터 다중화기(202) 또한 클럭 신호(RCLK/FCLK)에 동기되어 반전된 데이터를 다중화하여 출력한다. 제1데이터 다중화기(203)의 출력단에는 지연기(201)가 연결된다. 이와 같이 지연기(201)를 포함하는 이유는 앞에서 설명한 바와 같이 반전기(202)에서 출력 데이터가 반전 처리되는 시간만큼 지연되기 때문이다. 상기 지연기(201)는 반전기(202)에서 반전에 소요된 시간만큼 다중화된 데이터의 출력을 지연한다.Data to be output from the semiconductor memory is input in parallel up to pipes Pipe0, Pipe1, Pipe2, Pipe3 (101, 102, 103, 104), and each pipe (101, 102, 103, 104) is output. Save the data to be. The data output in parallel in each pipe are branched in two and one of them is input to the inverter 202. The other one of the branched data is input to the first data multiplexer 203. The first data multiplexer 203 multiplexes and outputs data to be output in synchronization with the clock signals RCLK / FCLK. In addition, the data inverted by the inverter 202 is input to the second data multiplexer 202. The second data multiplexer 202 also multiplexes and outputs the inverted data in synchronization with the clock signals RCLK / FCLK. The delay unit 201 is connected to the output terminal of the first data multiplexer 203. The reason for including the delay unit 201 as described above is that the delay of the output data in the inverter 202 is reversed as described above. The delay unit 201 delays the output of the multiplexed data by the time required for inversion in the inverter 202.

지연기(201)의 위치는 도 6에 도시한 방법과 다른 방법으로 구현할 수도 있다. 즉, 지연기(201)는 제1데이터 다중화기(203)의 입력 전에 위치할 수도 있다. 이러한 경우 지연기(201)는 각 파이프들(101, 102, 103, 104)에서 출력된 데이터들을 반전기(202)에서 반전되는 시간만큼 지연시킨 후 제1데이터 다중화기(203)의 입력단으로 출력한다. 이를 통해 미리 지연되는 타이밍을 맞출 수 있다. 이하에서는 설명의 편의를 위해 도 6에 도시한 바와 같이 지연기(201)가 제1데이터 다중화기(203)의 출력단에 연결된 것으로 설명하기로 한다.The position of the retarder 201 may be implemented in a manner different from that shown in FIG. That is, the delay unit 201 may be located before the input of the first data multiplexer 203. In this case, the delay unit 201 delays the data output from the pipes 101, 102, 103, and 104 by the time inverted by the inverter 202, and then outputs it to the input terminal of the first data multiplexer 203. do. This allows the timing to be delayed in advance. Hereinafter, for convenience of description, the delay unit 201 will be described as being connected to the output terminal of the first data multiplexer 203 as shown in FIG. 6.

상술한 바와 같은 구성을 가지는 경우 지연기(201)의 출력 또는 제1데이터 다중화기(203)에서의 출력은 종래 기술과 다른 파형을 가지게 된다. 이를 첨부된 도면을 참조하여 살펴보기로 한다. 도 7은 본 발명의 제 2 실시 예에 따른 데이터 출력 회로에서 지연기의 출력 파형을 도시한 도면이다.In the case of the configuration described above, the output of the delayer 201 or the output of the first data multiplexer 203 has a waveform different from that of the prior art. This will be described with reference to the accompanying drawings. 7 is a diagram illustrating an output waveform of a delay unit in a data output circuit according to a second exemplary embodiment of the present invention.

도 7을 참조하여 살펴보면, 클럭에 동기되어 출력된 데이터는 기준 전위(Reference)를 중점으로 하여 일그러짐이 없는 형태로 스윙함을 알 수 있다. 그러나 도 7에서도 종래 기술에서 문제점으로 언급한 바와 같이 CMOS 레벨의 스윙 즉, VSS 전위에서 VDD 전위까지 스윙하지 못하고 있다. 따라서 본 발명의 제 2 실시 예에서도 이후에 CMOS 레벨의 스윙이 가능하도록 차동 증폭기를 이용한다. 그러 면 다시 도 6을 참조하여 살펴보기로 한다.Referring to FIG. 7, it can be seen that data output in synchronization with a clock swings in a distortion-free form, focusing on a reference potential. However, even in FIG. 7, as mentioned in the prior art, the swing of the CMOS level, that is, the swing from the VSS potential to the VDD potential cannot be achieved. Therefore, the second embodiment of the present invention also uses a differential amplifier to enable the swing of the CMOS level later. Then refer to Figure 6 again.

지연기(201)에서 출력된 데이터는 제1차동 증폭기(301)의 한 입력단으로 입력된다. 그리고 제2데이터 다중화기(204)에서 출력된 데이터는 제1차동 증폭기(301)의 다른 입력단으로 입력된다. 그러면 제1차동 증폭기(301)는 지연기(201)에서 출력된 데이터의 전위에서 제2데이터 다중화기(204)에서 출력된 데이터의 전위간 차를 이용하여 차동 증폭한다. 이와 같이 증폭된 데이터는 제2차동 증폭기(311)로 입력된다. 제2차동 증폭기(311)는 기준 전압(Reference Voltage)과 비교를 통해 제1차동 증폭기(301)에서 출력된 데이터를 차동 증폭한다. 그리고 차동 증폭된 데이터는 반전기(312)에서 반전되어 출력된다. 반전기(211)에서 출력된 데이터의 스윙 레벨은 CMOS 레벨의 스윙을 하게 된다. 이와 같이 CMOS 레벨의 스윙을 하는 신호는 출력 드라이버(130)에서 수신하여 데이터를 외부 기기로 출력한다.Data output from the delayer 201 is input to one input terminal of the first differential amplifier 301. The data output from the second data multiplexer 204 is input to another input terminal of the first differential amplifier 301. Then, the first differential amplifier 301 differentially amplifies using the difference between the potentials of the data output from the delayer 201 and the potentials of the data output from the second data multiplexer 204. The amplified data is input to the second differential amplifier 311. The second differential amplifier 311 differentially amplifies the data output from the first differential amplifier 301 by comparing with a reference voltage. The differentially amplified data is inverted and output from the inverter 312. The swing level of the data output from the inverter 211 is a swing of the CMOS level. As such, the signal swinging at the CMOS level is received by the output driver 130 and outputs data to an external device.

그러면 반전기(201)에서 반전된 출력에 대하여 살펴보기로 한다. 도 8은 본 발명의 제 2 실시 예에 따른 데이터 출력 회로에서 출력되는 데이터의 신호 레벨을 도시한 도면이다.Then, the output inverted by the inverter 201 will be described. 8 illustrates a signal level of data output from a data output circuit according to a second exemplary embodiment of the present invention.

도 8은 도 6에 도시한 본 발명에 따른 데이터 출력 회로에서 B 지점의 신호 레벨이다. 즉, 차동 증폭된 신호를 출력하는 회로가 된다. 도 8에 도시한 바와 같이 차동 증폭된 데이터는 CMOS 레벨의 스윙을 하게 되며, 종래 기술에서 언급한 것과 같은 문제점이 제거됨을 알 수 있다. 즉, 본 발명에 따른 데이터 출력 회로를 적용하면, VSS 레벨에서 VDD 레벨까지 전체 스윙(full swing)을 하게 됨을 알 수 있다.8 is a signal level at point B in the data output circuit according to the present invention shown in FIG. That is, the circuit outputs the differentially amplified signal. As shown in FIG. 8, the differentially amplified data swings at the CMOS level, and it can be seen that the problems mentioned in the related art are eliminated. That is, when the data output circuit according to the present invention is applied, it can be seen that a full swing is performed from the VSS level to the VDD level.

도 1은 반도체 메모리에서 사용되는 일반적인 데이터 출력 장치의 블록 구성도,1 is a block diagram of a general data output device used in a semiconductor memory;

도 2는 도 1의 구성을 가지는 데이터 출력 장치에서 데이터 다중화 및 프리-드라이버의 출력 신호 레벨의 파형도,2 is a waveform diagram of output signal levels of data multiplexing and pre-drivers in the data output device having the configuration of FIG. 1;

도 3은 본 발명의 제 1 실시 예에 따라 반도체 메모리에서 고속 데이터를 출력하기 위한 출력 장치의 구성도,3 is a block diagram of an output device for outputting high-speed data from a semiconductor memory according to a first embodiment of the present invention;

도 4는 본 발명의 제 1 실시 예에 따른 데이터 출력 회로에서 지연기의 출력 파형을 도시한 도면,4 is a view showing an output waveform of a delay in a data output circuit according to a first embodiment of the present invention;

도 5는 본 발명의 제 1 실시 예에 따른 데이터 출력 회로에서 출력되는 데이터의 신호 레벨을 도시한 도면,5 is a diagram illustrating a signal level of data output from a data output circuit according to a first embodiment of the present invention;

도 6은 본 발명의 제 2 실시 예에 따라 반도체 메모리에서 고속 데이터를 출력하기 위한 출력 장치의 구성도,6 is a configuration diagram of an output device for outputting high speed data from a semiconductor memory according to a second embodiment of the present disclosure;

도 7은 본 발명의 제 2 실시 예에 따른 데이터 출력 회로에서 지연기의 출력 파형을 도시한 도면,7 is a view showing an output waveform of a delay in a data output circuit according to a second embodiment of the present invention;

도 8은 본 발명의 제 2 실시 예에 따른 데이터 출력 회로에서 출력되는 데이터의 신호 레벨을 도시한 도면.8 is a diagram illustrating a signal level of data output from a data output circuit according to a second embodiment of the present invention.

Claims (6)

병렬로 입력된 데이터들을 저장하기 위한 파이프들과,Pipes for storing data input in parallel, 상기 파이프들에 저장된 데이터들의 위상을 각각 반전하여 반전된 데이터들을 생성하고, 상기 저장된 데이터들과 상기 반전된 데이터들을 각각 대응시켜 다중화하는 다중화부와,A multiplexer for inverting phases of data stored in the pipes to generate inverted data and multiplexing the stored data and the inverted data respectively; 상기 다중화부에서 다중화되어 출력되는 데이터들과 그의 반전된 데이터들을 각각 차동 증폭하여 원하는 전압 레벨로 증폭하는 차동 증폭부를 포함함을 특징으로 하는 반도체 메모리의 데이터 출력 장치.And a differential amplifier configured to differentially amplify the data multiplexed and outputted from the multiplexer and its inverted data to a desired voltage level. 제 1 항에 있어서, 상기 다중화부는,The method of claim 1, wherein the multiplexing unit, 상기 파이프들로부터 출력되는 데이터의 위상을 반전하는 반전기와,An inverter for inverting a phase of data output from the pipes; 상기 파이프들로부터 출력되는 데이터를 클럭에 동기시켜 출력하는 제1데이터 다중화기와,A first data multiplexer configured to output data output from the pipes in synchronization with a clock; 상기 반전기에서 반전된 데이터를 상기 클럭에 동기시켜 출력하는 제2데이터 다중화기를 포함함을 특징으로 하는 반도체 메모리의 데이터 출력 장치.And a second data multiplexer for outputting data inverted by the inverter in synchronization with the clock. 제 2 항에 있어서,The method of claim 2, 상기 제1데이터 다중화기의 전단에 상기 반전기에서 소요되는 시간만큼 데이터의 타이밍을 지연시키는 지연기를 더 포함함을 특징으로 하는 반도체 메모리의 데이터 출력 장치.And a delayer for delaying the timing of the data by the time required by the inverter in front of the first data multiplexer. 제 2 항에 있어서,The method of claim 2, 상기 제1데이터 다중화기의 후단에 상기 반전기에서 소요되는 시간만큼 데이터의 타이밍을 지연시키는 지연기를 더 포함함을 특징으로 하는 반도체 메모리의 데이터 출력 장치.And a delayer for delaying the timing of the data by the time required by the inverter at the rear end of the first data multiplexer. 제 2 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 차동 증폭부는,The method of claim 2, wherein the differential amplifier, 상기 제1데이터 다중화기의 출력 데이터에서 상기 제2데이터 다중화기의 출력 데이터의 전위간 차를 차동 증폭하는 제1차동 증폭기와,A first differential amplifier for differentially amplifying the difference between the potentials of the output data of the second data multiplexer in the output data of the first data multiplexer; 상기 제2데이터 다중화기의 출력 데이터에서 상기 제1데이터 다중화기의 출력 데이터의 전위간 차를 차동 증폭하는 제2차동 증폭기와,A second differential amplifier for differentially amplifying the difference between the potentials of the output data of the first data multiplexer in the output data of the second data multiplexer; 상기 제1 및 제2 차동 증폭기의 출력을 차동 증폭하는 제3차동 증폭기를 포함함을 특징으로 하는 반도체 메모리의 데이터 출력 장치.And a third differential amplifier for differentially amplifying the outputs of the first and second differential amplifiers. 제 2 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 차동 증폭부는,The method of claim 2, wherein the differential amplifier, 상기 제1데이터 다중화기의 출력 데이터와 제2데이터 다중화기의 출력 데이 터간 차를 차동 증폭하는 제1차동 증폭기와,A first differential amplifier for differentially amplifying a difference between the output data of the first data multiplexer and the output data of the second data multiplexer; 상기 제1차동 증폭기의 출력과 미리 결정된 기준 전압간의 차를 출력하는 제2차동 증폭기를 포함함을 특징으로 하는 반도체 메모리의 데이터 출력 장치.And a second differential amplifier for outputting a difference between the output of the first differential amplifier and a predetermined reference voltage.
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* Cited by examiner, † Cited by third party
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KR20000003982A (en) * 1998-06-30 2000-01-25 김영환 Data output circuit of a semiconductor device and method for outputting data thereof

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