KR101000379B1 - 백 게이트를 통한 제 2 고조파 직접 결합 4위상 전압 제어발진기 - Google Patents
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Abstract
본 발명은 백 게이트를 통한 제 2 고조파 직접 결합 4위상 전압 제어 발진기에 관한 것으로, 더욱 상세하게는, 백 게이트 단자를 통해 직접적으로 제 2 고조파 결합을 할 수 있도록 함으로써, 기생발진을 피하고 칩 면적을 줄일 수 있으며 아울러 좋은 위상잡음 특성을 나타낼 수 있도록 하는 등의 장점을 갖는, 백게이트를 통한 제 2 고조파 직접 결합 4위상 전압 제어 발진기에 관한 것이다. 이와 같은 본 발명은 백 게이트를 통한 제 2 고조파 직접 결합 4위상 전압 제어 발진기는, 제 2 고조파 결합을 이용한 4위상 전압 제어 발진기에 있어서, 백 게이트(back gate) 단자 또는 바디(body) 단자를 통해 직접적으로 제 2 고조파 결합을 수행하는 백 게이트를 통한 제2 고조파 직접 결합 4위상 전압 제어 발진기를 제공한다.
백 게이트, 4위상 전압제어 발진기, 제 2 고조파, 직접 결합, CMOS
Description
본 발명은 백 게이트를 통한 제 2 고조파 직접 결합 4위상 전압 제어 발진기에 관한 것으로, 더욱 상세하게는, 백 게이트 단자를 통해 직접적으로 제 2 고조파 결합을 할 수 있도록 함으로써, 기생발진을 피하고 칩 면적을 줄일 수 있으며 아울러 좋은 위상잡음 특성을 나타낼 수 있도록 하는 등의 장점을 갖는, 백게이트를 통한 제 2 고조파 직접 결합 4위상 전압 제어 발진기에 관한 것이다.
CMOS 공정을 이용한 기존의 4위상(Quadrature) 신호를 얻기 위한 방법으로는, 원하는 주파수의 두 배의 주파수에서 차동(differential) LC 전압제어 발진기가 발진하도록 한 후 주파수 나눔기로 2분주 하여 4위상 신호를 얻는 방법, 두 개의 차동 LC 전압제어 발진기를 결합 트랜지스터를 통하여 4위상 신호를 얻는 방법, 그리고 온-칩 트랜스포머(on-chip transformer)나 전류원의 게이트를 통한 제 2 고조파 결합을 이용한 방법 등의 세 가지 방법으로 크게 분류할 수 있다.
도 1 내지 도 3에 상기한 각각의 방법이 적용된 종래의 전압제어 발진기를 나타내었다.
먼저 도 1 및 도 2는 두 개의 LC 전압제어 발진기를 결합 트랜지스터 또는 수동의 RC 네트워크를 통해 기본주파수에서 결합시켜 4위상 신호를 얻는 방법이 적용된 전압제어 발진기를 나타내고 있는데, 도 1의 경우에는 결합 트랜지스터를 통한 전류에 기인하는 잡음에 의해 전압제어 발진기의 위상잡음 특성이 악화되는 단점이 있으며, 도 2의 경우에는 결합 트랜지스터를 제거함으로써 위상잡음 특성을 개선한 장점이 있지만, 구현이 다소 복잡한 구조로 이루어진다는 문제점을 갖는다.
도 3의 경우에는 노드 A 또는 B에서 제 2 고조파가 발생하게 되며, 이러한 고조파를 전류원(current source)을 구성하는 트랜지스터의 게이트 단자를 통해 직접 결합시켜 주입잠김(Injection locking)이 되도록 함으로써 4위상 신호를 얻는 방법이 적용된 전압제어 발진기를 나타낸다.
그런데, 이와 같은 전압제어 발진기의 경우에, 전류원(Mc)은 큰 이득을 갖는 공통소스 증폭기로 작동하게 되므로 이득을 줄이지 않을 경우 기생 발진이 발생하여 출력의 진폭이 일정하지 않고 진폭변조(Amplitude Modulation) 되는 현상이 발생하는 단점이 있다.
이 경우 저항(Rdeg)을 통하여 전류원의 이득을 줄여 진폭이 일정한 4위상 신호를 얻을 수가 있다.
또한, 온-칩 트랜스포머(on-chip transformer)를 이용하여 제 2 고조파 결합을 시킬 수 있으나, 그러한 온-칩 트랜스포머(on-chip transformer)는 높은 큐-팩터(Q-factor)를 갖는 장점으로 인하여 위상 잡음특성은 좋은 반면, 넓은 칩 면적을 차지하므로 가격적인 측면에서 단점을 갖게 된다.
본 발명이 이루고자 하는 기술적 과제는, 백 게이트 단자를 통해 직접적으로 제 2 고조파 결합을 할 수 있도록 함으로써, 기생발진을 피하고 면적을 줄일 수 있으며 아울러 좋은 위상잡음 특성을 나타낼 수 있도록 하는 등의 장점을 갖는, 백 게이트를 통한 제 2 고조파 직접 결합 4위상 전압 제어 발진기를 제공하는 것이다.
본 발명의 목적들은 이상에서 언급한 목적에 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 당업자에게 명확하게 이해되어질 수 있을 것이다.
상기 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 백 게이트를 통한 제2 고조파 직접 결합 4위상 전압 제어 발진기는, 제 2 고조파 결합을 이용한 4위상 전압 제어 발진기에 있어서, 제1, 제2 MOS 트랜지스터의 각 소스단에 직류전원(VDD)이 인가되고, 제1, 제2 MOS 트랜지스터의 각 드레인단과 상대의 제1, 제2 MOS 트랜지스터의 각 백 게이트(back gate)가 커패시터를 통해 서로 크로스되어 커플링된 전류원; 및 상기 전류원을 통해 공급되는 제1 전압(Vs1)이 제1, 제2 PMOS 트랜지스터의 소스단에 인가되고, 제1, 제2 PMOS 트랜지스터의 각 게이트단과 상대의 제1, 제2 PMOS 트랜지스터의 드레인단이 크로스되어 커플링되고, 상기 제1, 제2 PMOS 트랜지스터의 드레인단에 인덕턴스와 전압(Vtune) 조절에 의해 충전되는 한쌍의 커패시터가 각각 병렬로 연결되며, 상기 한쌍의 커패시터의 양단에 제1, 제2 NMOS 트랜지스터의 소스단이 연결되고, 제1, 제2 NMOS 트랜지스터의 각 소스단과 상대의 제1, 제2 NMOS 트랜지스터의 게이트단이 크로스되어 커플링되며, 제1, 제2 NMOS 트랜지스터의 드레인단이 접지되어, 상기 한쌍의 커패시터의 양단에서 I신호(I+, I-)를 발생하고, 상기 전류원을 통해 공급되는 제2 전압(Vs2)이 제3, 제4 PMOS 트랜지스터의 소스단에 인가되고, 제3, 제4 PMOS 트랜지스터의 각 게이트단과 상대의 제1, 제2 PMOS 트랜지스터의 드레인단이 크로스되어 커플링되고, 상기 제3, 제4 PMOS 트랜지스터의 드레인단에 인덕턴스와 전압(Vtune) 조절에 의해 충전되는 한쌍의 커패시터가 각각 병렬로 연결되며, 상기 한쌍의 커패시터의 양단에 제1, 제2 NMOS 트랜지스터의 소스단이 연결되고, 제3, 제4 NMOS 트랜지스터의 각 소스단과 상대의 제3, 제4 NMOS 트랜지스터의 게이트단이 크로스되어 커플링되며, 제3, 제4 NMOS 트랜지스터의 드레인단이 접지되어, 상기 한쌍의 커패시터의 양단에서 Q신호(Q+, Q-)를 발생하는 4위상 전압 제어 발진기를 포함한다.
상기한 바와 같은 본 발명의 백 게이트를 통한 제 2 고조파 직접 결합 4위상 전압 제어 발진기에 따르면, 백 게이트 단자를 통해 직접적으로 제 2 고조파 결합을 할 수 있도록 함으로써, 기생발진을 피하고 면적을 줄일 수 있으며 아울러 좋은 위상잡음 특성을 나타낼 수 있도록 하는 등의 장점을 제공할 수 있다.
상기 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 백 게이트를 통한 제 2 고조파 직접 결합 4위상 전압 제어 발진기는, 제 2 고조파 결합을 이용한 4위상 전압 제어 발진기에 있어서, 백 게이트(back gate) 단자 또는 바디(body) 단자를 통해 직접적으로 제 2 고조파 결합을 수행할 수 있도록 하는 것을 특징으로 한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있을 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것으로, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 4는 본 발명의 실시예에 따른 백 게이트를 통한 제 2 고조파 직접 결합 4위상 전압 제어 발진기의 구성을 나타낸 설명도이다.
다시 말해, 본 발명의 실시예에 따른 백 게이트를 통한 제 2 고조파 직접 결합 4위상 전압 제어 발진기는, 도 3에 나타낸 바 있는 제 2 고조파 결합을 통한 4위상 전압제어 발진기에 있어서 통상의 게이트 단자를 통한 결합 방법 대신, 도 2에 도시된 바와 같은 백 게이트 단자(또는 바디(body) 단자)를 통해 직접적으로 제 2 고조파 결합을 할 수 있도록 하였다.
이로 인해, 본 발명의 실시예에 따른 백 게이트를 통한 제 2 고조파 직접 결합 4위상 전압 제어 발진기는, 종래의 전압제어 발진기들에 있어서의 문제점이었던 기생발진을 피하고, 칩 면적을 줄일 수 있으며 아울러 좋은 위상 잡음 특성을 얻을 수 있다는 등의 다양한 장점들을 제공할 수 있다.
도 5a 내지 도 5d에는 모의실험을 통한 본 발명의 특성을 도시한 그래프를 나타내었다.
먼저, 도 5a와 5b는 0.18 마이크론 CMOS공정을 이용한 모의실험결과 초기 발진이 시작하였을때의 In-phase/Quadrature 신호 파형과, 어느 정도 시간이 지나 발 진이 안정화된 후의 In-phase/Quadrature 신호의 파형을 각각 나타내고 있다. 이상의 그래프에서 보는 바와 같이 일정한 시간이 지난 후의 안정화된 In-phase/Quadrature 신호는 90도의 위상 차이를 갖는 것을 알 수 있다.
또한, 도 5c는 1.98~2.08 GHz에서 발진하는 주파수 튜닝 특성을 나타내고 있으며, 도 5d는 위상잡음 특성으로 1 MHz offset주파수에서 -112dBc/Hz의 성능을 보여주고 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해되어야만 한다.
도 1 내지 도 3은 종래 기술에 따른 4위상 전압 제어 발진기의 구성을 나타낸 설명도이다.
도 4는 본 발명의 일 실시예에 따른 백 게이트를 통한 4위상 전압 제어 발진기의 구성을 나타낸 설명도이다.
도 5a 내지 도 5d는 모의실험을 통한 본 발명의 특성을 도시한 그래프이다.
Claims (3)
- 제 2 고조파 결합을 이용한 4위상 전압 제어 발진기에 있어서,상기 전압 제어 발진기는 각각의 게이트에 인가되는 제어신호에 응답하여 동작하는 2개의 PMOS트랜지스터를 구비하는 전류원 및상기 전류원으로부터 공급되는 전압을 이용하여 서로 위상이 다른 4개의 신호를 생성하는 4위상 전압제어발진부를 구비하며,상기 전류원을 구성하는 2개의 PMOS 트랜지스터의 각 소스단에는 직류전원(VDD)이 인가되고, 하나의 PMOS 트랜지스터의 드레인단과 나머지 하나의 PMOS 트랜지스터의 백 게이트(back gate)는 커패시터를 통해 서로 크로스되어 있으며,상기 4위상 전압제어발진부는,소스단자에 상기 전류원을 구성하는 2개의 PMOS 트랜지스터 중 하나의 PMOS 트랜지스터의 드레인 단자를 통해 공급되는 제1전압(Vs1)이 인가되며, 드레인 단자로 제1신호(I+)를 출력하는 제3 PMOS 트랜지스터;소스단자에 상기 제1전압(Vs1)이 인가되며, 제2신호(I-)를 출력하는 드레인 단자가 상기 제3 PMOS트랜지스터의 게이트에 연결되고 게이트에는 상기 제3 PMOS트랜지스터의 드레인 단자가 연결된 제4 PMOS 트랜지스터;상기 제3 PMOS 트랜지스터의 드레인 단자 및 상기 제4 PMOS 트랜지스터의 드레인 단자 사이에 연결되는 제1인덕터;상기 제3 PMOS 트랜지스터의 드레인 단자 및 상기 제4 PMOS 트랜지스터의 드레인 단자 사이에 직렬로 연결되며, 중간의 공통단자에는 제어전압(Vtune)이 인가된 2개의 커패시터;드레인 단자가 상기 제3 PMOS 트랜지스터의 드레인 단자에 연결되고 게이트가 상기 제4 PMOS 트랜지스터의 드레인 단자에 연결되며 소스단자가 접지된 제1 NMOS 트랜지스터;드레인 단자가 상기 제4 PMOS 트랜지스터의 드레인 단자에 연결되고 게이트가 상기 제3 PMOS 트랜지스터의 드레인 단자에 연결되며 소스단자가 접지된 제2 NMOS 트랜지스터;소스단자에 상기 전류원을 구성하는 2개의 PMOS 트랜지스터 중 나머지 하나의 PMOS 트랜지스터의 드레인 단자를 통해 공급되는 제2전압(Vs2)이 인가되며, 드레인 단자로 제3신호(Q+)를 출력하는 제5 PMOS 트랜지스터;소스단자에 상기 제2전압(Vs2)이 인가되며, 제4신호(Q-)를 출력하는 드레인 단자가 상기 제5 PMOS트랜지스터의 게이트에 연결되고 게이트에는 상기 제5 PMOS트랜지스터의 드레인 단자가 연결되는 제6 PMOS 트랜지스터;상기 제5 PMOS 트랜지스터의 드레인 단자 및 상기 제6 PMOS 트랜지스터의 드레인 단자 사이에 연결되는 제2인덕터;상기 제5 PMOS 트랜지스터의 드레인 단자 및 상기 제6 PMOS 트랜지스터의 드레인 단자 사이에 직렬로 연결되며, 중간의 공통단자에는 제어전압(Vtune)이 인가된 2개의 커패시터;드레인 단자가 상기 제5 PMOS 트랜지스터의 드레인 단자에 연결되고 게이트가 상기 제6 PMOS 트랜지스터의 드레인 단자에 연결되며 소스단자가 접지된 제3 NMOS 트랜지스터; 및드레인 단자가 상기 제6 PMOS 트랜지스터의 드레인 단자에 연결되고 게이트가 상기 제5 PMOS 트랜지스터의 드레인 단자에 연결되며 소스단자가 접지된 제4 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 백 게이트를 통한 제2고조파 직접 결합 4위상 전압제어발진기.
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