KR100998215B1 - Apparatus and method for controlling a frequency synthesizer using output of DDS as input of reference frequency of PLL - Google Patents

Apparatus and method for controlling a frequency synthesizer using output of DDS as input of reference frequency of PLL Download PDF

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Abstract

본 발명은 하드웨어의 변경 없이 주파수 합성기가 개선된 불요파 특성을 얻을 수 있도록 하는 DDS 출력을 PLL의 기준주파수 입력으로 사용하는 주파수 합성기의 제어 장치를 제공함에 목적이 있으며, 이를 달성하기 위한 본 발명의 주파수 합성기의 제어장치는 상기 PLL이 상기 DDS 출력을 입력받아 N배 체배하여 최종적으로 출력하도록상기 PLL의 체배(N)값을 설정하는 체배(N) 설정부; 체배(N) 설정부에 의해 설정된 체배(N)값을 바탕으로 위상증분값(ΔX)을 설정하는 위상 설정부; 및 주어진 초기 위상값(X0)과 상기 위상 설정부에 의해 설정된 위상증분값(ΔX)을 바탕으로 주파수 합성비(

Figure 112010048467408-pat00001
)를 생성하는 합성비 생성부를 포함하며, 상기 체배(N) 설정부는 상기 PLL의 체배(N)값을 설정하되, 주어진 특정의 단일값으로 고정하는 것이 아니라, 전체 자연수 집단 중 소정(random)의 자연수를 체배(N)값으로 설정하는 것을 특징으로 한다. SUMMARY OF THE INVENTION An object of the present invention is to provide a control device for a frequency synthesizer using a DDS output as a reference frequency input of a PLL, which enables the frequency synthesizer to obtain improved wave characteristics without changing hardware. The control device of the frequency synthesizer includes: a multiplication (N) setting unit for setting a multiplication (N) value of the PLL such that the PLL receives the DDS output and multiplies by N times and finally outputs the multiplier; A phase setting unit that sets a phase increment value ΔX based on the multiplication value N set by the multiplication N setting unit; And based on the given initial phase value X 0 and the phase increment value ΔX set by the phase setting unit,
Figure 112010048467408-pat00001
A multiplication ratio (N) setting unit, wherein the multiplication (N) setting unit sets a multiplication (N) value of the PLL, but does not fix it to a specific single value given, but instead of a predetermined number of natural populations. The natural number is set to a multiplication (N) value.

이와 같은 본 발명에 의하면, PLL의 N(체배)값을 어떤 특정 값으로 고정시키는 것이 아니라 적절히 변경시켜 적용하므로, 출력주파수의 오차를 일정 수준 이하로 발생시키면서 불요파가 발생하는 특정 주파수 합성비를 회피할 수 있다.According to the present invention, since the N (multiplication) value of the PLL is not fixed to any specific value but is appropriately changed and applied, a specific frequency synthesis ratio in which an unwanted wave is generated while generating an error of an output frequency below a certain level is obtained. Can be avoided.

Description

디디에스 출력을 피엘엘의 기준주파수 입력으로 사용하는 주파수 합성기의 제어 장치 및 방법{Apparatus and method for controlling a frequency synthesizer using output of DDS as input of reference frequency of PLL}Apparatus and method for controlling a frequency synthesizer using output of DDS as input of reference frequency of PLL}

본 발명은 주파수 합성기의 제어 장치 및 방법에 관한 것으로서, 더 상세하게는 DDS(Direct Digital Synthesizer) 출력을 PLL(Phase-Locked Loop)의 기준주파수 입력으로 사용하는 주파수 합성기의 시스템이 허용하는 범위 내에서 주파수 안정도와 불요파(spurious wave) 특성을 교환함으로써 주파수 합성기가 개선된 불요파 특성을 얻을 수 있도록 하는, DDS 출력을 PLL의 기준주파수 입력으로 사용하는 주파수 합성기의 제어 장치 및 방법에 관한 것이다.The present invention relates to an apparatus and method for controlling a frequency synthesizer, and more particularly, within a range allowed by a system of a frequency synthesizer using a direct digital synthesizer (DDS) output as a reference frequency input of a phase-locked loop (PLL). A control apparatus and method for a frequency synthesizer using a DDS output as a reference frequency input of a PLL, which allows the frequency synthesizer to obtain improved unwanted wave characteristics by exchanging frequency stability and spurious wave characteristics.

일반적으로, DDS 출력을 PLL의 기준주파수 입력으로 사용하는 주파수 합성기에서 DDS 출력의 불요파 특성이 PLL 출력의 불요파 특성을 결정짓는다. 이러한 특징은 DDS칩의 양자화 BIT 수가 하드웨어적으로 제한되어 발생하는 것으로 양자화 BIT 수를 증가시킴으로써 해결 가능하지만, 그 경우 하드웨어가 상당히 복잡해질 뿐만 아니라 DDS 칩 자체를 재설계해야 하므로 비용이 엄청나게 증가하게 되는 결과를 초래하게 된다. 따라서 어느 정도의 불요파 발생은 불가피한 실정이다.In general, in a frequency synthesizer using the DDS output as the reference frequency input of the PLL, the non-wave characteristic of the DDS output determines the non-wave characteristic of the PLL output. This feature can be solved by increasing the number of quantized BITs due to hardware limitations.However, in this case, the hardware is not only complicated, but the cost is enormous because the DDS chip itself needs to be redesigned. Will result. Therefore, some generation of unwanted waves is inevitable.

도 1은 DDS 출력을 PLL의 기준주파수 입력으로 사용하는 주파수 합성기에 종래의 주파수 합성기 제어장치가 적용된 상태를 보여주는 도면이고, 도 2는 도 1에서의 종래 주파수 합성기의 제어장치의 내부 구성을 보여주는 도면이다.1 is a view showing a state in which a conventional frequency synthesizer control device is applied to a frequency synthesizer using a DDS output as a reference frequency input of a PLL, and FIG. 2 is a diagram showing an internal configuration of a control device of the conventional frequency synthesizer shown in FIG. to be.

도 1 및 도 2를 참조하면, 주파수 합성기(110)의 DDS(120) 칩은 기준주파수 공급원(100)으로부터 기준주파수

Figure 112008042334615-pat00002
를 입력받아 디지털 합성된 주파수
Figure 112008042334615-pat00003
를 출력하고, PLL(130)은 그 출력을 자신의 기준주파수 입력으로 사용한다. 1 and 2, the DDS 120 chip of the frequency synthesizer 110 is a reference frequency from the reference frequency source 100.
Figure 112008042334615-pat00002
Digitally synthesized frequency
Figure 112008042334615-pat00003
PLL 130 uses the output as its reference frequency input.

이와 같이 DDS(120) 출력을 PLL(130)의 기준주파수 입력으로 사용하는 주파수 합성기(110)는 DDS(120) 칩에서 출력되는 출력 주파수

Figure 112008042334615-pat00004
의 불요파(XdBc)가 최종출력
Figure 112008042334615-pat00005
에서 20log(N)배 만큼 커지게 되므로, PLL(130)의 N(체배)값이 커질수록 DDS(120) 칩 불요파 특성이 최종출력 불요파 특성에 더 큰 영향을 미치게 된다. 이를 수식 관계로 표현하면 다음과 같다.As such, the frequency synthesizer 110 using the DDS 120 output as the reference frequency input of the PLL 130 has an output frequency output from the DDS 120 chip.
Figure 112008042334615-pat00004
The unwanted wave of (X dBc ) is the final output
Figure 112008042334615-pat00005
Since the logarithm of the PLL 130 increases by 20log (N) times, the larger the N (multiplication) value of the PLL 130, the greater the influence of the DDS 120 chip unwanted wave characteristic on the final output unwanted wave characteristic. This is expressed as a mathematical relationship as follows.

Figure 112008042334615-pat00006
Figure 112008042334615-pat00006

여기서,

Figure 112008042334615-pat00007
는 DDS(120) 칩에서 출력되는 출력 주파수
Figure 112008042334615-pat00008
의 불요파(XdBc)를 의미하고,
Figure 112008042334615-pat00009
는 PLL(130)의 최종 출력
Figure 112008042334615-pat00010
이 DDS(120)의 출력 주파수
Figure 112008042334615-pat00011
의 불요파(XdBc) 보다 20log(N)배 만큼 커진 것을 의 미한다.here,
Figure 112008042334615-pat00007
Is the output frequency output from the DDS 120 chip
Figure 112008042334615-pat00008
Means the unwanted wave of X dBc ,
Figure 112008042334615-pat00009
Is the final output of the PLL 130
Figure 112008042334615-pat00010
The output frequency of this DDS 120
Figure 112008042334615-pat00011
This means that it is 20 log (N) times larger than the unwanted wave (X dBc ) of.

DDS(120) 칩에서 출력되는 신호의 불요파 발생은 여러 가지 원인이 있을 수 있지만, 그중 하나로 주파수 합성비(

Figure 112008042334615-pat00012
)값에 큰 영향을 받는다. 즉, 값이 1/a(a는 비교적 작은 자연수, 예) 3,4,5,6... )에 근접할수록 표현 가능한 위상요소의 숫자가 한정되고, 최종출력의 파형이 정현파 형태가 아닌 구형파에 가깝게 표현되며, 이에 따라 불요파가 증가하게 된다. 그러나, DDS(120) 출력의 불요파 크기는 상당히 작지만, 전술한 바와 같이, DDS(120) 칩 출력의 불요파는 상기 수학식 1에서와 같이 주파수 합성기의 최종출력에 20log(N)만큼 증가하여 발생하므로 전체 시스템에 큰 영향을 미친다. 고정주파수 출력을 합성하는 주파수 합성기라면 불요파를 발생시키는 특정 주파수 합성비(
Figure 112008042334615-pat00013
)값의 회피가 가능하지만, 광대역 도약 주파수 합성기의 경우 그러한 특정 값을 회피하기란 불가능하다. The generation of the unwanted wave of the signal output from the DDS 120 chip may have various causes, but one of them is the frequency synthesis ratio (
Figure 112008042334615-pat00012
) Is greatly affected by the value. That is, the closer the value is to 1 / a (a is a relatively small natural number, for example, 3,4,5,6 ...), the more the number of phase elements that can be expressed is limited, and the waveform of the final output is not a sinusoidal waveform. It is expressed close to, and thus the clutter increases. However, although the magnitude of the unwanted wave of the DDS 120 output is considerably small, as described above, the unwanted wave of the DDS 120 chip output increases by 20log (N) to the final output of the frequency synthesizer as shown in Equation 1 above. This has a big impact on the overall system. For frequency synthesizers that synthesize a fixed frequency output, a specific frequency synthesis ratio that generates
Figure 112008042334615-pat00013
Value is possible, but it is impossible to avoid such a specific value in the case of broadband hopping frequency synthesizers.

한편, DDS(120) 칩에서 발생시키는 출력 주파수

Figure 112008042334615-pat00014
는 기준 주파수 혹은 주어진 입력 주파수
Figure 112008042334615-pat00015
로부터 합성되며 다음의 식으로 표현이 가능하다.On the other hand, the output frequency generated by the DDS (120) chip
Figure 112008042334615-pat00014
Is the reference frequency or the given input frequency
Figure 112008042334615-pat00015
It is synthesized from and can be expressed by the following formula.

Figure 112008042334615-pat00016
Figure 112008042334615-pat00016

여기서

Figure 112008042334615-pat00017
는 주파수 합성비를 의미하며, 이 주파수 합성비는 다음과 같이 나타낼 수 있다.here
Figure 112008042334615-pat00017
Denotes a frequency synthesis ratio, which can be expressed as follows.

Figure 112008042334615-pat00018
Figure 112008042334615-pat00018

Figure 112008042334615-pat00019
의 분모는 DDS 칩의 특성상 2의 거듭제곱으로 표현되며, n은 자연수로서 일반적으로 32 즉, 232의 분해능을 갖는다. 또한 여기서 X는 자연수이다.
Figure 112008042334615-pat00019
The denominator of is expressed as a power of 2 due to the characteristics of the DDS chip, and n is a natural number and generally has a resolution of 32 , that is, 2 32 . Where X is a natural number.

PLL(130)으로부터 출력되는 최종 출력주파수(

Figure 112008042334615-pat00020
)는 다음과 같이 계산된다.The final output frequency output from the PLL 130 (
Figure 112008042334615-pat00020
) Is calculated as

Figure 112008042334615-pat00021
Figure 112008042334615-pat00021

여기서, N은 불요파의 체배수를 의미하는 것으로 자연수이고,

Figure 112008042334615-pat00022
는 기준 주파수(또는 주어진 입력 주파수)를 나타낸다.Here, N is the natural number, which means the multiplier of the unwanted wave,
Figure 112008042334615-pat00022
Denotes the reference frequency (or given input frequency).

또한, 주파수 도약을 하는 도약시스템에서 X는 다음과 같이 표현된다.Also, in the hopping system with frequency hopping, X is expressed as follows.

Figure 112008042334615-pat00023
Figure 112008042334615-pat00023

여기서,

Figure 112008042334615-pat00024
는 초기 위상값이고,
Figure 112008042334615-pat00025
는 도약을 위한 위상증분을 의미하며, 모두 자연수로 표현되어야 한다. 최종 출력주파수(
Figure 112008042334615-pat00026
)를 초기 출력주파수(
Figure 112008042334615-pat00027
)와 출력 주파수 증분(
Figure 112008042334615-pat00028
)의 합, 즉
Figure 112008042334615-pat00029
라고 가정하면,
Figure 112008042334615-pat00030
는 수학식 4로부터 다음과 같이 계산된다.here,
Figure 112008042334615-pat00024
Is the initial phase value,
Figure 112008042334615-pat00025
Means phase increment for leap, all expressed in natural numbers. Final output frequency (
Figure 112008042334615-pat00026
) Is the initial output frequency (
Figure 112008042334615-pat00027
) And output frequency increment (
Figure 112008042334615-pat00028
), I.e.
Figure 112008042334615-pat00029
Let's say
Figure 112008042334615-pat00030
Is calculated from Equation 4 as follows.

Figure 112008042334615-pat00031
Figure 112008042334615-pat00031

여기서,

Figure 112008042334615-pat00032
는
Figure 112008042334615-pat00033
의 반올림된 정수 성분을,
Figure 112008042334615-pat00034
는 소수 부분을 각각 나타낸다. here,
Figure 112008042334615-pat00032
Is
Figure 112008042334615-pat00033
The rounded integer component of,
Figure 112008042334615-pat00034
Each represents a fractional part.

종래의 주파수 합성기 제어장치(140)는 도 2에서 알 수 있는 바와 같이, PLL (130)의 N값을 설정하여 그 값을 계속 고정하는 N(체배) 설정부(142), 선택된 N값으로부터 위상증분값 ΔX를 계산하는 위상 설정부(144), 주어진 초기위상값 X0 와 설정된 위상증분값으로부터 주파수 합성비를 생성하는 합성비 생성부(146)로 이루어진다. N 설정부(142)에서는 N값을 2의 거듭제곱 및

Figure 112008042334615-pat00035
의 약수로 설계함으로써,
Figure 112008042334615-pat00036
는 0으로 표현되므로,
Figure 112008042334615-pat00037
는 정수가 된다. 위상 설정부(144)에서는 상기 수학식 4와 6을 이용하여 일정한
Figure 112008042334615-pat00038
간격으로 도약하는 위상값을 설정하고, 합성비 생성부(146)는 설정된 위상값으로부터 상기 수학식 3과 5를 이용하여 합성비
Figure 112008042334615-pat00039
를 생성하며, 생성된 합성비
Figure 112008042334615-pat00040
에 따라 DDS(120)는 도약하는
Figure 112008042334615-pat00041
를 출력한다. 이때 PLL(130)의 N값은 고정값으로 유지되고, PLL(130)은 상기 수학식 4로부터
Figure 112008042334615-pat00042
신호를 생성하게 된다.The conventional frequency synthesizer controller 140, as can be seen in Figure 2, the N (multiplication) setting unit 142, which sets the N value of the PLL 130 and continues to fix the value, the phase from the selected N value The phase setting unit 144 calculates the increment value ΔX, and the synthesis ratio generation unit 146 generates a frequency synthesis ratio from the given initial phase value X 0 and the set phase increment value. In the N setting unit 142, the N value is raised to 2 and
Figure 112008042334615-pat00035
By designing the divisor of
Figure 112008042334615-pat00036
Is represented by 0, so
Figure 112008042334615-pat00037
Becomes an integer. In the phase setting unit 144, constants are obtained using Equations 4 and 6.
Figure 112008042334615-pat00038
A phase value hopping at intervals is set, and the synthesis ratio generation unit 146 synthesizes the ratio using equations 3 and 5 from the set phase value.
Figure 112008042334615-pat00039
To generate the synthesized ratio
Figure 112008042334615-pat00040
According to the DDS 120
Figure 112008042334615-pat00041
. At this time, the N value of the PLL 130 is maintained at a fixed value, and the PLL 130 is obtained from Equation 4 above.
Figure 112008042334615-pat00042
Will generate a signal.

한편, 전술한 바와 같이 도약 시스템에서는 불요파가 발생하는 특정 주파수 합성비

Figure 112008042334615-pat00043
를 가질 수밖에 없으므로, 종래의 주파수 합성기 제어장치(140)의 구조상 이를 회피 하기란 불가능하다. 또한, 종래의 주파수 합성기 제어장치(140)에서 N값을 2의 거듭제곱이 아닌 임의의 자연수로 설계하면, 상기 수학식 6으로부터
Figure 112008042334615-pat00044
는 자연수가 아닌 유리수가 된다. 그러나 DDS(120)의 동작은 자연수에 기초를 둔 시스템으로
Figure 112008042334615-pat00045
항과 같은 유리수 항을 표현하는 것은 불가능하며, 결국 최종출력 주파수는
Figure 112008042334615-pat00046
값에 따라 반올림된
Figure 112008042334615-pat00047
에 의해 결정되고, 주파수 오차가 발생한다. 이 오차는 상기 수학식 5의 m값이 증가할수록 누적되므로 광대역 도약 시스템에서 적용이 불가능하다.On the other hand, as described above, in the hopping system, a specific frequency synthesis ratio at which unwanted waves are generated
Figure 112008042334615-pat00043
Since there is no choice but to have, it is impossible to avoid this in view of the structure of the conventional frequency synthesizer control device 140. In addition, in the conventional frequency synthesizer controller 140, if the N value is designed to be an arbitrary natural number rather than a power of 2,
Figure 112008042334615-pat00044
Becomes a rational number rather than a natural number. However, the operation of the DDS 120 is a system based on natural numbers.
Figure 112008042334615-pat00045
It is not possible to represent rational terms such as terms, so the final output frequency is
Figure 112008042334615-pat00046
Rounded by value
Figure 112008042334615-pat00047
Is determined, and a frequency error occurs. This error is cumulative as the value of m in Equation 5 increases and thus cannot be applied in a broadband hopping system.

본 발명은 이상과 같은 종래 DDS 출력을 PLL의 기준주파수 입력으로 사용하는 주파수 합성기의 제어장치에서의 문제점을 감안하여 창출된 것으로서, DDS 칩과 같은 하드웨어를 변경시킴 없이 주파수 합성기의 전체 시스템이 허용하는 범위 내에서 주파수 안정도와 불요파 특성을 교환함으로써 주파수 합성기가 개선된 불요파 특성을 얻을 수 있도록 하는, DDS 출력을 PLL의 기준주파수 입력으로 사용하는 주파수 합성기의 제어 장치 및 그 방법을 제공함에 그 목적이 있다. The present invention was created in view of the problems in the control device of the frequency synthesizer using the conventional DDS output as the reference frequency input of the PLL, and allows the entire system of the frequency synthesizer without changing hardware such as a DDS chip. To provide a control device and method for a frequency synthesizer using a DDS output as a reference frequency input of a PLL, which enables the frequency synthesizer to obtain improved unwanted wave characteristics by exchanging frequency stability and unwanted wave characteristics within a range. There is this.

상기의 목적을 달성하기 위하여, 본 발명에 따른 DDS 출력을 PLL의 기준주파수 입력으로 사용하는 주파수 합성기의 제어 장치는,In order to achieve the above object, the control device of the frequency synthesizer using the DDS output as a reference frequency input of the PLL according to the present invention,

DDS 출력을 PLL의 기준주파수 입력으로 사용하는 주파수 합성기의 제어 장치에 있어서,In the control device of the frequency synthesizer using the DDS output as the reference frequency input of the PLL,

상기 PLL이 상기 DDS 출력을 입력받아 N배 체배하여 최종적으로 출력하도록상기 PLL의 체배(N)값을 설정하는 체배(N) 설정부;A multiplication (N) setting unit configured to set a multiplication (N) value of the PLL so that the PLL receives the DDS output and multiplies by N times and finally outputs the multiplier;

상기 체배(N) 설정부에 의해 설정된 체배(N)값을 바탕으로 위상증분값(ΔX)을 설정하는 위상 설정부; 및A phase setting unit for setting a phase increment value ΔX based on the multiplication value N set by the multiplication N setting unit; And

주어진 초기 위상값(X0)과 상기 위상 설정부에 의해 설정된 위상증분값(ΔX)을 바탕으로 주파수 합성비(

Figure 112008042334615-pat00048
)를 생성하는 합성비 생성부를 포함하며, Based on the given initial phase value (X 0 ) and the phase increment value (ΔX) set by the phase setting unit,
Figure 112008042334615-pat00048
Including a synthesis ratio generating unit for generating),

상기 체배(N) 설정부는 상기 PLL의 체배(N)값을 설정하되, 주어진 특정의 단일값으로 고정하는 것이 아니라, 전체 자연수 집단 중 소정(random)의 자연수를 체배(N)값으로 설정하고, The multiplication (N) setting unit sets a multiplication (N) value of the PLL, but does not fix the given single value, but sets a predetermined natural number of the entire natural population as a multiplication (N) value,

상기 위상 설정부는 상기 체배(N) 설정부에 의해 체배(N)값으로 설정된 소정(random)의 자연수로부터 대응하는 위상증분값(ΔX)을 계산하는 것을 특징으로 한다.The phase setting unit calculates a corresponding phase increment value ΔX from a predetermined natural number set by the multiplication N setting unit to a multiplication N value.

또한, 상기의 목적을 달성하기 위하여, 본 발명에 따른 DDS 출력을 PLL의 기준주파수 입력으로 사용하는 주파수 합성기의 제어 방법은,In addition, in order to achieve the above object, the control method of the frequency synthesizer using the DDS output as a reference frequency input of the PLL according to the present invention,

DDS 출력을 PLL의 기준주파수 입력으로 사용하는 주파수 합성기의 제어 방법에 있어서,In the control method of the frequency synthesizer using the DDS output as the reference frequency input of the PLL,

상기 PLL이 상기 DDS 출력을 입력받아 N배 체배하여 최종적으로 출력하도록체배(N) 설정부에 의해 상기 PLL의 체배(N)값을 설정하는 단계;Setting a multiplication (N) value of the PLL by the multiplication (N) setting unit so that the PLL receives the DDS output and multiplies by N times and finally outputs the multiplied by (N);

상기 체배(N) 설정부에 의해 설정된 체배(N)값을 바탕으로 위상증분값(ΔX)을 위상 설정부에 의해 설정하는 단계; 및Setting a phase increment value (ΔX) by the phase setting unit based on the multiplication value (N) set by the multiplication (N) setting unit; And

주어진 초기 위상값(X0)과 상기 위상 설정부에 의해 설정된 위상증분값(ΔX)을 바탕으로 합성비 생성부에 의해 주파수 합성비(

Figure 112008042334615-pat00049
)를 생성하는 단계를 포함하며, Based on the given initial phase value (X 0 ) and the phase increment value (ΔX) set by the phase setting unit, the frequency ratio
Figure 112008042334615-pat00049
),

상기 체배(N) 설정부에 의해 상기 PLL의 체배(N)값을 설정하되, 주어진 특정의 단일값으로 고정하는 것이 아니라, 전체 자연수 집단 중 소정(random)의 자연수를 체배(N)값으로 설정하고, The multiplication (N) setting unit sets the multiplication (N) value of the PLL, but does not fix it to a specific single value given, but sets a predetermined natural number of the entire natural population to the multiplication (N) value. and,

상기 체배(N) 설정부에 의해 체배값으로 설정된 소정(random)의 자연수로부터 대응하는 위상증분값(ΔX)을 상기 위상 설정부에 의해 계산하는 것을 특징으로 한다.A phase increment value? X is calculated by the phase setting part from a random natural number set as the multiplication value by the multiplication N setting part.

이상과 같은 본 발명에 의하면, PLL의 N(체배)값을 어떤 특정 값으로 고정시키는 것이 아니라 적절히 변경시켜 적용하므로, 출력주파수의 오차를 일정 수준 이하로 발생시키면서 불요파가 발생하는 특정 주파수 합성비를 회피할 수 있는 장점이 있다.According to the present invention as described above, the N (multiplication) value of the PLL is not fixed to any specific value but is appropriately changed and applied, so that a specific frequency synthesis ratio in which an undesired wave is generated while generating an error of an output frequency below a certain level. There is an advantage that can be avoided.

이하 첨부된 도면을 참조하면서 본 발명의 실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 실시예에 따른 DDS 출력을 PLL의 기준주파수 입력으로 사용하는 주파수 합성기의 제어장치를 보여주는 도면이다.3 is a diagram illustrating a control device of a frequency synthesizer using a DDS output as a reference frequency input of a PLL according to an embodiment of the present invention.

도 3을 참조하면, 본 발명에 따른 DDS 출력을 PLL의 기준주파수 입력으로 사용하는 주파수 합성기의 제어장치(340)는, 체배(N) 설정부(342), 위상 설정부(344) 및 합성비 생성부(346)를 포함한다.Referring to FIG. 3, the controller 340 of the frequency synthesizer using the DDS output as a reference frequency input of the PLL according to the present invention includes a multiplication (N) setting unit 342, a phase setting unit 344, and a synthesis ratio. The generation unit 346 is included.

상기 체배(N) 설정부(342)는 상기 PLL(130)(도 1 참조)이 상기 DDS(120)(도 1 참조)의 출력을 입력받아 N배 체배하여 최종적으로 출력하도록 상기 PLL(130)의 체배(N) 값을 설정한다. The multiplier (N) setting unit 342 receives the output of the DDS 120 (see FIG. 1) by multiplying the output of the DDS 120 (see FIG. 1) by N times and finally outputting the PLL 130. Set the multiplication (N) value of.

상기 위상 설정부(344)는 상기 체배(N) 설정부(342)에 의해 설정된 체배(N)값을 바탕으로 위상증분값(ΔX)을 설정한다.The phase setting unit 344 sets the phase increment value ΔX based on the multiplication value N set by the multiplication N setting unit 342.

상기 합성비 생성부(346)는 주어진 초기 위상값(X0)과 상기 위상 설정 부(344)에 의해 설정된 위상증분값(ΔX)을 바탕으로 주파수 합성비

Figure 112008042334615-pat00050
를 생성한다.The synthesis ratio generation unit 346 generates a frequency synthesis ratio based on a given initial phase value X 0 and a phase increment value ΔX set by the phase setting unit 344.
Figure 112008042334615-pat00050
.

여기서, 상기 체배(N) 설정부(342)는 상기 PLL(130)의 체배(N)값을 설정하되, 주어진 특정의 단일값으로 고정하는 것이 아니라, 전체 자연수 집단 중 소정(random)의 자연수를 체배(N)값으로 설정하고, 상기 위상 설정부(344)는 상기 체배(N) 설정부(342)에 의해 체배(N)값으로 설정된 소정(random)의 자연수로부터 대응하는 위상증분값(ΔX)을 계산한다.Here, the multiplication (N) setting unit 342 sets a multiplication (N) value of the PLL 130, but does not fix it to a specific single value given, but sets a predetermined natural number of the entire natural number group. A phase multiplication (Δ) value is set, and the phase setting unit (344) sets a corresponding phase increment value (ΔX) from a predetermined natural number set by the multiplication (N) setting unit (342) to a multiplication (N) value. Calculate

상기 위상 설정부(344)에서의 위상증분값(ΔX)은 상기 수학식 4, 5, 6에 의해 계산하되, 수학식 6에서의 p, q는 다음과 같은 수학식 7, 8에 의해 구할 수 있다.The phase increment value ΔX in the phase setting unit 344 is calculated by Equations 4, 5, and 6, and p and q in Equation 6 can be obtained by Equations 7, 8 as follows. have.

Figure 112008042334615-pat00051
Figure 112008042334615-pat00051

Figure 112008042334615-pat00052
Figure 112008042334615-pat00052

상기 수학식 7 및 8에서, 'GCD'는 최대공약수(Greatest Common Divisor), 'CD'는 공약수, 'int'는 정수(integer) 부분만 취하고 나머지(소수 부분)는 버림, 'round'는 반올림(round off)을 각각 의미한다.In Equations 7 and 8, 'GCD' is a common common divisor, 'CD' is a common divisor, 'int' takes only an integer part, the remainder (decimal part) is rounded off, and 'round' is rounded. (round off) respectively.

또한, 상기 합성비 생성부(346)에서의 주파수 합성비

Figure 112008042334615-pat00053
는 상기 수학식 3에 의해 생성하되, 수학식 3에서의 X는 다음의 수학식 9를 이용하여 구할 수 있다.In addition, the frequency synthesis ratio in the synthesis ratio generation unit 346
Figure 112008042334615-pat00053
Is generated by Equation 3 above, and X in Equation 3 can be obtained using Equation 9 below.

Figure 112008042334615-pat00054
Figure 112008042334615-pat00054

도 4는 본 발명의 실시예에 따른 DDS 출력을 PLL의 기준주파수 입력으로 사용하는 주파수 합성기의 제어 방법의 실행 과정을 보여주는 흐름도이다.4 is a flowchart illustrating an execution process of a control method of a frequency synthesizer using a DDS output as a reference frequency input of a PLL according to an embodiment of the present invention.

도 4를 참조하면, 본 발명에 따른 DDS 출력을 PLL의 기준주파수 입력으로 사용하는 주파수 합성기의 제어 방법에 따라, 먼저 PLL(130)(도 1 참조)이 DDS(120) 출력을 입력받아 N배 체배하여 최종적으로 출력하도록 체배(N) 설정부(342)에 의해 상기 PLL(130)의 체배(N)값을 설정한다(단계 S410). 이때, 상기 체배(N) 설정부 (342)에 의해 상기 PLL(130)의 체배(N)값을 설정하되, 주어진 특정의 단일값으로 고정하는 것이 아니라, 전체 자연수 집단 중 소정(random)의 자연수를 체배(N)값으로 설정한다.Referring to FIG. 4, according to a control method of a frequency synthesizer using a DDS output as a reference frequency input of a PLL according to the present invention, first, the PLL 130 (see FIG. 1) receives an output of the DDS 120 N times. The multiplication (N) setting unit 342 sets the multiplication (N) value of the PLL 130 to multiply and finally output (step S410). At this time, the multiplication (N) setting unit 342 sets the multiplication (N) value of the PLL 130, but does not fix to a given single value, but rather a predetermined natural number of the entire natural population. Is set to the multiplication (N) value.

이렇게 하여 체배(N)값이 설정되면, 그 설정된 체배(N)값을 바탕으로 위상증분값(ΔX)을 위상 설정부(344)에 의해 설정한다(단계 S420). 즉, 상기 체배(N) 설정부(342)에 의해 체배(N)값으로 설정된 소정(random)의 자연수로부터 대응하는 위상증분값(ΔX)을 상기 위상 설정부(344)에 의해 계산한다. 여기서, 위상증분값(ΔX)은 전술한 바와 같이 상기 수학식 4 내지 8에 의해 계산될 수 있으며, 이들 수식에 대해서는 이미 앞에서 설명하였으므로 여기에서는 설명을 생략한다.When the multiplication (N) value is set in this way, the phase increment value (DELTA) X is set by the phase setting unit 344 based on the set multiplication (N) value (step S420). That is, the phase setting unit 344 calculates a corresponding phase increment value ΔX from a predetermined natural number set by the multiplication N setting unit 342 as the multiplication N value. Here, the phase increment value ΔX may be calculated by the above Equations 4 to 8 as described above. Since these equations have already been described above, the description thereof will be omitted.

상기 위상 설정부(344)에 의해 위상증분값(ΔX)이 설정되면, 주어진 초기 위상값(X0)과 위상 설정부(344)에 의해 설정된 위상증분값(ΔX)을 바탕으로 합성비 생성부(346)에 의해 주파수 합성비(

Figure 112008042334615-pat00055
)를 생성한다(단계 S430). 여기서, 이와 같은 주파수 합성비(
Figure 112008042334615-pat00056
)는 상기 수학식 3 및 9를 이용하여 생성될 수 있으며, 이들 수식에 대해서도 이미 앞에서 설명하였으므로, 여기에서는 설명을 생략한다.When the phase increment value ΔX is set by the phase setting unit 344, the synthesis ratio generation unit based on the given initial phase value X 0 and the phase increment value ΔX set by the phase setting unit 344. 346 by the frequency synthesis ratio (
Figure 112008042334615-pat00055
) Is generated (step S430). Here, such a frequency synthesis ratio (
Figure 112008042334615-pat00056
) May be generated by using Equations 3 and 9, and these equations have already been described above, and thus description thereof will be omitted.

이상과 같이, 본 발명에 따른 주파수 합성기의 제어 방법은 PLL의 N(체배)값을 어떤 특정 값으로 고정시키는 것이 아니라 적절히 변경시켜 적용하므로, 출력주파수의 오차를 일정 수준 이하로 발생시키면서 불요파가 발생하는 특정 주파수 합성비

Figure 112008042334615-pat00057
를 회피하는 것이 가능해진다.As described above, the control method of the frequency synthesizer according to the present invention is applied by changing the N (multiplication) value of the PLL appropriately instead of fixing it to a specific value, so that the unwanted wave is generated while generating an error of the output frequency below a certain level. Specific frequency synthesis ratio that occurs
Figure 112008042334615-pat00057
It is possible to avoid.

이상, 바람직한 실시예를 통하여 본 발명에 관하여 상세히 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양하게 변경, 응용될 수 있음은 당업자에게 자명하다. 따라서, 본 발명의 진정한 보호 범위는 다음의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, Accordingly, the true scope of protection of the present invention should be construed according to the following claims, and all technical ideas within the scope of the same should be construed as being included in the scope of the present invention.

도 1은 DDS 출력을 PLL의 기준주파수 입력으로 사용하는 주파수 합성기에 종래의 주파수 합성기의 제어 장치가 적용된 상태를 보여주는 도면. 1 is a view showing a state in which a control apparatus of a conventional frequency synthesizer is applied to a frequency synthesizer using a DDS output as a reference frequency input of a PLL.

도 2는 도 1에서의 종래 주파수 합성기의 제어 장치의 내부 구성을 보여주는 도면.2 is a view showing an internal configuration of a control device of the conventional frequency synthesizer in FIG.

도 3은 본 발명의 실시예에 따른 DDS 출력을 PLL의 기준주파수 입력으로 사용하는 주파수 합성기의 제어 장치를 보여주는 도면.3 is a diagram illustrating a control device of a frequency synthesizer using a DDS output as a reference frequency input of a PLL according to an embodiment of the present invention.

도 4는 본 발명의 실시예에 따른 DDS 출력을 PLL의 기준주파수 입력으로 사용하는 주파수 합성기의 제어 방법의 실행 과정을 보여주는 흐름도.4 is a flowchart illustrating an execution process of a control method of a frequency synthesizer using a DDS output as a reference frequency input of a PLL according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100...기준주파수 공급원 110...주파수 합성기100 ... reference frequency source 110 ... frequency synthesizer

120...DDS 130...PLL120 ... DDS 130 ... PLL

140...(종래)주파수 합성기 제어장치140 ... (conventional) frequency synthesizer controller

142,342...N(체배)설정부 144,344...위상 설정부142,342 ... N (multiplication) setting part 144,344 ... phase setting part

146,346...합성비 생성부146,346 ... synthesis ratio generator

340...(본 발명)주파수 합성기 제어장치340 ... (invention) frequency synthesizer controller

Claims (6)

DDS 출력을 PLL의 기준주파수 입력으로 사용하는 주파수 합성기의 제어 장치에 있어서,In the control device of the frequency synthesizer using the DDS output as the reference frequency input of the PLL, 상기 PLL이 상기 DDS 출력을 입력받아 N배 체배하여 최종적으로 출력하도록상기 PLL의 체배(N)값을 설정하는 체배(N) 설정부;A multiplication (N) setting unit configured to set a multiplication (N) value of the PLL so that the PLL receives the DDS output and multiplies by N times and finally outputs the multiplier; 상기 체배(N) 설정부에 의해 설정된 체배(N)값을 바탕으로 위상증분값(ΔX)을 설정하는 위상 설정부; 및A phase setting unit for setting a phase increment value ΔX based on the multiplication value N set by the multiplication N setting unit; And 주어진 초기 위상값(X0)과 상기 위상 설정부에 의해 설정된 위상증분값(ΔX)을 바탕으로 주파수 합성비(
Figure 112010048467408-pat00058
)를 생성하는 합성비 생성부를 포함하며, Based on the given initial phase value (X 0 ) and the phase increment value (ΔX) set by the phase setting unit,
Figure 112010048467408-pat00058
Including a synthesis ratio generating unit for generating), 상기 체배(N) 설정부는 상기 PLL의 체배(N)값을 설정하되, 주어진 특정의 단일값으로 고정하는 것이 아니라, 전체 자연수 집단 중 소정(random)의 자연수를 체배(N)값으로 설정하고, The multiplication (N) setting unit sets a multiplication (N) value of the PLL, but does not fix the given single value, but sets a predetermined natural number of the entire natural population as a multiplication (N) value, 상기 위상 설정부는 상기 체배(N) 설정부에 의해 체배(N)값으로 설정된 소정(random)의 자연수로부터 대응하는 위상증분값(ΔX)을 계산하는 것을 특징으로 하는 DDS 출력을 PLL의 기준주파수 입력으로 사용하는 주파수 합성기의 제어 장치.The phase setting unit calculates a corresponding phase increment value (ΔX) from a predetermined natural number set to a multiplication (N) value by the multiplication (N) setting unit. Control device of the frequency synthesizer to be used. 제1항에 있어서, The method of claim 1, 상기 위상 설정부는 상기 위상증분값(ΔX)을 다음의 수식 관계, The phase setting unit converts the phase increment value ΔX to
Figure 112008042334615-pat00059
,
Figure 112008042334615-pat00059
,
Figure 112008042334615-pat00060
,
Figure 112008042334615-pat00060
,
Figure 112008042334615-pat00061
을 이용하여 계산하되,
Figure 112008042334615-pat00061
Calculate using 상기 수식에서의
Figure 112008042334615-pat00062
,
Figure 112008042334615-pat00063
는 다음의 수식 관계에 의해 구하는 것을 특징으로 하는 DDS 출력을 PLL의 기준주파수 입력으로 사용하는 주파수 합성기의 제어 장치.In the above formula
Figure 112008042334615-pat00062
,
Figure 112008042334615-pat00063
Is a control device for a frequency synthesizer using a DDS output as a reference frequency input of a PLL, characterized by the following equation relationship.
Figure 112008042334615-pat00064
Figure 112008042334615-pat00064
Figure 112008042334615-pat00065
Figure 112008042334615-pat00065
 [여기서,
Figure 112008042334615-pat00066
은 출력주파수의 증분, N은 체배(자연수), n은 자연수,
Figure 112008042334615-pat00067
는 기준주파수,
Figure 112008042334615-pat00068
는
Figure 112008042334615-pat00069
의 반올림된 정수 성분,
Figure 112008042334615-pat00070
는 그것의 소수 부분, 'GCD'는 최대공약수(Greatest Common Divisor), k는 '0' 혹은 자연수, 'CD'는 공약수, 'int'는 정수(integer) 부분만 취하고 나머지(소수 부분)는 버림, 'round'는 반올림(round off),
Figure 112008042334615-pat00071
는 주파수 합성비,
Figure 112008042334615-pat00072
는 초기 위상값을 각각 의 미한다. 또한, 최종 출력주파수(
Figure 112008042334615-pat00073
)를 초기 출력주파수(
Figure 112008042334615-pat00074
)와 출력 주파수 증분(
Figure 112008042334615-pat00075
)의 합, 즉
Figure 112008042334615-pat00076
라고 가정한다.][here,
Figure 112008042334615-pat00066
Is the increment of the output frequency, N is the multiplication (natural), n is the natural,
Figure 112008042334615-pat00067
Is the reference frequency,
Figure 112008042334615-pat00068
Is
Figure 112008042334615-pat00069
Rounded integer component of,
Figure 112008042334615-pat00070
Is the fractional part of it, 'GCD' is the greatest common divisor, k is '0' or natural, 'CD' is the common factor, and 'int' takes only the integer part and the remainder (the fraction part) is discarded. , 'round' means round off,
Figure 112008042334615-pat00071
Is the frequency composite ratio,
Figure 112008042334615-pat00072
Denotes the initial phase value, respectively. Also, the final output frequency (
Figure 112008042334615-pat00073
) Is the initial output frequency (
Figure 112008042334615-pat00074
) And output frequency increment (
Figure 112008042334615-pat00075
), I.e.
Figure 112008042334615-pat00076
Is assumed.] 제1항에 있어서,The method of claim 1, 상기 합성비 생성부는 주파수 합성비(
Figure 112008042334615-pat00077
)를 다음의 수식 관계,The synthesis ratio generator is a frequency synthesis ratio (
Figure 112008042334615-pat00077
) Following the formula relationship,
Figure 112008042334615-pat00078
를 이용하여 생성하되,
Figure 112008042334615-pat00078
Generated using 상기 수식에서의
Figure 112008042334615-pat00079
는 다음의 수식 관계에 의해 구하는 것을 특징으로 하는 DDS 출력을 PLL의 기준주파수 입력으로 사용하는 주파수 합성기의 제어 장치.In the above formula
Figure 112008042334615-pat00079
Is a control device for a frequency synthesizer using a DDS output as a reference frequency input of a PLL, characterized by the following equation relationship.
Figure 112008042334615-pat00080
Figure 112008042334615-pat00080
 [여기서,
Figure 112008042334615-pat00081
는 DDS(120) 칩에서 발생시키는 출력주파수,
Figure 112008042334615-pat00082
는 기준주파수(또는 주어진 입력주파수),
Figure 112008042334615-pat00083
는 초기 위상값,
Figure 112008042334615-pat00084
는 도약을 위한 위상증분,
Figure 112008042334615-pat00085
는
Figure 112008042334615-pat00086
의 반올림된 정수 성분, 'round'는 반올림(round off), 'int'는 정수(integer) 부분만 취하고 나머지(소수 부분)는 버림을 각각 의미한다.][here,
Figure 112008042334615-pat00081
Is the output frequency generated by the DDS (120) chip,
Figure 112008042334615-pat00082
Is the reference frequency (or given input frequency),
Figure 112008042334615-pat00083
Is the initial phase value,
Figure 112008042334615-pat00084
Phase increments for the jump,
Figure 112008042334615-pat00085
Is
Figure 112008042334615-pat00086
The rounded integer component of 'round' means round off, 'int' takes only the integer part and the remainder (the fractional part) means rounding off.] DDS 출력을 PLL의 기준주파수 입력으로 사용하는 주파수 합성기의 제어 방법에 있어서,In the control method of the frequency synthesizer using the DDS output as the reference frequency input of the PLL, 상기 PLL이 상기 DDS 출력을 입력받아 N배 체배하여 최종적으로 출력하도록체배(N) 설정부에 의해 상기 PLL의 체배(N)값을 설정하는 단계;Setting a multiplication (N) value of the PLL by the multiplication (N) setting unit so that the PLL receives the DDS output and multiplies by N times and finally outputs the multiplied by (N); 상기 체배(N) 설정부에 의해 설정된 체배(N)값을 바탕으로 위상증분값(ΔX)을 위상 설정부에 의해 설정하는 단계; 및Setting a phase increment value (ΔX) by the phase setting unit based on the multiplication value (N) set by the multiplication (N) setting unit; And 주어진 초기 위상값(X0)과 상기 위상 설정부에 의해 설정된 위상증분값(ΔX)을 바탕으로 합성비 생성부에 의해 주파수 합성비(
Figure 112010048467408-pat00087
)를 생성하는 단계를 포함하며, Based on the given initial phase value (X 0 ) and the phase increment value (ΔX) set by the phase setting unit, the frequency ratio
Figure 112010048467408-pat00087
), 상기 체배(N) 설정부에 의해 상기 PLL의 체배(N)값을 설정하되, 주어진 특정의 단일값으로 고정하는 것이 아니라, 전체 자연수 집단 중 소정(random)의 자연수를 체배(N)값으로 설정하고, The multiplication (N) setting unit sets the multiplication (N) value of the PLL, but does not fix it to a specific single value given, but sets a predetermined natural number of the entire natural population to the multiplication (N) value. and, 상기 체배(N) 설정부에 의해 체배(N)값으로 설정된 소정(random)의 자연수로부터 대응하는 위상증분값(ΔX)을 상기 위상 설정부에 의해 계산하는 것을 특징으로 하는 DDS 출력을 PLL의 기준주파수 입력으로 사용하는 주파수 합성기의 제어 방법.The phase setting unit (DX) calculates a corresponding phase increment value (DELTA X) from a random natural number set by the multiplication (N) setting unit to the multiplication (N) value. Control method of frequency synthesizer used as frequency input. 제4항에 있어서,The method of claim 4, wherein 상기 위상 설정부에 의해 설정되는 상기 위상증분값(ΔX)은 다음의 수식 관계,The phase increment value ΔX set by the phase setting unit is expressed by the following equation,
Figure 112008042334615-pat00088
,
Figure 112008042334615-pat00088
,
Figure 112008042334615-pat00089
,
Figure 112008042334615-pat00089
,
Figure 112008042334615-pat00090
을 이용하여 계산하되,
Figure 112008042334615-pat00090
Calculate using 상기 수식에서의
Figure 112008042334615-pat00091
,
Figure 112008042334615-pat00092
는 다음의 수식 관계에 의해 구하는 것을 특징으로 하는 DDS 출력을 PLL의 기준주파수 입력으로 사용하는 주파수 합성기의 제어 방법.In the above formula
Figure 112008042334615-pat00091
,
Figure 112008042334615-pat00092
The control method of the frequency synthesizer using the DDS output as the reference frequency input of the PLL, characterized by the following equation relationship.
Figure 112008042334615-pat00093
Figure 112008042334615-pat00093
Figure 112008042334615-pat00094
Figure 112008042334615-pat00094
 [여기서,
Figure 112008042334615-pat00095
은 출력주파수의 증분, N은 체배(자연수), n은 자연수,
Figure 112008042334615-pat00096
는 기준주파수,
Figure 112008042334615-pat00097
는
Figure 112008042334615-pat00098
의 반올림된 정수 성분,
Figure 112008042334615-pat00099
는 그것의 소수 부분, 'GCD'는 최대공약수(Greatest Common Divisor), k는 '0' 혹은 자연수, 'CD'는 공약수, 'int'는 정수(integer) 부분만 취하고 나머지(소수 부분)는 버림, 'round'는 반올림(round off),
Figure 112008042334615-pat00100
는 주파수 합성비,
Figure 112008042334615-pat00101
는 초기 위상값을 각각 의미한다. 또한, 최종 출력주파수(
Figure 112008042334615-pat00102
)를 초기 출력주파수(
Figure 112008042334615-pat00103
)와 출력 주파수 증분(
Figure 112008042334615-pat00104
)의 합, 즉
Figure 112008042334615-pat00105
라고 가정한다.][here,
Figure 112008042334615-pat00095
Is the increment of the output frequency, N is the multiplication (natural), n is the natural,
Figure 112008042334615-pat00096
Is the reference frequency,
Figure 112008042334615-pat00097
Is
Figure 112008042334615-pat00098
Rounded integer component of,
Figure 112008042334615-pat00099
Is the fractional part of it, 'GCD' is the greatest common divisor, k is '0' or natural, 'CD' is the common factor, and 'int' takes only the integer part and the remainder (the fraction part) is discarded. , 'round' means round off,
Figure 112008042334615-pat00100
Is the frequency composite ratio,
Figure 112008042334615-pat00101
Denote initial phase values, respectively. Also, the final output frequency (
Figure 112008042334615-pat00102
) Is the initial output frequency (
Figure 112008042334615-pat00103
) And output frequency increment (
Figure 112008042334615-pat00104
), I.e.
Figure 112008042334615-pat00105
Is assumed.] 제4항에 있어서,The method of claim 4, wherein 상기 합성비 생성부에 의해 생성되는 주파수 합성비(
Figure 112008042334615-pat00106
)는 다음의 수식 관계,A frequency synthesis ratio generated by the synthesis ratio generation unit (
Figure 112008042334615-pat00106
) Is the following formula relationship,
Figure 112008042334615-pat00107
를 이용하여 생성하되,
Figure 112008042334615-pat00107
Generated using 상기 수식에서의
Figure 112008042334615-pat00108
는 다음의 수식 관계에 의해 구하는 것을 특징으로 하는 DDS 출력을 PLL의 기준주파수 입력으로 사용하는 주파수 합성기의 제어 방법.In the above formula
Figure 112008042334615-pat00108
The control method of the frequency synthesizer using the DDS output as the reference frequency input of the PLL, characterized by the following equation relationship.
Figure 112008042334615-pat00109
Figure 112008042334615-pat00109
 [여기서,
Figure 112008042334615-pat00110
는 DDS(120) 칩에서 발생시키는 출력주파수,
Figure 112008042334615-pat00111
는 기준주파수(또는 주어진 입력주파수),
Figure 112008042334615-pat00112
는 초기 위상값,
Figure 112008042334615-pat00113
는 도약을 위한 위상증분,
Figure 112008042334615-pat00114
는
Figure 112008042334615-pat00115
의 반올림된 정수 성분, 'round'는 반올림(round off), 'int'는 정수(integer) 부분만 취하고 나머지(소수 부분)는 버림을 각각 의미한다.][here,
Figure 112008042334615-pat00110
Is the output frequency generated by the DDS (120) chip,
Figure 112008042334615-pat00111
Is the reference frequency (or given input frequency),
Figure 112008042334615-pat00112
Is the initial phase value,
Figure 112008042334615-pat00113
Phase increments for the jump,
Figure 112008042334615-pat00114
Is
Figure 112008042334615-pat00115
The rounded integer component of 'round' means round off, 'int' takes only the integer part and the remainder (the fractional part) means rounding off.]
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